JP3090690B2 - 積重ねられたコンテナ型コンデンサセルを有するマルチメガビットダイナミックメモリのためのスプリットポリシリコンｃｍｏｓの製造方法 - Google Patents
積重ねられたコンテナ型コンデンサセルを有するマルチメガビットダイナミックメモリのためのスプリットポリシリコンｃｍｏｓの製造方法Info
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- 229910021420 polycrystalline silicon Inorganic materials 0.000 title claims description 35
- 229920005591 polysilicon Polymers 0.000 title claims description 31
- 239000003990 capacitor Substances 0.000 title claims description 28
- 238000004519 manufacturing process Methods 0.000 title claims description 27
- 230000015654 memory Effects 0.000 title claims description 22
- 238000000034 method Methods 0.000 claims description 67
- 238000003860 storage Methods 0.000 claims description 28
- 229910052710 silicon Inorganic materials 0.000 claims description 25
- 239000010703 silicon Substances 0.000 claims description 25
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 24
- 125000006850 spacer group Chemical group 0.000 claims description 20
- 238000005530 etching Methods 0.000 claims description 19
- 238000000151 deposition Methods 0.000 claims description 15
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 14
- 238000000059 patterning Methods 0.000 claims description 14
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 11
- 239000012535 impurity Substances 0.000 claims description 8
- 239000000758 substrate Substances 0.000 claims description 7
- WTEOIRVLGSZEPR-UHFFFAOYSA-N boron trifluoride Chemical compound FB(F)F WTEOIRVLGSZEPR-UHFFFAOYSA-N 0.000 claims description 6
- 239000000463 material Substances 0.000 claims description 6
- 239000004065 semiconductor Substances 0.000 claims description 6
- 230000005684 electric field Effects 0.000 claims description 4
- 229910015900 BF3 Inorganic materials 0.000 claims description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical group [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 claims description 3
- 229910052796 boron Inorganic materials 0.000 claims description 3
- 238000002513 implantation Methods 0.000 claims description 3
- 239000007943 implant Substances 0.000 claims description 2
- 239000011521 glass Substances 0.000 claims 1
- 230000036961 partial effect Effects 0.000 description 17
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 15
- 229920002120 photoresistant polymer Polymers 0.000 description 10
- 230000000873 masking effect Effects 0.000 description 9
- 235000012239 silicon dioxide Nutrition 0.000 description 9
- 239000000377 silicon dioxide Substances 0.000 description 9
- 230000008021 deposition Effects 0.000 description 8
- 230000015572 biosynthetic process Effects 0.000 description 5
- 229910052785 arsenic Inorganic materials 0.000 description 3
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 3
- 238000005137 deposition process Methods 0.000 description 3
- 239000000945 filler Substances 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- GDFCWFBWQUEQIJ-UHFFFAOYSA-N [B].[P] Chemical compound [B].[P] GDFCWFBWQUEQIJ-UHFFFAOYSA-N 0.000 description 2
- 239000002800 charge carrier Substances 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 239000005368 silicate glass Substances 0.000 description 2
- -1 silicon dioxide nitride Chemical class 0.000 description 2
- 239000007858 starting material Substances 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 208000032750 Device leakage Diseases 0.000 description 1
- 230000002860 competitive effect Effects 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
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Description
【発明の詳細な説明】 本発明は集積回路の製造技術、特に、少ないマスクセ
ットを用いる、CMOSダイナミックランダムアクセスメモ
リを低価格で製造する方法に関する。本発明の方法は、
別個のマスクを用いてＮチャネル及びＰチャネル装置を
パターン化した「スプリットポリシリコン」に積重ねら
れたコンデンサコンテナ型セルを統合したものである。
ットを用いる、CMOSダイナミックランダムアクセスメモ
リを低価格で製造する方法に関する。本発明の方法は、
別個のマスクを用いてＮチャネル及びＰチャネル装置を
パターン化した「スプリットポリシリコン」に積重ねら
れたコンデンサコンテナ型セルを統合したものである。
ダイナミック・ランダム・アクセス・メモリ（DRAM）
装置を製造する事業は、競争率が非常に高く、量産的な
事業である。処理の効率性及び生産性、並びに、商品品
質、信頼性及び性能はこのような事業の経済的成功を決
定する。
装置を製造する事業は、競争率が非常に高く、量産的な
事業である。処理の効率性及び生産性、並びに、商品品
質、信頼性及び性能はこのような事業の経済的成功を決
定する。
DRAM装置内の各セルは、デジタルデータの単一のビッ
トを記憶するために各々アドレス可能な場所であり、電
界効果型アクセストランジスタ及びコンデンサという２
つの構成要素を有する。メモリチップ内の構成要素の密
度が増すと、セルのサイズが収縮するにつれてセルの静
電容量を少なくとも維持する必要がある。新たなDRAM装
置が１つ生成されると、それに代わる生成の４倍の集中
レベルを有することになる。１チップにつき装置の数が
４倍に増えることは、通常、装置内が幾何学的寸法の減
少によって達成される。４メガビット及びそれ以上の密
度のDRAMメモリは全て３次元コンデンサを有するセルの
設計を利用している。切断され積重ねられたコンデンサ
の設計は両方共４メガビットのレベルで使用可能である
ことが証明されているが、現在、ほとんどの製造業者は
生産性及び幾分高い生産性のために積重ねられたコンデ
ンサの設計を選択しているように思われる。
トを記憶するために各々アドレス可能な場所であり、電
界効果型アクセストランジスタ及びコンデンサという２
つの構成要素を有する。メモリチップ内の構成要素の密
度が増すと、セルのサイズが収縮するにつれてセルの静
電容量を少なくとも維持する必要がある。新たなDRAM装
置が１つ生成されると、それに代わる生成の４倍の集中
レベルを有することになる。１チップにつき装置の数が
４倍に増えることは、通常、装置内が幾何学的寸法の減
少によって達成される。４メガビット及びそれ以上の密
度のDRAMメモリは全て３次元コンデンサを有するセルの
設計を利用している。切断され積重ねられたコンデンサ
の設計は両方共４メガビットのレベルで使用可能である
ことが証明されているが、現在、ほとんどの製造業者は
生産性及び幾分高い生産性のために積重ねられたコンデ
ンサの設計を選択しているように思われる。
現代のダイナミック・ランダム・アクセス・メモリ
（DRAM）は、ほとんど、CMOS技術を利用したものであ
る。「CMOS」という用語は、（Ｃ）omplementary（Ｍ）
etal（Ｏ）xide（Ｓ）emiconductorの頭文字であるが、
現在では、このCMOSという用語はＮチャネル及びＰチャ
ネルの電界効果トランジスタの両者がコンプリメンタリ
形のものとして使用される集積回路に漠然と適用されて
いる。CMOS集積回路装置はしばしば「半導体」装置と呼
ばれるが、かかる装置は、電気的に導体、不導体或いは
半導体の何れかの種々の材料から製造される。シリコン
は最も一般的に用いられる半導体材料であって、それを
シリコンより原子価が１つ少ないホウ素等の素材、或い
はシリコンより原子価が１つ多いリン或いはヒ素等の素
材にドーピングすることにより（不純物をシリコン結晶
に添加することにより）、導電性にすることができる。
ホウ素にドーピングした場合、電子「孔」は電荷キャリ
アとなり、ドーピングしたシリコンはポジティブすなわ
ちＰ型のシリコンと呼ばれる。リン或いはヒ素等にドー
ピングした場合、添加電子は電荷キャリアとなり、ドー
プしたシリコンはネガティブすなわちＮ型のシリコンと
呼ばれる。導電型が反対の不純物の混合物を使用する場
合、反対のドーピングが生じ、最も多い不純物の導電性
が有効となる。シリコンは単結晶質或いは多結晶質の何
れでも使用される。多結晶質のシリコンを以降、「ポリ
シリコン」或いは単に「ポリ」と称す。ポリシリコンは
MOS装置ゲートのために大幅に置換された金属を有する
が、その材料の比較的低い導電性（大幅にドープされて
も）により多くの半導体製造業者に、シートの抵抗を低
減し、それにより装置の動作速度を上げるために、耐熱
性金属シリコンをトランジスタゲートに生成させてい
る。従来のDRAMの製造方法においては、上部及び下部の
セルコンデンサプレートのために２つの更なるポリ層が
使用されている。
（DRAM）は、ほとんど、CMOS技術を利用したものであ
る。「CMOS」という用語は、（Ｃ）omplementary（Ｍ）
etal（Ｏ）xide（Ｓ）emiconductorの頭文字であるが、
現在では、このCMOSという用語はＮチャネル及びＰチャ
ネルの電界効果トランジスタの両者がコンプリメンタリ
形のものとして使用される集積回路に漠然と適用されて
いる。CMOS集積回路装置はしばしば「半導体」装置と呼
ばれるが、かかる装置は、電気的に導体、不導体或いは
半導体の何れかの種々の材料から製造される。シリコン
は最も一般的に用いられる半導体材料であって、それを
シリコンより原子価が１つ少ないホウ素等の素材、或い
はシリコンより原子価が１つ多いリン或いはヒ素等の素
材にドーピングすることにより（不純物をシリコン結晶
に添加することにより）、導電性にすることができる。
ホウ素にドーピングした場合、電子「孔」は電荷キャリ
アとなり、ドーピングしたシリコンはポジティブすなわ
ちＰ型のシリコンと呼ばれる。リン或いはヒ素等にドー
ピングした場合、添加電子は電荷キャリアとなり、ドー
プしたシリコンはネガティブすなわちＮ型のシリコンと
呼ばれる。導電型が反対の不純物の混合物を使用する場
合、反対のドーピングが生じ、最も多い不純物の導電性
が有効となる。シリコンは単結晶質或いは多結晶質の何
れでも使用される。多結晶質のシリコンを以降、「ポリ
シリコン」或いは単に「ポリ」と称す。ポリシリコンは
MOS装置ゲートのために大幅に置換された金属を有する
が、その材料の比較的低い導電性（大幅にドープされて
も）により多くの半導体製造業者に、シートの抵抗を低
減し、それにより装置の動作速度を上げるために、耐熱
性金属シリコンをトランジスタゲートに生成させてい
る。従来のDRAMの製造方法においては、上部及び下部の
セルコンデンサプレートのために２つの更なるポリ層が
使用されている。
CMOSの製造工程は一般に、軽くドープされたＰ型或い
はＮ型シリコン基板、或いは濃厚にドープされた基板上
に軽くドープされたエピタキシャルシリコンから始めら
れる。通常、Ｐ型シリコンが出発原料として選択される
が、Ｎ型シリコンを出発原料として選択しても工程には
ほとんど変化を与えず、主な違いは所定の工程で添加不
純物が反対であるというだけである。
はＮ型シリコン基板、或いは濃厚にドープされた基板上
に軽くドープされたエピタキシャルシリコンから始めら
れる。通常、Ｐ型シリコンが出発原料として選択される
が、Ｎ型シリコンを出発原料として選択しても工程には
ほとんど変化を与えず、主な違いは所定の工程で添加不
純物が反対であるというだけである。
現在の積重ねられたコンデンサDRAMのための三重ポリ
シリコン層の製造工程は14ないし18のマスキング工程を
何組か必要とする。装置が幾何学的に収縮すると、写真
製版工程がより高価になる。マスキング作業に関連する
費用を考慮すると、マスキング作業の回数を大幅に減ら
した製造工程が大変好ましい。
シリコン層の製造工程は14ないし18のマスキング工程を
何組か必要とする。装置が幾何学的に収縮すると、写真
製版工程がより高価になる。マスキング作業に関連する
費用を考慮すると、マスキング作業の回数を大幅に減ら
した製造工程が大変好ましい。
特開昭57−17164号公報には、Ｎチャネル及びＰチャ
ネル装置を別個に処理することによるCMOS集積回路の製
造方法が開示されている。従来のCMOS製造方法と同様
に、Ｎチャネルゲート及びＰチャネルゲートの両方を形
成するのに単一のポリシリコン層を使用している。しか
し、Ｎチャネル装置を先に形成し、そのＮチャネル処理
が完了するまでエッチングしないポリシリコンを将来の
Ｐチャネル領域に残しておく。その後、Ｐチャネル装置
を形成するのに使用するマスクを、既に形成されたＮチ
ャネル装置を覆って保護するのにも使用する。この工程
を以下、スプリットポリシリコンCMOS工程と称する。ス
プリットシリコンCMOS工程は、アメリカ及びその他の国
の半導体製造業者からは大部分無視されていたものであ
るが、現在、マスキング工程を減らし、従ってDRAMの製
造コストを低減するための手段として、アイダホ州ボイ
スのMicron Technology社により広く使用されている。
ネル装置を別個に処理することによるCMOS集積回路の製
造方法が開示されている。従来のCMOS製造方法と同様
に、Ｎチャネルゲート及びＰチャネルゲートの両方を形
成するのに単一のポリシリコン層を使用している。しか
し、Ｎチャネル装置を先に形成し、そのＮチャネル処理
が完了するまでエッチングしないポリシリコンを将来の
Ｐチャネル領域に残しておく。その後、Ｐチャネル装置
を形成するのに使用するマスクを、既に形成されたＮチ
ャネル装置を覆って保護するのにも使用する。この工程
を以下、スプリットポリシリコンCMOS工程と称する。ス
プリットシリコンCMOS工程は、アメリカ及びその他の国
の半導体製造業者からは大部分無視されていたものであ
るが、現在、マスキング工程を減らし、従ってDRAMの製
造コストを低減するための手段として、アイダホ州ボイ
スのMicron Technology社により広く使用されている。
アメリカ特許第5,134,085号明細書は、従来の積重ね
られたコンデンサを組み込んだスプリットポリシリコン
CMOS・DRAMを開示している。従来の積重ねられたコンデ
ンサは４メガビット及び16メガビットの密度のものに適
しているが、64メガビット以上の密度のレベルには、よ
り複雑なコンデンサが要求される。円筒状セルコンデン
サ（通常、コンテナ型コンデンサと呼ばれる）は、比較
的製造が容易であり、かつ積重ねの高さを増すだけで容
量を増やせるため、これらは64メガビットのDRAMに好ま
れて使用されている。しかし、高さの高い構造は一般に
製造工程の早い時期に（すなわち、コンテナ型コンデン
サを製造する前に）Ｐチャネル装置の工程を必要とす
る。これに伴う問題は、Ｐチャネルソース／ドレイン領
域にドープするのに通常使用される不純物である三フッ
化ホウ素が上昇する温度条件下で比較的急速に拡散する
ということである。ドーピングが工程の早期に生じる
と、工程中に蓄えられて残った熱がＰチャネル不純物を
チャネル領域に拡散させ、そこでショートチャネル効果
が生じる。この効果の最も重要な点は、ゲートに高レベ
ルの信号が印加された時の装置リークである。
られたコンデンサを組み込んだスプリットポリシリコン
CMOS・DRAMを開示している。従来の積重ねられたコンデ
ンサは４メガビット及び16メガビットの密度のものに適
しているが、64メガビット以上の密度のレベルには、よ
り複雑なコンデンサが要求される。円筒状セルコンデン
サ（通常、コンテナ型コンデンサと呼ばれる）は、比較
的製造が容易であり、かつ積重ねの高さを増すだけで容
量を増やせるため、これらは64メガビットのDRAMに好ま
れて使用されている。しかし、高さの高い構造は一般に
製造工程の早い時期に（すなわち、コンテナ型コンデン
サを製造する前に）Ｐチャネル装置の工程を必要とす
る。これに伴う問題は、Ｐチャネルソース／ドレイン領
域にドープするのに通常使用される不純物である三フッ
化ホウ素が上昇する温度条件下で比較的急速に拡散する
ということである。ドーピングが工程の早期に生じる
と、工程中に蓄えられて残った熱がＰチャネル不純物を
チャネル領域に拡散させ、そこでショートチャネル効果
が生じる。この効果の最も重要な点は、ゲートに高レベ
ルの信号が印加された時の装置リークである。
従って、要求されているのは、マスキング工程の工程
数が少なく、Ｐチャネル工程を工程の遅い時期に行え
る、効果的な工程の流れにおいてコンテナ型コンデンサ
を組み入れたスプリットポリシリコンCMOS・DRAMの製造
方法である。
数が少なく、Ｐチャネル工程を工程の遅い時期に行え
る、効果的な工程の流れにおいてコンテナ型コンデンサ
を組み入れたスプリットポリシリコンCMOS・DRAMの製造
方法である。
これは、シリコン基板或いはウエハーの上部層にCMOS
・DRAMを製造する方法である。本発明のポイントは、コ
ンデンサの形成後に、Ｐチャネルソース／ドレインドー
ピングを行うスプリットポリシリコンCMOSの製造工程の
流れにおいてコンテナ型セルコンデンサを統合すること
に当てられる。スプリットポリシリコン工程の流れで
は、Ｎチャネル装置ゲート及びＰチャネル装置ゲートが
パターン化されて工程の流れの異なる段階で同じ第１導
電（ドープされたポリシリコン）層からエッチングされ
る。このスプリットポリシリコン工程で、Ｎチャネルゲ
ートがパターン化され、第１ポリシリコン層からエッチ
ングされ、この第１ポリシリコン層のうちエッチングさ
れなかった空間がＮウエル領域に残される。この新規な
方法の主な特徴はＮチャネル装置のパターン化後であっ
て、Ｐチャネル装置のパターン化前に、厚い絶縁モール
ド層を堆積させて平面化することである。モールド層の
堆積に続き、列内のＰ型領域におけるモールド層を介し
て蓄積ノード接触開口部がエッチングされる。次いで、
第２導電層が堆積され、Ｎ型領域及びＰ型領域の両方を
覆い、蓄積ノード接触開口部に整列させられる。第２導
電層のうち型層の上面にある部分がその後除去され、蓄
積ノード接触開口部に整列したそれらの部分は残され
る。その後、オプションとして、型層は、第２導電層の
うち蓄積ノード接触開口部と整列した部分が型層の表面
上に延出するまで薄くしても良い。次いで第２導電層の
上面にセル誘電層が形成された後、誘電層は第３導電層
に重ねられる。第２及び第３導電層のうちセル列の周囲
にある部分はその後除去される。その後、Ｐチャネルゲ
ートは第１導電層のエッチングされていない空間からパ
ターン化される。Ｐチャネルソース／ドレイン植え込み
がその後に続く。
・DRAMを製造する方法である。本発明のポイントは、コ
ンデンサの形成後に、Ｐチャネルソース／ドレインドー
ピングを行うスプリットポリシリコンCMOSの製造工程の
流れにおいてコンテナ型セルコンデンサを統合すること
に当てられる。スプリットポリシリコン工程の流れで
は、Ｎチャネル装置ゲート及びＰチャネル装置ゲートが
パターン化されて工程の流れの異なる段階で同じ第１導
電（ドープされたポリシリコン）層からエッチングされ
る。このスプリットポリシリコン工程で、Ｎチャネルゲ
ートがパターン化され、第１ポリシリコン層からエッチ
ングされ、この第１ポリシリコン層のうちエッチングさ
れなかった空間がＮウエル領域に残される。この新規な
方法の主な特徴はＮチャネル装置のパターン化後であっ
て、Ｐチャネル装置のパターン化前に、厚い絶縁モール
ド層を堆積させて平面化することである。モールド層の
堆積に続き、列内のＰ型領域におけるモールド層を介し
て蓄積ノード接触開口部がエッチングされる。次いで、
第２導電層が堆積され、Ｎ型領域及びＰ型領域の両方を
覆い、蓄積ノード接触開口部に整列させられる。第２導
電層のうち型層の上面にある部分がその後除去され、蓄
積ノード接触開口部に整列したそれらの部分は残され
る。その後、オプションとして、型層は、第２導電層の
うち蓄積ノード接触開口部と整列した部分が型層の表面
上に延出するまで薄くしても良い。次いで第２導電層の
上面にセル誘電層が形成された後、誘電層は第３導電層
に重ねられる。第２及び第３導電層のうちセル列の周囲
にある部分はその後除去される。その後、Ｐチャネルゲ
ートは第１導電層のエッチングされていない空間からパ
ターン化される。Ｐチャネルソース／ドレイン植え込み
がその後に続く。
本発明による製造方法の一実施態様では、Ｎウエル領
域（Ｐチャネル装置が形成されることになる領域）を覆
うモールド層の部分は蓄積ノード接触エッチングの間に
除去される。従って、Ｐチャネル装置をパターン化する
のにアスペクト比の低いエッチングを使用することがで
き、Ｐ型不純物をＮチャネル装置のソース／ドレイン領
域に植え付けることなしに、ブランケットＰ＋の植え込
みを実行しても良い。
域（Ｐチャネル装置が形成されることになる領域）を覆
うモールド層の部分は蓄積ノード接触エッチングの間に
除去される。従って、Ｐチャネル装置をパターン化する
のにアスペクト比の低いエッチングを使用することがで
き、Ｐ型不純物をＮチャネル装置のソース／ドレイン領
域に植え付けることなしに、ブランケットＰ＋の植え込
みを実行しても良い。
図１は、製造段階での半製品状態のDRAMの一部断面図
であり、軽くドープされたＰ型基板内でＮウエル領域が
形成され、二酸化シリコンの電界絶縁領域が形成され、
ゲート誘電層が活性エリア上に形成され、ドープされて
導電体にされた第１ポリシリコン層、二酸化シリコンバ
ッファ層及び厚い窒化シリコン層の３層のサンドイッチ
が連続した堆積工程により形成されている。
であり、軽くドープされたＰ型基板内でＮウエル領域が
形成され、二酸化シリコンの電界絶縁領域が形成され、
ゲート誘電層が活性エリア上に形成され、ドープされて
導電体にされた第１ポリシリコン層、二酸化シリコンバ
ッファ層及び厚い窒化シリコン層の３層のサンドイッチ
が連続した堆積工程により形成されている。
図２は、図１の工程中のメモリの一部断面図であり、
３層のサンドイッチをパターン化して、Ｎチャネル領域
に一連のワードラインを、またＰチャネル領域（即ち、
Ｎウエル領域）にエッチングしていない空間を形成した
後の状態を示す。
３層のサンドイッチをパターン化して、Ｎチャネル領域
に一連のワードラインを、またＰチャネル領域（即ち、
Ｎウエル領域）にエッチングしていない空間を形成した
後の状態を示す。
図３は、図２の工程中のメモリの一部断面図であり、
窒化シリコン層の堆積を覆った後の状態を示す。
窒化シリコン層の堆積を覆った後の状態を示す。
図４は、図３の工程中のメモリの一部断面図であり、
窒化シリコンスペーサ層を非等方性にエッチングしてワ
ードラインの側壁、及び積重ねられたサンドイッチ層の
エッチングしていない空間の側壁にスペーサを形成し、
活性エリアを覆うことを主たる目的とする窒化物エッチ
ング停止層の堆積を覆い、ホウ素燐光体ケイ酸塩ガラス
（BPSG）層の堆積を形成し、及びBPSG層の平面化した後
の状態を示し、 図5Aは、図４の工程中のメモリの一部断面図であり、
BPSG層をパターン化してエッチングし、蓄積ノード接触
開口部を形成し、BPSG層のうち、Ｐチャネル領域と重な
る部分を除去した後の状態を示し、 図6Aは、図5Aのメモリの一部断面図であり、第２ポリ
シリコン層を堆積させ、できた構造体を化学的・機械的
に平面化した後の状態を示す。
窒化シリコンスペーサ層を非等方性にエッチングしてワ
ードラインの側壁、及び積重ねられたサンドイッチ層の
エッチングしていない空間の側壁にスペーサを形成し、
活性エリアを覆うことを主たる目的とする窒化物エッチ
ング停止層の堆積を覆い、ホウ素燐光体ケイ酸塩ガラス
（BPSG）層の堆積を形成し、及びBPSG層の平面化した後
の状態を示し、 図5Aは、図４の工程中のメモリの一部断面図であり、
BPSG層をパターン化してエッチングし、蓄積ノード接触
開口部を形成し、BPSG層のうち、Ｐチャネル領域と重な
る部分を除去した後の状態を示し、 図6Aは、図5Aのメモリの一部断面図であり、第２ポリ
シリコン層を堆積させ、できた構造体を化学的・機械的
に平面化した後の状態を示す。
図7Aは、図6Aの工程中のメモリの一部断面図であり、
厚い絶縁層をエッチバックし、セル誘電層を堆積させ、
セルプレート層を堆積させ、かつ、窒化シリコンキャッ
ピング層を堆積させた後の状態を示し、 図8Aは、図7Aの工程中のメモリの一部断面図であり、
容量性の層を、セル列領域以外の全体から除去した後の
状態を示し、 図9Aは、図8Aの工程中のメモリの一部断面図であり、
Ｎチャネル領域をマスキングし、Ｐチャネル領域におけ
るサンドイッチ層のエッチングされていない空間をパタ
ーン化してエッチングした後の状態を示し、 図10Aは、図9Aの工程中のメモリの一部断面図であ
り、フォトレジストストリップ、酸化物スペーサの堆
積、酸化物スペーサ層の非等方性エッチング、及びＰチ
ャネルソース／ドレインの埋め込み後の状態を示す。図
5Aは、図4Aの工程中のメモリの一部断面図であり、BPSG
層をパターン化してエッチングし、蓄積ノード接触開口
部を形成した後の状態を示し、 図5Bは、図４の工程中のメモリの一部断面図であり、
BPSG層をパターン化してエッチングし、蓄積ノード接触
開口部を形成した後の状態を示し、 図6Bは、図5Bの工程中のメモリの一部断面図であり、
第２ポリシリコン層を堆積させ、できた構造物を化学機
械的に平面化した後の状態を示し、 図7Bは、図6Bの工程中のメモリの一部断面図であり、
厚い絶縁層をエッチバックし、セル誘電層を堆積させ、
セルプレートを堆積させ、シリコン窒化物キャッピング
層を光学的に堆積させた後の状態を示し、 図8Bは、図7Bの工程中のメモリの一部断面図であり、
容量層をセル列を除く全てから除去した後の状態を示
し、 図9Bは、図8Bの工程中のメモリの一部断面図であり、
Ｎチャネル領域をマスキングし、Ｐチャネル領域におけ
るサンドイッチ層のエッチングされていない空間をパタ
ーン化してエッチングした後の状態を示し、 図10Bは、図9Bの工程中のメモリの一部断面図であ
り、フォトレジストストリップ、酸化物スペーサの堆
積、酸化物スペーサ層の非等方性エッチング、及びＰチ
ャネルソース／ドレインの埋め込み後の状態を示す。
厚い絶縁層をエッチバックし、セル誘電層を堆積させ、
セルプレート層を堆積させ、かつ、窒化シリコンキャッ
ピング層を堆積させた後の状態を示し、 図8Aは、図7Aの工程中のメモリの一部断面図であり、
容量性の層を、セル列領域以外の全体から除去した後の
状態を示し、 図9Aは、図8Aの工程中のメモリの一部断面図であり、
Ｎチャネル領域をマスキングし、Ｐチャネル領域におけ
るサンドイッチ層のエッチングされていない空間をパタ
ーン化してエッチングした後の状態を示し、 図10Aは、図9Aの工程中のメモリの一部断面図であ
り、フォトレジストストリップ、酸化物スペーサの堆
積、酸化物スペーサ層の非等方性エッチング、及びＰチ
ャネルソース／ドレインの埋め込み後の状態を示す。図
5Aは、図4Aの工程中のメモリの一部断面図であり、BPSG
層をパターン化してエッチングし、蓄積ノード接触開口
部を形成した後の状態を示し、 図5Bは、図４の工程中のメモリの一部断面図であり、
BPSG層をパターン化してエッチングし、蓄積ノード接触
開口部を形成した後の状態を示し、 図6Bは、図5Bの工程中のメモリの一部断面図であり、
第２ポリシリコン層を堆積させ、できた構造物を化学機
械的に平面化した後の状態を示し、 図7Bは、図6Bの工程中のメモリの一部断面図であり、
厚い絶縁層をエッチバックし、セル誘電層を堆積させ、
セルプレートを堆積させ、シリコン窒化物キャッピング
層を光学的に堆積させた後の状態を示し、 図8Bは、図7Bの工程中のメモリの一部断面図であり、
容量層をセル列を除く全てから除去した後の状態を示
し、 図9Bは、図8Bの工程中のメモリの一部断面図であり、
Ｎチャネル領域をマスキングし、Ｐチャネル領域におけ
るサンドイッチ層のエッチングされていない空間をパタ
ーン化してエッチングした後の状態を示し、 図10Bは、図9Bの工程中のメモリの一部断面図であ
り、フォトレジストストリップ、酸化物スペーサの堆
積、酸化物スペーサ層の非等方性エッチング、及びＰチ
ャネルソース／ドレインの埋め込み後の状態を示す。
図１の工程中のDRAM回路の断面図を参照する。軽くド
ープされたＰ型基板12にＮウエル領域11が形成され、二
酸化シリコン電界絶縁領域13が形成され、活性エリア15
上にはゲート誘電層14が形成され、第１導電層17、二酸
化シリコン干渉層18及び厚い窒化シリコン層19からなる
３層積重ね体16が連続した堆積工程により形成されてい
る。この３層積重ね体16からＮチャネル及びＰチャネル
トランジスタゲートが形成されることになる。本発明の
方法の好適な実施例では、第１導電層17は、シート抵抗
を低減させるべく、ドープされた多結晶シリコン単体、
或いは、耐熱性金属シリコンで被覆された、ドープされ
た或いはされない多結晶シリコンの何れかである。
ープされたＰ型基板12にＮウエル領域11が形成され、二
酸化シリコン電界絶縁領域13が形成され、活性エリア15
上にはゲート誘電層14が形成され、第１導電層17、二酸
化シリコン干渉層18及び厚い窒化シリコン層19からなる
３層積重ね体16が連続した堆積工程により形成されてい
る。この３層積重ね体16からＮチャネル及びＰチャネル
トランジスタゲートが形成されることになる。本発明の
方法の好適な実施例では、第１導電層17は、シート抵抗
を低減させるべく、ドープされた多結晶シリコン単体、
或いは、耐熱性金属シリコンで被覆された、ドープされ
た或いはされない多結晶シリコンの何れかである。
図２を参照し、図１の３層積重ね体16がパターン化及
びエッチングされて、Ｎチャネル領域に一連のワードラ
イン221を、またＰチャネル領域（即ち、Ｎウエル領域1
1）にエッチングされない３層の空間22を形成してい
る。エッチングされていない３層空間22は「スプリット
ポリシリコン」CMOS・DRAM工程の際だった特徴である。
この方法のこの時点で、ヒ素の植え込みによりＮチャネ
ルソース／ドレイン領域23が形成される。
びエッチングされて、Ｎチャネル領域に一連のワードラ
イン221を、またＰチャネル領域（即ち、Ｎウエル領域1
1）にエッチングされない３層の空間22を形成してい
る。エッチングされていない３層空間22は「スプリット
ポリシリコン」CMOS・DRAM工程の際だった特徴である。
この方法のこの時点で、ヒ素の植え込みによりＮチャネ
ルソース／ドレイン領域23が形成される。
図３を参照する。製造中の回路全てに窒化シリコンス
ペーサ層31が堆積される。
ペーサ層31が堆積される。
図４を参照するに、窒化シリコンスペーサ層31は非等
方性にエッチングされてワードライン21の側壁及びエッ
チングされていない空間22の側壁にスペーサ41が形成さ
れる。非等方性エッチングは、スペーサ41がサンドイッ
チ16の各残部の３つの層全ての縁部を覆う点で終了す
る。スペーサの形成後、窒化シリコンエッチング停止層
42が製造中の回路全てに堆積される。エッチング停止層
42の堆積後、厚い絶縁型層43がエッチング停止層42の頂
部に堆積される。ホウ素燐光体ケイ酸塩ガラスは、モー
ルド層43が形成される好適な誘電体であると考えられ
る。モールド層43が堆積された後、それは平面化され
る。この技術分野では数多くの平面化技術が知られてい
るが、化学機械的な平面化が好ましい方法と思われる。
図４は２つの異なる方法のバリエーションの出発点を示
している。従って、本工程は図5A或いは5Bの何れかに続
くものである。
方性にエッチングされてワードライン21の側壁及びエッ
チングされていない空間22の側壁にスペーサ41が形成さ
れる。非等方性エッチングは、スペーサ41がサンドイッ
チ16の各残部の３つの層全ての縁部を覆う点で終了す
る。スペーサの形成後、窒化シリコンエッチング停止層
42が製造中の回路全てに堆積される。エッチング停止層
42の堆積後、厚い絶縁型層43がエッチング停止層42の頂
部に堆積される。ホウ素燐光体ケイ酸塩ガラスは、モー
ルド層43が形成される好適な誘電体であると考えられ
る。モールド層43が堆積された後、それは平面化され
る。この技術分野では数多くの平面化技術が知られてい
るが、化学機械的な平面化が好ましい方法と思われる。
図４は２つの異なる方法のバリエーションの出発点を示
している。従って、本工程は図5A或いは5Bの何れかに続
くものである。
図5Aを参照する。図5Aは本発明の製造方法の第１対の
変形例の第２実施例の出発点を示すものであり、モール
ド層43は接触フォトレジストマスク51でパターン化さ
れ、エッチングされて蓄積ノード接触開口部52を形成
し、またモールド層43のうち、Ｐチャネル（Ｎウエル）
領域に重なる部分を除去し、エッチングしていない空間
22の上方でモールド層43内に凹部領域53を生成する。
変形例の第２実施例の出発点を示すものであり、モール
ド層43は接触フォトレジストマスク51でパターン化さ
れ、エッチングされて蓄積ノード接触開口部52を形成
し、またモールド層43のうち、Ｐチャネル（Ｎウエル）
領域に重なる部分を除去し、エッチングしていない空間
22の上方でモールド層43内に凹部領域53を生成する。
図5Bを参照する。モールド層43に接触フォトレジスト
マスク51をパターン化してエッチングし、蓄積ノード接
触開口部52だけを形成する。
マスク51をパターン化してエッチングし、蓄積ノード接
触開口部52だけを形成する。
図6Aを参照する。第２導電層61をブランケット堆積さ
せる（即ち、製造中の回路の全てを覆うように）。容量
向上の特徴として、第２導電層61はドープされた半球上
の粒状（HSG）シリコンであるのが好ましい。ドーピン
グは堆積工程中に行っても良く、或いは堆積後に行って
も良い。その後、オプションとして、ポリシリコンに並
んだＮウエル領域及び接触開口部にフォトレジスト等の
充填材62を充填する。その結果できた構造物はその後、
第２ポリシリコン層61の水平部63を除去するために、プ
ラズマエッチバック或いは化学機械的な平面化法によ
り、２回平面化される。第２ポリシリコン層61の残りの
部分はＮウエル及び蓄積ノード接触開口部51の上方のモ
ールド層43内の凹部に整列させられる。後者の部分は蓄
積ノードコンデンサプレート64として機能することにな
る。
せる（即ち、製造中の回路の全てを覆うように）。容量
向上の特徴として、第２導電層61はドープされた半球上
の粒状（HSG）シリコンであるのが好ましい。ドーピン
グは堆積工程中に行っても良く、或いは堆積後に行って
も良い。その後、オプションとして、ポリシリコンに並
んだＮウエル領域及び接触開口部にフォトレジスト等の
充填材62を充填する。その結果できた構造物はその後、
第２ポリシリコン層61の水平部63を除去するために、プ
ラズマエッチバック或いは化学機械的な平面化法によ
り、２回平面化される。第２ポリシリコン層61の残りの
部分はＮウエル及び蓄積ノード接触開口部51の上方のモ
ールド層43内の凹部に整列させられる。後者の部分は蓄
積ノードコンデンサプレート64として機能することにな
る。
図４を参照して説明した第１平面化工程を省略して、
図6A及び6Bの両方を参照しながら説明した第２平面化工
程をモールド層43の平面化に使用して蓄積ノードコンデ
ンサプレート64を単一化しても良い。
図6A及び6Bの両方を参照しながら説明した第２平面化工
程をモールド層43の平面化に使用して蓄積ノードコンデ
ンサプレート64を単一化しても良い。
図7Aに示すように、充填材62は除去される。第２導電
層61のうち、エッチングされていない３層の空間22の上
方にある凹部と、蓄積ノード接触開口部51との両方に整
列した部分が、モールド層43の表面上に延出するまで、
モールド層43はエッチバック工程の間に薄くされる。そ
の後、第２ポリシリコン層61の残部の少なくとも露出し
た表面上にセル誘電層71が形成される。本発明の好適な
実施例では、セル誘電層は、シリコン、二酸化シリコン
及び二酸化窒化シリコン物のサンドイッチであり、この
サンドイッチの窒化シリコン層は化学的蒸着によりブラ
ンケット堆積される。セル誘電層71の形成後、その頂部
に導電セルプレート層72が形成される。本発明の好適な
実施例では、セルプレート層72もドープされたポリシリ
コン層である。その後、窒化シリコンエッチング停止層
73がセルプレート層72の頂部に堆積される。
層61のうち、エッチングされていない３層の空間22の上
方にある凹部と、蓄積ノード接触開口部51との両方に整
列した部分が、モールド層43の表面上に延出するまで、
モールド層43はエッチバック工程の間に薄くされる。そ
の後、第２ポリシリコン層61の残部の少なくとも露出し
た表面上にセル誘電層71が形成される。本発明の好適な
実施例では、セル誘電層は、シリコン、二酸化シリコン
及び二酸化窒化シリコン物のサンドイッチであり、この
サンドイッチの窒化シリコン層は化学的蒸着によりブラ
ンケット堆積される。セル誘電層71の形成後、その頂部
に導電セルプレート層72が形成される。本発明の好適な
実施例では、セルプレート層72もドープされたポリシリ
コン層である。その後、窒化シリコンエッチング停止層
73がセルプレート層72の頂部に堆積される。
図7Bを参照するに、充填材62は除去されている。第２
導電層61のうち蓄積ノード接触開口部51に整列した部分
が、モールド層43の表面上に延出するまで、モールド層
43はエッチバック工程の間に薄くされる。その後、第２
ポリシリコン層61の残部の少なくとも露出した表面上に
セル誘電層71が形成される。本発明の好適な実施例で
は、セル誘電層は、シリコン、二酸化シリコン及び二酸
化窒化シリコンのサンドイッチであり、このサンドイッ
チの窒化シリコン層は化学的蒸着によりブランケット堆
積される。セル誘電層71の形成後、その頂部に導電セル
プレート層72が形成される。本発明の好適な実施例で
は、セルプレート層72もドープされたポリシリコンの層
である。その後、窒化シリコンエッチング停止層73がセ
ルプレート層72の頂部に堆積される。図7Aはこの方法の
２つの異なるバリエーションの分岐点である。従って、
この方法は図8B或いは図8Cのどちらかに続く。
導電層61のうち蓄積ノード接触開口部51に整列した部分
が、モールド層43の表面上に延出するまで、モールド層
43はエッチバック工程の間に薄くされる。その後、第２
ポリシリコン層61の残部の少なくとも露出した表面上に
セル誘電層71が形成される。本発明の好適な実施例で
は、セル誘電層は、シリコン、二酸化シリコン及び二酸
化窒化シリコンのサンドイッチであり、このサンドイッ
チの窒化シリコン層は化学的蒸着によりブランケット堆
積される。セル誘電層71の形成後、その頂部に導電セル
プレート層72が形成される。本発明の好適な実施例で
は、セルプレート層72もドープされたポリシリコンの層
である。その後、窒化シリコンエッチング停止層73がセ
ルプレート層72の頂部に堆積される。図7Aはこの方法の
２つの異なるバリエーションの分岐点である。従って、
この方法は図8B或いは図8Cのどちらかに続く。
図8A或いは図8Bを参照し、容量層（第２導電層61、セ
ル誘電層71及びセルプレート層72）は一連の選択的エッ
チング工程を用いて、セル列領域を除く全てから除去さ
れる。
ル誘電層71及びセルプレート層72）は一連の選択的エッ
チング工程を用いて、セル列領域を除く全てから除去さ
れる。
図8Cを参照し、容量層（第２導電層61、セル誘電層71
及びセルプレート層72）は一連の選択的エッチング工程
を用いて、セル列領域を除く全てから除去され、従っ
て、モールド層43を露出する。その後、モールド層43
は、エッチングされていない３層空間22の上面が露出す
る程度、しかしセル列の周囲のＮチャネルトランジスタ
82のソース／ドレイン領域81は露出しない程度に薄くさ
れる。
及びセルプレート層72）は一連の選択的エッチング工程
を用いて、セル列領域を除く全てから除去され、従っ
て、モールド層43を露出する。その後、モールド層43
は、エッチングされていない３層空間22の上面が露出す
る程度、しかしセル列の周囲のＮチャネルトランジスタ
82のソース／ドレイン領域81は露出しない程度に薄くさ
れる。
図9Aを参照し、Ｎチャネル領域全体をフォトレジスト
でマスキングし、エッチングされていない３層空間22を
マスキングしてＰチャネル装置ゲートのためのマスクパ
ターンを提供した後、製造中の回路をエッチングしてＰ
チャネル装置ゲート91を形成する。
でマスキングし、エッチングされていない３層空間22を
マスキングしてＰチャネル装置ゲートのためのマスクパ
ターンを提供した後、製造中の回路をエッチングしてＰ
チャネル装置ゲート91を形成する。
図9Bを参照し、Ｎチャネル領域全体をフォトレジスト
でマスキングし、Ｐチャネル装置ゲートのためのマスク
パターンを提供するためにＮウエル両域内のモールド層
をマスキングした後、製造中の回路をエッチングしてＰ
チャネル装置ゲート91を形成する。この段階における図
9A及び9Bの方法の主な違いは、図9BにおけるＰチャネル
のパターン化が、３層空間22をエッチング可能になる前
にモールド層43によるエッチングを必要とすることであ
る。
でマスキングし、Ｐチャネル装置ゲートのためのマスク
パターンを提供するためにＮウエル両域内のモールド層
をマスキングした後、製造中の回路をエッチングしてＰ
チャネル装置ゲート91を形成する。この段階における図
9A及び9Bの方法の主な違いは、図9BにおけるＰチャネル
のパターン化が、３層空間22をエッチング可能になる前
にモールド層43によるエッチングを必要とすることであ
る。
図9Cを参照する。Ｎチャネル領域全体をフォトレジス
トでマスキングし、Ｐチャネル装置ゲートのためのフォ
トレジストマスクパターンを提供するためにエッチング
されていない３層空間22をマスキングした後、製造中の
回路をエッチングしてＰチャネル装置ゲート93を形成す
る。
トでマスキングし、Ｐチャネル装置ゲートのためのフォ
トレジストマスクパターンを提供するためにエッチング
されていない３層空間22をマスキングした後、製造中の
回路をエッチングしてＰチャネル装置ゲート93を形成す
る。
図10A、図10B或いは図10Cを参照するに、フォトレジ
ストストリップ工程の後、二酸化シリコンスペーサ層
（図示せず）が堆積され、続いて非等方性にエッチング
してＰチャネルゲート91の垂直な側壁上にスペーサ102
を形成する。Ｎチャネル領域における全ての垂直構造物
の側壁上に機能しないスペーサ103も形成される。スペ
ーサの形成後、ブランケット三フッ化ホウ素の植え込み
によってＰチャネルソース／ドレイン領域101が形成さ
れる。
ストストリップ工程の後、二酸化シリコンスペーサ層
（図示せず）が堆積され、続いて非等方性にエッチング
してＰチャネルゲート91の垂直な側壁上にスペーサ102
を形成する。Ｎチャネル領域における全ての垂直構造物
の側壁上に機能しないスペーサ103も形成される。スペ
ーサの形成後、ブランケット三フッ化ホウ素の植え込み
によってＰチャネルソース／ドレイン領域101が形成さ
れる。
本発明の新規な方法の幾つかの実施例のみをここに記
載したが、以下に請求する方法の精神から逸脱すること
なしに、変形及び変更を行えることは当業者にとって明
らかであろう。例えば、上述した方法はＮウエル法を背
景として記載されているが、Ｐウエル法或いは「ツイン
タブ」を使用しても同様な結果が得られる。「Ｎ型領
域」及び「Ｐ型領域」という用語は上記３つの例の何れ
にも適用されることを意図しているものである。
載したが、以下に請求する方法の精神から逸脱すること
なしに、変形及び変更を行えることは当業者にとって明
らかであろう。例えば、上述した方法はＮウエル法を背
景として記載されているが、Ｐウエル法或いは「ツイン
タブ」を使用しても同様な結果が得られる。「Ｎ型領
域」及び「Ｐ型領域」という用語は上記３つの例の何れ
にも適用されることを意図しているものである。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平５−259407（ＪＰ，Ａ) 特開 平６−260609（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/108 H01L 21/8238 H01L 21/8242 H01L 27/092
Claims (19)
- 【請求項１】（ａ）シリコン基板の上層部内にＮ型領域
及びＰ型領域を成形する工程と、 （ｂ）電界絶縁領域を形成する工程と、 （ｃ）前記基板の上面のうち前記電界絶縁領域により覆
われていない部分を覆うゲート誘電層を形成する工程
と、 （ｄ）前記電界絶縁領域及び前記ゲート誘電層を覆う第
１導電層を形成する工程と、 （ｅ）前記第１導電層の前記Ｐ型領域を覆う第１部分か
らＮチャネルゲートをパターン化し、前記第１導電層の
エッチングされていない前記Ｎ型領域を覆う第２部分を
残す工程と、 （ｆ）少なくとも１つのＮチャネルソース／ドレインの
植え込みを行う工程と、 （ｇ）Ｎ型領域及びＰ型領域の両方を覆う絶縁モールド
層を堆積させる工程と、 （ｈ）前記絶縁モールド層を介して蓄積ノード接触開口
部をエッチングする工程と、 （ｉ）Ｎ型領域及びＰ型領域の両方を覆うと共に前記蓄
積ノード接触開口部と整列した第２導電層を形成する工
程と、 （ｊ）前記モールド層の上面上にある前記第２導電層の
選択された部分を除去し、前記蓄積ノード接触開口部に
整列した前記第２導電層の他の部分、すなわち個々のメ
モリセルのための個々の蓄積ノードコンデンサプレート
になる部分を残す工程と、 （ｋ）前記第２導電層の上方にセル誘電層を形成する工
程と、 （ｌ）前記セル誘電層の上方に第３導電層を形成する工
程と を有するCMOS・DRAMの製造方法。 - 【請求項２】（ａ）前記第１導電層のエッチングされて
いない部分においてほぼ垂直な側壁を有するＰチャネル
ゲートをパターン化する工程と、 （ｂ）誘電スペーサ層を堆積させる工程と、 （ｃ）前記スペーサ層をエッチングして前記Ｐチャネル
ゲートの前記垂直な側壁上にスペーサを形成する工程
と、 （ｄ）ブランケットＰチャネルソース／ドレインの植え
込みを行う工程と を更に有する、請求項１記載のCMOS・DRAMの製造方法。 - 【請求項３】各蓄積ノードプレートの外面を露出するた
めに、前記モールド層が、その上面からモールド層材料
を除去することにより前記工程（ｊ）と（ｋ）との間で
薄くされる、請求項１記載のCMOS・DRAMの製造方法。 - 【請求項４】前記モールド層のうち前記Ｎ型領域を覆っ
ている部分が、前記蓄積ノード接触開口部のエッチング
と同時に除去される、請求項３記載のCMOS・DRAMの製造
方法。 - 【請求項５】前記第１導電層が導電的にドープされたポ
リシリコンである、請求項１記載のCMOS・DRAMの製造方
法。 - 【請求項６】前記第１、第２及び第３導電層が導電的に
ドープされたポリシリコンである、請求項１記載のCMOS
・DRAMの製造方法。 - 【請求項７】前記セル誘電層が窒化シリコンを含んでい
る、請求項１記載のCMOS・DRAMの製造方法。 - 【請求項８】前記Ｐチャネルソース／ドレインの注入に
使用される不純物が三フッ化ホウ素である、請求項１記
載のCMOS・DRAMの製造方法。 - 【請求項９】（ａ）シリコンウエハーの上面に第１導電
層を形成する工程と、 （ｂ）前記第１導電層の第１部分からＮチャネルゲート
をパターン化し、後にＰチャネルゲートがパターン化さ
れる前記第１導電層のエッチングされていない第２部分
を残す工程と、 （ｃ）少なくとも１つのＮチャネルソース／ドレインの
植え込みを行う工程と、 （ｄ）前記上面を完全に覆う絶縁モールド層を堆積させ
る工程と、 （ｅ）前記モールド層を介して蓄積ノード接触開口部を
エッチングする工程と、 （ｆ）第１導電層から前記蓄積ノード接触開口部内に蓄
積ノードプレートを形成する工程と、 （ｇ）前記蓄積ノードプレートの露出した面にセル誘電
層を形成する工程と、 （ｈ）前記セル誘電層を覆う第３導電層を形成する工程
と、 （ｉ）前記第１導電層の前記第２部分から、垂直な側壁
を有するＰチャネルゲートをパターン化する工程と、 （ｊ）前記ウエハーの上面を覆う誘電スペーサ層を堆積
させる工程と、 （ｋ）前記スペーサ層を非等方性にエッチングして、前
記Ｐチャネルゲートの垂直な側壁にスペーサを形成する
工程と、 （ｌ）前記スペーサにより前記Ｐチャネルゲートの側壁
からずらして、Ｐチャネルソース／ドレインの植え込み
を行う工程と を有する、シリコンウエハー上にCMOS・DRAMを製造する
方法。 - 【請求項１０】前記蓄積ノードプレートを形成した後、
前記各蓄積ノードプレートの少なくとも上部が前記モー
ルド層内にそれ以上埋め込まれないように、前記モール
ド層を薄くする工程を更に有する、請求項９記載の方
法。 - 【請求項１１】前記モールド層のうち、前記第１導電層
の前記第２部分を覆う部分が、前記蓄積ノード接触開口
部のエッチングと同時に除去される、請求項９記載の方
法。 - 【請求項１２】前記第１、第２及び第３導電層が導電的
にドープされたポリシリコンである、請求項９記載のCM
OS・DRAMの製造方法。 - 【請求項１３】（ａ）シリコンウエハーの上面に導電層
を形成する工程と、 （ｂ）前記導電層の第１部分から第１導電型のチャネル
を有するトランジスタのためのゲートをパターン化し、
前記導電層のエッチングされていない第２部分すなわち
後に第２導電型のチャネルを有するトランジスタのため
のゲートがパターン化される部分を残す工程と、 （ｃ）前記第１導電型のチャネルを有するトランジスタ
のために、少なくとも１つのソース／ドレインの注入を
行う工程と、 （ｄ）前記上面を完全に覆う絶縁モールド層を堆積させ
る工程と、 （ｅ）各メモリセルの場所の上方に、それぞれ前記第１
導電型のチャネルを有する前記トランジスタの１つのソ
ース／ドレイン領域に電気接触しているフロアを有する
空洞をエッチングする工程と、 （ｆ）各メモリセルの場所の空洞をモールドとして使用
して各メモリセルの場所にセルコンデンサを製造して前
記コンデンサの少なくとも１つのプレートを形成する工
程と、 （ｇ）前記導電層の前記第２部分から側壁を有する第２
導電型のチャネルを有するトランジスタのためのゲート
をパターン化する工程と、 （ｈ）前記側壁上にスペーサを形成する工程と、 （ｉ）前記第２導電型のチャネルを有するトランジスタ
のために、前記スペーサにより第２導電型のチャネルを
有するトランジスタのためのゲートの側壁からずれてい
る少なくとも１つのソース／ドレインの植え込みを行う
工程と を有する、シリコンウエハー上にCMOS・DRAMセル列を製
造する方法。 - 【請求項１４】各コンデンサの第１プレートを形成した
後、前記モールド層の少なくとも一部をエッチングで除
去する工程を更に有する、請求項13記載の方法。 - 【請求項１５】前記第１導電型がＮ型であり、前記第２
導電型がＰ型である、請求項13記載の方法。 - 【請求項１６】コンデンサプレートが、導電的にドープ
されたポリ結晶シリコンから形成されている、請求項13
記載の方法。 - 【請求項１７】前記コンデンサプレートが、窒化シリコ
ンからなる誘電層により互いに絶縁されている、請求項
16記載の方法。 - 【請求項１８】前記モールド層がホウ素燐光シリコンガ
ラスである、請求項13記載の方法。 - 【請求項１９】前記導電層のエッチングされていない前
記第２部分を覆う前記モールド層の部分が、前記空洞の
エッチングの間に除去される、請求項14記載の方法。
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/322,807 US5494841A (en) | 1993-10-15 | 1994-10-13 | Split-polysilicon CMOS process for multi-megabit dynamic memories incorporating stacked container capacitor cells |
| US322,807 | 1994-10-13 | ||
| US08/322,807 | 1994-10-13 | ||
| PCT/US1995/012767 WO1996012301A1 (en) | 1994-10-13 | 1995-10-13 | Split-polysilicon cmos process for multi-megabit dynamic memories with stacked capacitor cells |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10507316A JPH10507316A (ja) | 1998-07-14 |
| JP3090690B2 true JP3090690B2 (ja) | 2000-09-25 |
Family
ID=23256508
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP08513291A Expired - Fee Related JP3090690B2 (ja) | 1994-10-13 | 1995-10-13 | 積重ねられたコンテナ型コンデンサセルを有するマルチメガビットダイナミックメモリのためのスプリットポリシリコンｃｍｏｓの製造方法 |
Country Status (8)
| Country | Link |
|---|---|
| US (2) | US5494841A (ja) |
| JP (1) | JP3090690B2 (ja) |
| KR (1) | KR100298761B1 (ja) |
| CN (1) | CN1103123C (ja) |
| AU (1) | AU3889395A (ja) |
| HK (1) | HK1006648A1 (ja) |
| TW (1) | TW297156B (ja) |
| WO (1) | WO1996012301A1 (ja) |
Families Citing this family (48)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5525534A (en) * | 1992-03-13 | 1996-06-11 | Fujitsu Limited | Method of producing a semiconductor device using a reticle having a polygonal shaped hole |
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-
1994
- 1994-10-13 US US08/322,807 patent/US5494841A/en not_active Expired - Lifetime
-
1995
- 1995-10-13 CN CN95196596A patent/CN1103123C/zh not_active Expired - Fee Related
- 1995-10-13 JP JP08513291A patent/JP3090690B2/ja not_active Expired - Fee Related
- 1995-10-13 KR KR1019970702330A patent/KR100298761B1/ko not_active IP Right Cessation
- 1995-10-13 AU AU38893/95A patent/AU3889395A/en not_active Abandoned
- 1995-10-13 WO PCT/US1995/012767 patent/WO1996012301A1/en not_active Application Discontinuation
- 1995-10-27 TW TW084111376A patent/TW297156B/zh active
-
1996
- 1996-02-08 US US08/598,497 patent/US5733809A/en not_active Expired - Lifetime
-
1998
- 1998-06-22 HK HK98105856A patent/HK1006648A1/xx not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| TW297156B (ja) | 1997-02-01 |
| JPH10507316A (ja) | 1998-07-14 |
| KR100298761B1 (ko) | 2002-08-14 |
| CN1103123C (zh) | 2003-03-12 |
| WO1996012301A1 (en) | 1996-04-25 |
| US5733809A (en) | 1998-03-31 |
| US5494841A (en) | 1996-02-27 |
| KR970706607A (ko) | 1997-11-03 |
| CN1168741A (zh) | 1997-12-24 |
| HK1006648A1 (en) | 1999-03-12 |
| AU3889395A (en) | 1996-05-06 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070721 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080721 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080721 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090721 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090721 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100721 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110721 Year of fee payment: 11 |
|
| LAPS | Cancellation because of no payment of annual fees |