CN1168741A - 引入堆叠箱式电容单元的数兆位动态存储器的劈开—多晶硅cmos工艺 - Google Patents
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Abstract
本发明为按劈开—多晶硅CMOS制造流程使用堆叠的箱式电容制造动态随机存取存储器的工艺。劈开—多晶硅流程表示采用分开的掩模步骤，由单个导电层(通常为掺杂的多晶硅层)形成N-沟道和P-沟道晶体管栅极。本发明的关键在于允许形成电容后掺杂P-沟道源/漏区的CMOS制造工艺。本工艺的主要特征为在形成N-沟道器件图形后，但在形成P-沟道器件图形前淀积并平面化一厚的绝缘模层。在本工艺的一个实施例中，覆盖P-沟道晶体管区的那部分绝缘层在存储节点接触腐蚀期间被去除。这样，可采用低高宽比腐蚀来形成P-沟道器件，并且可以进行掩蔽P+注入，但不会将P-型杂质注入到N-沟道器件的源/漏区。本工艺的另一个重要特征为在工艺流程中引入P-沟道栅极侧壁间隔层和偏离P-沟道注入。
Description
本发明涉及集成电路制造工艺，特别涉及使用少量的光刻掩模制造CMOS动态随机存取存储器的低成本工艺。本工艺按“劈开-多晶硅(split-polysilicon)”工艺流程集成堆叠箱式(container type)电容单元，在“劈开-多晶硅”工艺流程中，使用分别的光刻掩模生成N-沟道和P-沟道器件图形。
制造动态随机存取存储器(DRAM)器件的行业是竞争激烈，高利润的行业。工艺的效率和制造能力以及产品质量、可靠性和性能都是决定这种冒险投资经济成功的重要因素。
DRAM器件内的每个单元，存储数字数据中一位的分立可寻址的存储单元，包括两个主要的元件：场效应存取晶体管和电容。随着存储器芯片中元件密度的增加，有必要缩小单元尺寸时保持最基本的单元电容量。每个新产生的DRAM器件其集成度通常四倍于它替代的DRAM器件的集成度。每个芯片器件数目增加四倍通常伴随着器件几何尺寸的减小。所有4-兆以及更大的密度的DRAM存储器都使用了三维电容单元设计。虽然已证明沟槽和堆叠电容设计在4-兆级可行，但现在大多数制造商似乎喜欢根据自己的制造能力进行堆叠电容设计且成品率稍高。
大多数目前的动态随机存取存储器(DRAMs)采用CMOS技术。虽然术语“CMOS”为互补金属氧化物半导体的缩写，但现在术语CMOS更多地适用于其中N-沟道和P-沟道场效应晶体管以互补方式使用的集成电路。虽然CMOS集成电路器件经常称作“半导体”器件，但这类器件是由不同的材料制成的，这些材料可为导电的、非导电的或半导电材料。硅这种最常使用的半导体材料可通过掺杂(将杂质引入硅晶体结构中)变得导电，掺杂元素可以是比硅少一个价电子的硼等，或是比硅多一个价电子的磷或砷等。掺杂硼时，电子“空穴”变为带电的载流子，使得掺杂的硅变成正性或P-型硅。掺杂磷或砷时，多余的电子变为带电的载流子，使得掺杂的硅变成负性或N-型硅。如果使用具有相反导电类型的混合物作为掺杂剂，会产生相反的掺杂，导电类型取决于量大的杂质。使用的硅既可以为单晶又可为多晶形式。多晶硅以下称“多晶硅”或简化为“poly”。虽然多晶硅已很大程度上代替了MOS器件的栅极金属，但材料导电率较低(即使重掺杂)会使许多半导体制造商在晶体管栅极上制做一层难熔金属硅化物，用于减小薄层电阻从而增加器件速度。在常规DRAM工艺中，用两个附加的多晶硅层用作较低和较高的单元电容极板。
CMOS制造工艺通常由轻掺杂的P-型或N-型硅衬底，或在重掺杂的衬底上轻掺杂外延硅开始。虽然通常选P-型硅作起始材料，但选择N-型硅作为起始材料工艺变化很少，最主要的差异在于给定步骤、掺杂剂类型相反。
互补堆叠-电容动态随机存取存储器的三层多晶硅制造工艺需要十四到十八个掩蔽步骤。随着器件几何尺寸的缩小，每个光刻步骤成本更高。鉴于成本与掩蔽操作相关，可显著减少掩蔽操作的制造工艺将非常理想。
在1982年，Masahide Ogawa取得日本专利57-17164。该专利公开了分别生成N-沟道和P-沟道器件的CMOS集成电路制造工艺。对于传统的CMOS工艺，单个多晶硅层既要形成N-沟道也要P-沟道。然而，N-沟道器件先形成，在未来的P-沟道区域保留未腐蚀的多晶硅直至完成N-沟道工艺。用于随后形成P-沟道器件图形的掩模也用于覆盖和保护已形成的N-沟道器件。该工艺在这里称作劈开-多晶硅CMOS工艺。劈开-多晶硅CMOS工艺，虽已很大程度上被美国国内和国外的半导体制造商忽略，但已被“微工艺”，爱达荷的博伊斯公司(Micron Technology，Inc.of Boise，Idaho)广泛地作为减少掩蔽步骤数的方法，从而降低制造动态随机存取存储器的成本。
美国专利5,134,085公开了一种引入常规堆叠电容的劈开-多晶硅CMOS DRAM工艺。虽然常规堆叠电容对4-兆和16-兆密度已足够，但64-兆密度和更高级别则需更复杂的电容。圆柱形单元电容(通常称为箱式电容器)在64-兆密度DRAM设计中受到好评，因为它们相对容易制造，并且可通过增加堆叠高度增加电容量。然而，较高的形貌通常要求在制造工艺中(也就是，在制造箱式电容器前)较早进行P-沟道器件工艺。这种方法的问题在于通常用于掺杂P-沟道源/漏区的掺杂剂三氟化硼，在升高的温度条件下扩散较快。如果在工艺中较早掺杂，那么工艺中的热处理将导致P-沟道掺杂剂扩散进入沟道区产生短沟道效应。这些效应最严重的危害为给栅极施加高信号时器件漏电。
因此需要的是在具有较少掩蔽步骤的有效工艺流程中引入堆叠电容的劈开-多晶硅CMOS DRAM工艺，它允许P-沟道在工艺序列的晚期形成。
这种工艺是在硅衬底或晶片的上层制造CMOS动态随机存取存储器。本发明的中心点为在劈开-多晶硅CMOS制造工艺流程中集成箱式单元电容，而该工艺流程允许在形成电容后进行P-沟道源/漏掺杂。在劈开-多晶硅CMOS工艺流程中，N-沟道器件栅极和P-沟道器件栅极由相同的第一导电(掺杂的多晶硅)层在工艺流程的不同阶段构图和腐蚀得到。在该劈开-多晶硅CMOS工艺流程中，N-沟道器件栅极由第一多晶硅层构图和腐蚀得到，而第一多晶硅层未腐蚀的展开部分留在N-阱区。这个新工艺的主要特征是在形成N-沟道器件图形后、在P-沟道器件构图之前淀积和平面化一厚绝缘模层。淀积模层之后，在布图内的P-型区通过模层腐蚀存储节点接触开口。然后淀积覆盖N-型和P-型区的第二导电层，并制作存储节点接触开口连线。然后去除模层上表面上的那部分所述第二导电层，留下作为存储节点接触开口连线的第二导电层。然后有选择地减薄模层，直到留下连线存储节点接触开口的那部分第二导电层延伸到模层表面以上。单元介质层在第二导电层的上表面上形成后，介质层上覆盖第三导电层。然后去除单元布图周边的第二和第三导电层部分。之后，从所述第一导电层未腐蚀的展开部分构图形成P-沟道栅极。随后进行P-沟道的源/漏区注入。
在本工艺的一个实施例中，在腐蚀存储节点接触期间，覆盖N-阱区(要生成P-沟道器件的区域)的模层部分被去除。这样，可采用低高宽比腐蚀形成P-沟道器件图形，并且可以进行掩蔽P+注入，而不会将P型杂质注入到N-沟道器件的源/漏区。
图1为制造过程中的动态随机存取存储器的部分剖面图，此时，N-阱区已在轻掺杂的P型衬底上形成，已生成二氧化硅场隔离区，栅介质层在有源区上形成，三层的夹层结构，包括一个掺杂使之导通的第一多晶硅层，二氧化硅缓冲层和厚氮化硅层，通过以后的淀积步骤形成；
图2是使三层夹层结构构图以便在N-沟道区形成一组字线和在P-沟道区(也就是N-阱区)内形成未腐蚀的展开部分后的图1所示制造中的存储器的部分剖面图；
图3是均厚淀积氮化硅间隔层之后的图2所示制造中的存储器的部分剖面图；
图4为对氮化硅间隔层进行各向异性腐蚀在字线侧壁和堆叠夹层结构的未腐蚀的展开部分的侧壁上形成间隔层，均厚淀积氮化硅腐蚀停止层，淀积硼磷硅玻璃(BPSG)，并平面化BPSG层之后，图3所示制造中的存储器的部分剖面图，其中淀积腐蚀停止层的本意在于覆盖有源区；
图5A为对BPSG层构图并进行腐蚀来形成存储节点接触开口，并去除覆盖P-沟道区的那部分BPSG层之后，图4所示制造中的存储器的部分剖面图；
图6A为淀积第二多晶硅层并将所得结构进行化学机械平面化之后，图5A所示制造中的存储器的部分剖面图；
图7A为深腐蚀厚绝缘层，淀积单元介质层，淀积单元极板层，并选择的淀积氮化硅盖层之后，图6A所示制造中的存储器的部分剖面图；
图8A为去除除单元布图区外的电容层之后，图7A所示制造中的存储器的部分剖面图；
图9A为掩蔽N-沟道区，在P-沟道区对未腐蚀的夹层结构层构图并进行腐蚀之后，图8A所示制造中的存储器的部分剖面图；
图10A为剥离光刻胶，淀积氧化间隔层，各向异性腐蚀氧化间隔层，进行了P-沟道的源/漏区注入之后，图9A所示制造中的存储器的部分剖面图。图5A为对BPSG层构图并进行腐蚀来形成存储节点接触开口，并去除覆盖P-沟道区的那部分BPSG层之后，图4所示制造中的存储器的部分剖面图；
图5B为对BPSG层构图并进行腐蚀来形成存储节点接触开口，并去除覆盖P-沟道区的那部分BPSG层之后，图4所示制造中的存储器的部分剖面图；
图6B为淀积第二多晶硅层并将所得结构进行化学机械平面化之后，图5B所示制造中的存储器的部分剖面图；
图7B为深腐蚀厚绝缘层，淀积单元介质层，淀积单元极板层，并选择的淀积氮化硅盖层之后，图6B所示制造中的存储器的部分剖面图；
图8B为去除除单元布图区外的电容层之后，图7B所示制造中的存储器的部分剖面图；
图9B为掩蔽N-沟道区，在P-沟道区对未腐蚀的夹层结构层构图并进行腐蚀之后，图8B所示制造中的存储器的部分剖面图；
图10B为剥离光刻胶，淀积氧化间隔层，各向异性腐蚀氧化间隔层，进行了P-沟道的源/漏区注入之后，图9B所示制造中的存储器的部分剖面图。
现在参见图1所示的制造中的DRAM电路的剖面图，N-阱区11已在轻掺杂的P型衬底12上形成，并已生成二氧化硅场隔离区13，栅介质层14已在有源区15上形成，三层堆叠结构16，包括第一导电层17，二氧化硅缓冲层18和厚氮化硅层19，通过顺序的淀积步骤形成。N-沟道和P-沟道晶体管栅极都将由三层堆叠结构16形成。在优选实施例中，第一导电层17既可只是掺杂的多晶硅，也可以是掺杂或不掺杂的且涂有难熔金属硅化物以减少薄层电阻的多晶硅。
现在参见图2，图1的三层堆叠结构16已构图并进行了腐蚀，已在N-沟道区内形成了一组字线21和在P-沟道区内形成未腐蚀的三层展开部分22(也就是N-阱区11)。未腐蚀的三层展开部分22为“劈开-多晶硅”CMOS DRAM工艺的区别特征。在工艺中的这一点上，注入砷形成N-沟道的源/漏区23。
现在参见图3，氮化硅间隔层31已淀积在全部制造中的电路上。
现在参见图4，对氮化硅间隔层31进行各向异性腐蚀，在字线21侧壁和未腐蚀的展开部分22的侧壁上形成间隔层41。各向异性腐蚀在间隔层41覆盖住所有留下来的三层夹层结构16的边缘处终止。间隔层形成后，在全部制造中的电路上淀积氮化硅腐蚀停止层42。淀积氮化硅腐蚀停止层42之后，在停止层42的上部再淀积一厚绝缘模层43。硼磷硅玻璃被认为是形成模层43的最优选介质材料。淀积模层43后，进行平面化。虽然在现有技术里有许多种平面技术，但化学机械平面化被认为是最优选的方法。图4表示了工艺的两种不同变型的区分点。这样，该工艺既可以按图5A继续也可以按图5B继续。
现在参见图5A，它是第一对工艺变型的区分点，模层43已由接触光刻胶掩模51构图，并腐蚀形成了存储节点接触开口52及去除了覆盖P-沟道(N-阱区)的那部分模层43，这样就在未腐蚀的展开部分22上面的模层43内的形成凹槽区53。
现在参见图5B，模层43由接触光刻胶掩模51构图，并腐蚀仅形成存储节点接触开口52。
现在参见图6A，均厚淀积第二导电层61(也就是，它覆盖全部制造中的电路)。在增强电容特性时，第二导电层61最好掺杂半球粒状(HSG)硅。淀积期间可以同时进行掺杂，或可在淀积之后进行掺杂。然后在多晶硅覆面的N-阱区和接触开口有选择地填充填料62，例如光刻胶。然后将所得结构进行第二次平面化，使用等离子深腐蚀或化学机械平面化以便去除第二多晶硅层61的水平部分63。第二多晶硅层61的剩余部分覆在N-阱和存储节点接触开口51上的模层43的凹槽内。后一部分的作用相当于存储节点电容极板64。
现在参见图6B，均厚淀积第二导电层61(也就是，它覆盖全部制造中的电路)。在增强电容特性时，第二导电层61最好掺杂半球粒状(HSG)硅。淀积期间可以同时进行掺杂，或可在淀积之后进行掺杂。然后在多晶硅覆面的N-阱区和接触开口有选择地填充填料62，例如光刻胶。然后将所得结构进行第二次平面化，使用等离子深腐蚀或化学机械平面化以便去除第二多晶硅层61的水平部分63。第二多晶硅层61的剩余部分的作用相当于存储节点电容极板64。
应该指出的是参考图4介绍的第一个平面化步骤可以省略，这样参考图6A和6B介绍的第二个平面化步骤以用于平面化模层43，并分立(singulate)存储节点电容极板64。
现在参见图7A，已去除填料62，在深腐蚀期间模层43被减薄，直至第二导电层61覆于未腐蚀的三层展开部分22和存储节点接触开口51上凹槽内的部分延伸超出模层43的表面。然后单元介质层71至少形成在第二多晶硅层61的剩余部分的暴露表面上。在工艺的优选实施例中，单元介质层为二氧化硅-氮化硅-二氧化硅夹层结构，该夹层结构的氮化硅层通过化学汽相淀积进行均厚淀积。形成单元介质层71后，导电单元板层72在单元介质层71的上面生成。在该工艺的优选实施例中，单元板层72也是掺杂的多晶硅层。然后氮化硅腐蚀停止层73淀积在单元板层72上。
现在参见图7B，已去除填料62，在深腐蚀期间模层43被减薄，直至第二多晶层61覆于存储节点接触开口51上的部分延伸超出模层43的表面。然后单元介质层71至少形成在第二多晶硅层61的剩余部分的暴露表面上。在该工艺的优选实施例中，单元介质层为二氧化硅-氮化硅-二氧化硅夹层结构，该夹层结构的氮化硅层通过化学汽相淀积进行均厚淀积。形成单元介质层71后，导电单元板层72在单元介质层71的上面生成。在该工艺的优选实施例中，单元板层72也是掺杂的多晶硅层。然后氮化硅腐蚀停止层73淀积在单元板层72上。图7A为该工艺的两种不同变型的区分点。这样，该工艺既可以按图8B继续也可以图8C继续。
现在参见图8A或8B，除了单元布图区，电容性层(第二导电层61、单元介质层71和单元板层72)都通过使用一系列选择性腐蚀步骤清除掉。
现在参见图8C，除了单元布图区，电容性层(第二导电层61、单元介质层71和单元板层72)都通过使用一系列选择性腐蚀步骤清除掉，这样使模层43暴露出来。然后将模层43减薄到露出未腐蚀的三层展开部分22的上表面，然而不露出单元布图周边的N-沟道晶体管的源/漏区81。
现在参见图9A，用光刻胶掩蔽整个N-沟道区，未腐蚀的三层展开部分22的掩蔽为P-沟道器件栅极提供掩模图形，腐蚀制造中的电路形成P-沟道器件栅极91。
现在参见图9B，用光刻胶掩蔽整个N-沟道区，并掩蔽N-阱区中的模层，从而为P-沟道器件栅极提供掩模图形，腐蚀制造中的电路形成P-沟道器件栅极91。应指出的是，在这个阶段图9A和9B的工艺间的主要差别为，图9B中的P-沟道器件的图形在三层展开部分22可腐蚀之前通过腐蚀模层43得到。
现在参见图9C，用光刻胶掩模91掩蔽整个N-沟道区，未腐蚀的三层展开部分22的掩膜为P-沟道器件栅极提供掩模图形92，腐蚀制造中的电路形成P-沟道器件栅极93。
现在参见图10A、10B或10C，光刻胶剥离步骤之后，淀积二氧化硅间隔层(未显示)并随后进行腐蚀，从而在P-沟道栅极91的垂直侧壁上形成间隔层102。应指出的是非功能性的间隔层103也可以在N-沟道区的所有垂直结构的侧壁上形成。形成间隔层后，掩蔽注入三氟化硼形成P-沟道源/漏区101。
虽然仅在这里介绍了新工艺的几个实施例，但很显然对于本领域的普通技术人员来说，对其作出的修改和变形都不脱离附带的权利要求的工艺的精神和范围。例如，虽然在本文中介绍的是N-阱工艺，但使用P-阱工艺或“双-阱”都会得到同样的结果。术语“N-型区”和“P-型区”适用于以上三种情况的任意一种。
Claims (19)
1.一种制造CMOS DRAM的工艺，包括以下步骤：
(a)在硅衬底上层内形成N-型区和P-型区；
(b)形成场隔离区；
(c)除了场隔离区覆盖的区域外，在衬底上表面形成栅极介质层；
(d)形成覆盖所述场隔离区和栅极介质层的第一导电层；
(e)从所述第一导电层的第一部分处形成N-沟道图形，所述第一部分位于这P型区之上，而留下所述第一导电层的未腐蚀第二部分，所述第二部分覆盖N-型区；
(f)至少进行一个N-沟道源/漏区注入；
(g)淀积覆盖N-型区和P-型区的绝缘模层；
(h)通过所述的绝缘模层腐蚀存储节点接触开口；
(i)形成覆盖N-型区和P-型区并连线存储节点接触开口的第二导电层；
(j)去除位于所述模层上表面上的所述第二导电层的选择部分，而留下连线存储节点接触开口的第二导电层的其它部分，所述的其它部分变成各存储器单元的各存储节点电容极板；
(k)在所述第二导电层上形成单元介质层；
(l)在所述的单元介质层上形成第三导电层。
2.如权利要求1所述的制造CMOS DRAM的工艺，还包括以下步骤：
(a)在所述第一导电层的未腐蚀部分形成通常具有垂直侧壁的P-沟道栅极图形；
(b)淀积介质间隔层；
(c)腐蚀间隔层，从而在P-沟道栅极的垂直侧壁上形成间隔层；
(d)进行P-沟道源/漏区注入。
3.如权利要求1所述的制造CMOS DRAM的工艺，其特征在于，在步骤(j)和(k)之间，所述的模层通过去除上表面的模层材料来减薄，以便露出每个存储节点极板的外表面。
4.如权利要求3所述的制造CMOS DRAM的工艺，其特征在于，所述模层覆盖N-型区的部分在腐蚀存储节点接触开口的同时被去除。
5.如权利要求1所述的制造CMOS DRAM的工艺，其特征在于，第一导电层为导电掺杂的多晶硅。
6.如权利要求1所述的制造CMOS DRAM的工艺，其特征在于，所述的第一、第二和第三导电层为导电掺杂的多晶硅。
7.如权利要求1所述的制造CMOS DRAM的工艺，其特征在于，单元介质层包含氮化硅。
8.如权利要求1所述的制造CMOS DRAM的工艺，其特征在于，三氟化硼为注入P-沟道源/漏区的掺杂剂。
9.一种在硅片上制造CMOS动态随机存取存储器的工艺，所述工艺包括以下步骤：
(a)在硅片上表面上形成第一导电层；
(b)在第一导电层的第一部分处形成N-沟道栅极图形，而留下所述第一导电层的未腐蚀第二部分，以后在此形成P-沟道栅极图形。
(c)至少进行一个N-沟道源/漏区注入；
(d)淀积完全覆盖所述上表面的绝缘模层；
(e)通过所述的绝缘模层腐蚀存储节点接触开口；
(f)在第二导电层的存储节点接触开口内形成存储节点极板；
(g)在所述存储节点极板的暴露表面上形成单元介质层；
(h)形成覆盖所述单元介质层的第三导电层；
(i)在所述第一导电层的第二部分处形成P-沟道栅极图形，所述P-沟道栅极具有垂直侧壁；
(j)淀积覆盖晶片上表面的介质间隔层；
(k)各向异性地腐蚀间隔层以在P-沟道栅极的垂直侧壁上形成间隔；
(l)进行P-沟道源/漏区注入，所述注入由于间隔层偏离P-沟道栅极的垂直侧壁；
10.如权利要求9所述的工艺，还包括在形成所述存储节点极板后减薄所述模层以便至少每个存储节点极板的上部分不再进入所述模层。
11.如权利要求9所述的工艺，其特征在于，覆盖第一导电层的所述第二部分的那部分所述模层在腐蚀存储节点接触开口的同时被去除。
12.如权利要求9所述的制造CMOS DRAM的工艺，其特征在于，所述的第一、第二和第三导电层为导电掺杂的多晶硅。
13.一种在硅片上制造CMOS动态随机存取存储器单元列阵的工艺，所述工艺包括以下步骤：
(a)在硅片上表面上形成第一导电层；
(b)在导电层的第一部分处形成具有第一导电类型沟道的晶体管栅极图形，而留下导电层的未腐蚀第二部分，以后在此形成具有第二导电类型沟道的晶体管栅极图形；
(c)至少进行一个具有第一导电类型沟道的晶体管的源/漏区注入；
(d)淀积完全覆盖所述上表面的绝缘模层；
(e)在每个存储器单元位置处腐蚀一个腔，每个腔具有底板，所述底板与一个具有第一导电类型沟道的所述晶体管的源/漏区电接触；
(f)通过用每个位置处的腔作为模板，至少形成电容的一个极板，从而在每个存储器单元位置处制造单元电容；
(g))在导电层的所述第二部分处形成具有第二导电类型沟道的晶体管栅极图形，所述具有第二导电类型沟道的晶体管栅极具有侧壁；
(h)在侧壁上形成间隔层；
(i)至少进行一个具有所述第二导电类型沟道的晶体管的源/漏区注入，所述至少一个注入由于间隔层而偏离具有第二导电类型沟道的晶体管栅极的侧壁；
14.如权利要求13所述的工艺，还包括在形成每个电容的第一个极板后腐蚀掉至少一部分模层的步骤。
15.如权利要求13所述的工艺，其特征在于，所述第一导电类型为N-型，所述第二导电类型为P-型。
16.如权利要求13所述的工艺，其特征在于，电容极板由导电掺杂的多晶硅形成。
17.如权利要求16所述的工艺，其特征在于，电容极板通过包含氮化硅的介质层相互绝缘。
18.如权利要求13所述的工艺，其特征在于，模层为硼磷硅玻璃。
19.如权利要求14所述的工艺，其特征在于，覆盖导电层的未腐蚀第二部分的那部分模层在腐蚀所述腔期间被去除。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| C17 | Cessation of patent right | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20030312 Termination date: 20101013 |