CN101069278B - 增强场效氧化物的方法和具有增强的场效氧化物的集成电路 - Google Patents
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Abstract
图2中展示一具有多晶硅保护瓦片的CMOS装置。LOCOS区(12.1)和(12.2)分别将相邻的有源区(16.1)与(16)分离且将(18.1)与(18)分离。所述LOCOS区(12.1、12.2)的上表面上分别是多晶硅瓦片(14.1、14.2)。栅极多晶硅(14.3)和所述多晶硅瓦片(14.1和14.2)的角落处是氧化物间隔物(60.1-60.6)。所述多晶硅瓦片(14.1、14.2)具有硅化物层(50.1、50.2)。其它硅化物层(50.4-50.6)处于源极、漏极和多晶硅栅极的顶部。一绝缘层(32)覆盖衬底，且金属触点(36、34、38)从所述层(32)的表面分别延伸到所述源极、栅极和漏极上的所述硅化物层。所述多晶硅瓦片由与所述栅极相同层的多晶硅制成，且其与所述栅极同时形成。所述多晶硅瓦片的用意是减少场效氧化物在紧密间隔的有源区之间的侵蚀。另外，当有源硅区之间的隔离必须充当一离子注入步骤的一自行对准阻挡层时，所述多晶硅瓦片本身增加所述隔离的厚度。
Description
相关申请案的交叉参考
本申请案主张2004年5月28日申请的美国专利申请案序列号第10/857,218号的优先权。
技术领域
无
背景技术
硅的局部氧化(LOCOS)隔离方法广泛用于制造半导体集成电路的许多处理中。使用LOCOS，单晶硅衬底或硅外延层的表面上的有源硅区域可由相对较厚的绝缘氧化物区电隔离。沉积的氮化硅(Si3N4)的图案化膜用于选择性地在需要有源硅处抑制氧化物增长。例如二极管、晶体管、电阻器、电容器和其它微电子结构的装置随后建立在这些有源硅区中在绝缘氧化物区之间。此电隔离对于防止不必要的装置到装置的电交互是必需的。
LOCOS处理以沉积二氧化硅初始层或其它缓冲层开始以消除晶片表面上的应力。接着将氮化物沉积在此氧化物的上方。使用标准光刻和蚀刻技术来图案化氮化物以界定LOCOS和有源硅区域。氧化物在暴露区域中热增长，而由氮化物覆盖的区域不经历氧化物增长。接着，去除遮蔽氮化物和氧化物缓冲层以暴露硅有源区域，从而进行进一步处理和最终的装置制造。隔离氧化物使邻近的装置电隔离。
除了装置隔离外，氧化物也用于遮蔽离子注入掺杂剂引入。氧化物阻挡来自除了暴露的有源硅之外的所有区域的注入物。由于氧化物还界定有源硅区，所以此遮蔽自行对准。此用途在有源区域如此靠近在一起以致于光致抗蚀剂无法在有源区域之间被可靠地图案化时是关键的。如果注入物落在这些邻近的有源区域上，那么场效氧化物必须可靠地阻止注入物，因此其不会短路或降低有源区域的击穿电压。当LOCOS隔离方案用于半导体处理中时，隔离氧化物必须制造得足够厚以阻止所有预期的注入物。
随着半导体装置尺寸在大小和间距上缩减，在紧密间隔的硅区之间增长出厚且稳固的LOCOS氧化物变得愈加困难。这是因为氧化物随着接近有源硅边缘而变薄，从而形成经典的“鸟头”轮廓。因此，如果有源区域如此靠近以致于相对的鸟头相交，那么可能永远不会实现完全所需的厚度。使这一问题复杂的是，增长之后，场效氧化物暴露于使其厚度减小的若干后续处理步骤，并进一步减小其作为离子注入阻挡剂的效力。这些步骤包含与氧化间隔物成形相关联的氧化物蚀刻和其它处理步骤。其作用是横向和垂直地缩减所有隔离氧化物区。紧密间隔的有源区之间的氧化物按比例受到更多影响，因为其在开始时较薄。
图1说明LOCOS的注入物阻止问题。单晶硅衬底8具有固持有源硅区域100、101和102的外延层7。有源硅区100、101和102被氧化物区5和6隔离。区域100与101之间的间隙小于区域100与102之间的间隙，且因此，相对的鸟头与隔离区5合并。这使得隔离氧化物5比另一隔离氧化物6薄且窄。有源硅区域100、101和102由局部未遮蔽的离子注入物4同时掺杂。假设注入的掺杂剂离子4会被隔离氧化物5和6阻挡在有源区域100、101和102外部。在离子注入期间，相对较厚的场效氧化物6成功地遮蔽掺杂剂离子4使其不会穿透到外延层7中。然而，较薄的场效氧化物5不能阻挡注入物离子4穿透到层7中。因此，区100和101由于驻留在氧化物5下方的注入的掺杂剂而没有较好地被电隔离。
存在其它更有效的方法在有源硅区之间整合隔离氧化物，例如浅或深沟槽隔离，其中蚀刻沟槽并用氧化物或其它绝缘材料填充。但那些沟槽技术进一步增加了处理步骤且因此增加了集成电路的制造成本。由于这一原因，如果可能则希望继续使用简单的LOCOS隔离。
其他人已尝试对常规LOCOS处理进行一个或一个以上修改以保持LOCOS氧化物尤其在紧密间隔的有源区域之间的区域中的厚度。这些技术的实例参阅一个或一个以上专利，包含(但不限于)美国专利第5,686346号(Duane)和第5,821,153号(Tsai等人)、第5,895,257号(Tsai等人)和第6,054,368号(Yoo等人)。那些方法都需要额外处理步骤，所述步骤为LOCOS区添加保护边缘，重建受侵蚀的场效氧化物，或使场效氧化物较不易于受到随后的侵蚀。
发明内容
下文描述的本发明在不会使核心处理流程有破坏性变化的情况下有效地保持并增强窄LOCOS区。一个修改是遮蔽栅极多晶硅以保持在一些临界的窄隔离氧化物区域上。在沉积栅极多晶硅层之后，通过遮罩暴露光致抗蚀剂层，所述光致抗蚀剂层具有栅极的图案和临界LOCOS区域的图案。显露抗蚀剂并蚀刻多晶硅以界定栅极结构和LOCOS保护结构。除了例如栅极和电阻器的标准电路多晶硅结构外，还将多晶硅瓦片形成在临界LOCOS区域上方。多晶硅瓦片防止LOCOS在湿蚀刻和干蚀刻操作期间被去除。多晶硅瓦片还增加厚度，且因此通过多晶硅的附加厚度增加氧化物的注入物阻止能力。多晶硅瓦片可经硅化并保持电分离，且通过处理而保持在晶片上并保持在成品上。
附图说明
图1是紧密和较宽间隔的有源区域之间形成的LOCOS场效氧化物的横截面图。
图2是集成电路的一部分的横截面图，其展示具有多晶硅瓦片的NMOS或PMOS晶体管。
图3-7是图2所示的晶体管的成形过程中的连续步骤。
图8是展示具有和不具有多晶硅瓦片的NMOS晶体管的击穿电压的曲线图。
图9是展示具有和不具有多晶硅瓦片的PMOS晶体管的击穿电压的曲线图。
图10A和10B展示具有和不具有多晶硅瓦片的测试结构。
图11是用于将多晶硅瓦片应用到不同大小的有源区域的布局算法的平面图。
图12是用扫描电子显微镜拍摄的使用本发明和不使用本发明制造的测试结构的一部分的显微照片。
具体实施方式
图2展示由浮动多晶硅瓦片14.1、14.2制成的nmos或pmos晶体管。衬底20具有外延层22。所述层固持源极和漏极16、18，源极和漏极16、18是掺杂有相同类型的注入物质的有源区。在源极与漏极之间且在外延层上方的是具有栅极氧化物15的绝缘栅极和导电多晶硅栅极14.3。外延层22还支撑LOCOS隔离区12.1和12.2。其分别将相邻经注入的有源区16.1与漏极16分离且将18.1与源极18分离。LOCOS区12.1、12.2的上表面上分别是多晶硅瓦片14.1、14.2。多晶硅栅极14.3以及多晶硅瓦片14.1和14.2的侧部是氧化间隔物60.1-60.6。多晶硅瓦片14.1-14.2、多晶硅栅极14.3、源极18、漏极16以及邻近的硅区16.1和18.1的上方具有硅化物层50.1-50.7。绝缘层32覆盖衬底和其它结构。金属互连结构37.1-37.3在此绝缘体32的上方被图案化。金属填充的接触插塞36.1-36.3将金属层分别连接到源极、栅极和漏极上方的硅化物层。
多晶硅瓦片14.1、14.2在与栅极多晶硅14.3相同的沉积和蚀刻步骤期间形成。瓦片硅化物区50.1和50.2也在与其它硅化物区的形成相同的处理步骤期间形成。邻近多晶硅瓦片60.1、60.2、60.5和60.6的间隔物与沿着栅极氧化物60.3和60.4的间隔物在相同的时间形成。多晶硅瓦片不电连接到任何电压或电流源。同样，本发明的结构不需要任何新的处理步骤或以任何方式影响电路的电设计。由于多晶硅瓦片在间隔物和硅化物之前形成，所以其在这些侵蚀性步骤期间保护隔离氧化物。因此，所述瓦片防止否则将会发生的LOCOS的大部分宽度和厚度减小。因此，不会进一步损害开始时相对较薄的紧密间隔的有源区之间的LOCOS区。相反，多晶硅瓦片的厚度相对于注入物遮蔽能力而有效地增强其厚度。因此，进入源极18中的注入物不会导致电连接到LOCOS氧化物下方的相邻区18.1，且同样漏极16不会变成连接到区16.1。已经以电测试结构确认此方法的有效性，当使用多晶硅瓦片结构时，所述电测试结构展示显著较高的相邻区域击穿电压。对于NMOS和PMOS掺杂配置也是如此。并且，为提供此方法的进一步确认，当相对于没有所述瓦片的相同电路将浮动瓦片添加到生产电路时，观察到产品良率显著提高。
以图3-7中展示的一系列步骤说明制造多晶硅瓦片的过程。所述过程以单晶硅衬底20开始。将衬底放置在常规反应器中以增长匹配单晶硅的外延层22。接着准备外延层以用于局部氧化(LOCOS)操作。使用硅作为半导体材料的主要优点之一是其通过氧化硅材料在原位制造隔离层的重要特性。
在典型的LOCOS处理程序中，在外延层22上沉积或增长被称为衬垫氧化物的薄层24。用氮化硅层26覆盖衬垫氧化物。接着将光致抗蚀剂层沉积在氮化物层上并经图案化以便在将来的LOCOS区12.1、12.2上方具有开口。执行合适的湿蚀刻或干蚀刻操作以选择性地去除将被局部氧化的外延层22表面上方的氮化物。接着使晶片经受热氧化步骤，其通常包括在存在蒸汽或另一氧来源的情况下加热晶片。使外延层22上方没有氮化物26.1和26.2的部分氧化以形成LOCOS场效氧化物区12.1、12.2。
在以下步骤(未图示)中，去除剩余的氮化物层。也在有源硅区上方去除衬垫氧化物，这一步骤也使隔离氧化物稍微变薄。接着再次氧化外延层22的表面以在暴露的硅表面上形成栅极氧化物层15。稍后通过例如硅烷气体的分解的常规处理用多晶硅层14覆盖晶片。参看图5。执行另一光刻程序，形成在多晶硅层14上方，从而留下经图案化的光致抗蚀剂区29.1-29.3。接着使用常规技术通过湿蚀刻或干蚀刻适当去除位于下方且暴露的多晶硅和栅极氧化物层14、15。步骤通常在所有CMOS、NMOS和PMOS处理中执行此蚀刻。其一般形成作为晶体管的必需组件的栅极结构。然而，在本发明的处理中，还使用栅极成形步骤以在LOCOS区12.1、12.2上方形成多晶硅瓦片14.1、14.2。由于对于制造栅极的遮罩是必要步骤，所以为多晶硅瓦片制造具有添加的图案的遮罩的其他要求不会对所述处理造成附加成本。因此将多晶硅瓦片添加到常规处理流程是“免费”的。
剥除光致抗蚀剂，从而留下多晶硅瓦片14.1、14.2和多晶硅栅极14.3。参看图6。以下步骤在硅有源区域中形成自行对准的源极与漏极连接。将晶片放置在离子注入工具中。将n型或p型离子注入到衬底中以形成有源区域。如果集成电路是CMOS装置，那么将在p型离子注入期间遮蔽nmos晶体管，且接着将在n型注入期间遮蔽p型晶体管。然而，不再有必要或需要遮蔽相同类型(都为nmos或都为pmos)装置之间的场效氧化物区12.1、12.2。如果两个nmos或两个pmos装置紧密间隔且光致抗蚀剂未在其间被图案化，那么隔离氧化物必须阻止注入物。多晶硅瓦片的添加在源极和漏极注入步骤期间增加了此遮蔽功能。最终结果是，在离子注入期间，LOCOS区12.1、12.2及其各自的瓦片14.1、14.2足够厚以防止注入的离子到达外延层22的位于LOCOS区12.1、12.2下方的区。因此，有源区域的源极和漏极注入物16、18不仅与栅极14、15而且与LOCOS区12.1、12.2自行对准。
在进一步处理期间，所有多晶硅结构都将被添加有氧化间隔物60.1-60.7。在硅化步骤中，将把源极16和漏极18中的暴露的外延硅以及栅极14.3和瓦片14.1、14.2中暴露的多晶硅转化为硅化物层50.1-50.7。这些层减小晶体管源极、漏极和栅极电阻。使瓦片硅化不会有不利影响，因为将允许瓦片14.1、14.2电浮动且瓦片14.1、14.2将与导电区电隔离。也就是说，其将不连接到任何电压或电流源。绝缘层32覆盖衬底，且金属触点从绝缘层32的表面延伸到栅极、源极和漏极的硅化物表面50.3、50.4、50.5。
图12是测试结构的显微照片，其将用本发明制成的LOCOS区12A与不用本发明制成的LOCOS区12X进行比较。用绝缘层32覆盖外延层22。用金属36填充层32中的通道以接触外延层22上的表面区。硅化物区50形成在多晶硅或外延硅上。在显微照片的右侧，LOCOS区12A由多晶硅瓦片14覆盖并保护。瓦片14具有顶部硅化物层50和侧壁氧化间隔物60。与常规未受保护的LOCOS结构12X相比，用本发明制成的LOCOS结构12A较厚且较宽。注意，未受保护的LOCOS结构如何薄于LOCOS结构12A且其如何短于12A，因为LOCOS区12X的边缘已通过一个或一个以上蚀刻步骤而减小。
为了测试本发明，制造一系列具有和不具有浮动多晶硅瓦片的测试装置。测试结构包含具有和不具有浮动多晶硅瓦片的nmos和pmos有源区域。所述区域以0.05微米间隔隔开，宽度在0.55与1.00微米之间。在每一情况下，测量测试结构的击穿电压。图10a、10b中分别展示不具有多晶硅瓦片和具有多晶硅瓦片的典型测试结构。图8和9中以图表形式展示测试结果。图8中，对于具有0.55微米间隔的nmos装置来说，击穿的改进最大。本发明使击穿性能从不具有浮动瓦片时的约6.5伏改进为具有浮动瓦片时的约8伏。pmos装置中的改进更为显著。其击穿电压从不具有瓦片时的约6.5伏改进为具有瓦片时的大于10.5伏。所述测试结构是经制造以评估浮动多晶硅解决方案的源极/漏极击穿测试结构。所述实验还展示，浮动多晶硅瓦片对于其中相邻的有源区域与LOCOS之间的间隔为更宽的一微米的装置几乎没有有利的影响。然而，对于具有小于0.6微米的LOCOS区的装置来说，改进较为显著。这是预期的，因为上述氧化物薄化仅是对于紧密间隔的有源区而言。
在产品测试期间进行本发明效力的进一步确认。制造两批产品，一批在紧密间隔的有源区之间使用多晶硅瓦片，且另一批不使用多晶硅瓦片。在所有其它方面，所述产品是相同的。它们使用同一流程同时制造。将两个实验变数引入到每一产品。第一变数稍微减小最小有源区域间隔，且第二变数稍微增加cmos源极和漏极注入物能量。预期这些变数会加剧上文所述的相邻有源区域隔离问题。下表展示产品测试结果，并证明本发明使良率比其中有源区域之间的最小间隔小于0.65微米的不用本发明制成的装置的良率改进两到四倍之间。参看试验5-8。
表格
| 试验 | 最小间隔(微米) | 浮动多晶硅瓦片？ | P+源极/漏极能量 | 晶片种类良率(％) |
| 1 | 0.65 | 否 | 50KeV | 97 |
| 2 | 0.65 | 否 | 65KeV | 98 |
| 3 | 0.65 | 是 | 50KeV | 97 |
| 4 | 0.65 | 是 | 65KeV | 97 |
| 5 | 0.55 | 否 | 50KeV | 58 |
| 6 | 0.55 | 否 | 65KeV | 16 |
| 7 | 0.55 | 是 | 50KeV | 98 |
| 8 | 0.55 | 是 | 60KeV | 96 |
在所述处理的一个实施例中，以以下方式用一算法产生浮动多晶硅瓦片。图11中展示所述算法的布局尺寸。对于小于或等于0.6微米的有源区域间隔70，在距有源区域的边缘0.15微米的距离71处产生浮动多晶硅瓦片。对于大于0.6微米但小于或等于1.0微米的有源区域75，在距有源边缘0.20微米的距离73处产生浮动多晶硅瓦片。对于大于1.0微米的有源区域间隔，不产生浮动多晶硅瓦片。
虽然已仅针对一个晶体管作出了以上描述，但所属领域的技术人员应了解，上述晶体管和上述处理可用于制造nmos、pmos或cmos集成电路。本发明也可并入到双cmos产品和处理中，因为其不会对双极晶体管造成不利影响，且本发明也可有助于使双极装置彼此分离。
Claims (22)
1.一种集成电路，其包括：
一半导体衬底；
复数个有源区，其在所述衬底的一表面中；
复数个表面绝缘区，其形成在所述衬底中并由所述衬底的所述半导体材料形成，用于使有源区彼此电隔离；
电浮动的保护瓦片，其在所述表面绝缘区上方，用于保护所述表面隔离区使其大小不会减小或用于增加所述绝缘区的有效厚度。
2.根据权利要求1所述的集成电路，其中所述保护瓦片在所述绝缘区上且包括多晶硅。
3.根据权利要求2所述的集成电路，其进一步包括绝缘多晶硅栅极，其中所述栅极中的所述多晶硅和所述保护瓦片的所述多晶硅由相同层的多晶硅形成。
4.根据权利要求3所述的集成电路，其中所述保护瓦片中的所述多晶硅与所述栅极中的所述多晶硅分离。
5.根据权利要求1所述的集成电路，其中邻近所述保护瓦片的区的击穿电压大于一不具有所述保护瓦片的集成电路中的一相应区的击穿电压。
6.根据权利要求1所述的集成电路，其中对于小于或等于0.6微米的有源区域间隔，距所述有源区域的边缘0.15微米处产生所述保护瓦片。
7.根据权利要求1所述的集成电路，其中对于大于0.6微米且小于1.0微米的有源区域间隔，在距所述有源区域的所述边缘0.20微米处产生所述保护瓦片。
8.一种集成电路，其包括：
一单晶硅衬底；
复数个有源区，其在所述衬底的一表面中；
复数个场效氧化物区，其在所述表面中并由所述硅衬底形成，且使有源区彼此电隔离，所述复数个场效氧化物区中的每一者位于具有最小间隔小于约0.65微米的所述复数个有源区的两者之间；
一电浮动的多晶硅层，其在所述场效氧化物区上方，用于保护所述场效氧化物区使其免于侵蚀或用于增加所述场效氧化物区的有效厚度。
9.根据权利要求8所述的集成电路，其进一步包括有源金属氧化物半导体区、安置在所述有源金属氧化物半导体区上方的多晶硅栅极，且所述栅极中的所述多晶硅和所述场效氧化物区上方的所述多晶硅由一共同多晶硅层形成。
10.根据权利要求8所述的集成电路，其中在具有保护瓦片的所述多晶硅层的相对侧上的区的击穿电压大于一制作成不具有多晶硅层的集成电路中的一相应区的击穿电压。
11.根据权利要求8所述的集成电路，其中对于小于或等于0.6微米的有源区域间隔，在距所述有源区域的边缘0.15微米处产生所述多晶硅层。
12.根据权利要求8所述的集成电路，其中对于大于0.6微米且小于1.0微米的有源区域间隔，在距所述有源区域的所述边缘0.20微米处产生所述多晶硅层。
13.一种制造一金属氧化物集成电路的方法，其包括以下步骤：
提供一单晶硅衬底；
在所述衬底上方沉积一氮化硅层；
在所述氮化硅层中形成开口以暴露表面区用于进行局部氧化；
局部氧化所述硅衬底的所述暴露的表面区以形成复数个局部氧化物区；
去除所述氮化硅层的其余部分以在复数个局部氧化物区之间暴露所述硅衬底的有源表面区，所述复数个局部氧化物区中的每一者位于具有最小间隔小于约0.65微米的所述复数个有源区的两者之间；
氧化所述硅衬底的所述暴露的表面区以在所述硅衬底上形成一栅极氧化物层；
在所述衬底的所述表面上方沉积一多晶硅层；
图案化所述多晶硅层以同时形成多晶硅栅极和在所述复数个局部氧化物区上的保护瓦片；和
注入所述衬底以在所述半导体衬底中形成有源区，其中所述保护瓦片电浮动。
14.根据权利要求13所述的方法，其包括从有源区去除所述栅极氧化物层的其他步骤。
15.根据权利要求13所述的方法，其中所述注入所述有源区域的步骤发生在所述保护瓦片成形之后。
16.根据权利要求13所述的方法，其中所述有源区包括在所述栅极的一侧的源极区和在所述栅极的另一侧的漏极区。
17.根据权利要求13所述的方法，其进一步包括在所述半导体衬底的与形成于其中的所述有源区相对的侧上形成一漏极区。
18.根据权利要求13所述的方法，其进一步包括以下步骤：在所述衬底上方沉积除所述氮化硅层和所述多晶硅层以外的其它绝缘或导电层，和图案化并去除所述其他绝缘或导电层的不需要的部分，且将所述保护瓦片留在相应位置以防止在这些其他步骤期间减小所述复数个局部氧化物区的大小。
19.根据权利要求13所述的方法，其中所述复数个局部氧化物区的厚度在后续处理步骤期间保持大体上相同。
20.根据权利要求13所述的方法，其中一具有保护瓦片的装置的击穿电压大于一以相同处理步骤制造但不具有保护瓦片的相应装置。
21.根据权利要求13所述的方法，其中对于小于或等于0.6微米的有源区域间隔，在距所述有源区域的边缘0.15微米处产生所述保护瓦片。
22.根据权利要求13所述的方法，其中对于大于0.6微米且小于1.0微米的有源区域间隔，在距所述有源区域的所述边缘0.20微米处产生所述保护瓦片。
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| US8822296B2 (en) | 2012-10-31 | 2014-09-02 | Fairchild Semiconductor Corporation | Use of plate oxide layers to increase bulk oxide thickness in semiconductor devices |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5480822A (en) * | 1994-11-28 | 1996-01-02 | United Microelectronics Corporation | Method of manufacture of semiconductor memory device with multiple, orthogonally disposed conductors |
| US5563096A (en) * | 1995-11-20 | 1996-10-08 | Digital Equipment Corporation | Semiconductor device fabrication with planar gate interconnect surface |
| CN1168741A (zh) * | 1994-10-13 | 1997-12-24 | 微米技术有限公司 | 引入堆叠箱式电容单元的数兆位动态存储器的劈开—多晶硅cmos工艺 |
| US5742095A (en) * | 1993-12-22 | 1998-04-21 | Sgs-Thomson Microelectronics, Inc. | Method of fabricating planar regions in an integrated circuit |
Family Cites Families (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL185376C (nl) * | 1976-10-25 | 1990-03-16 | Philips Nv | Werkwijze ter vervaardiging van een halfgeleiderinrichting. |
| US4506437A (en) * | 1978-05-26 | 1985-03-26 | Rockwell International Corporation | Process for and structure of high density VLSI circuits, having self-aligned gates and contacts for FET devices and conducting lines |
| US4593453A (en) * | 1982-06-01 | 1986-06-10 | Rockwell International Corporation | Two-level transistor structures and method utilizing minimal area therefor |
| JP2512216B2 (ja) * | 1989-08-01 | 1996-07-03 | 松下電器産業株式会社 | 半導体装置の製造方法 |
| US5164806A (en) * | 1990-05-23 | 1992-11-17 | Mitsubishi Denki Kabushiki Kaisha | Element isolating structure of semiconductor device suitable for high density integration |
| US5698902A (en) * | 1994-12-19 | 1997-12-16 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device having finely configured gate electrodes |
| KR0144902B1 (ko) * | 1995-04-17 | 1998-07-01 | 김광호 | 불휘발성 메모리장치 및 그 제조방법 |
| JP3316103B2 (ja) * | 1995-05-31 | 2002-08-19 | 株式会社東芝 | 半導体集積回路及びその製造方法 |
| US6967369B1 (en) * | 1995-09-20 | 2005-11-22 | Micron Technology, Inc. | Semiconductor memory circuitry |
| US5686346A (en) * | 1996-03-26 | 1997-11-11 | Advanced Micro Devices, Inc. | Method for enhancing field oxide thickness at field oxide perimeters |
| US5895257A (en) * | 1996-08-01 | 1999-04-20 | Taiwan Semiconductor Manfacturing Company, Ltd. | LOCOS field oxide and field oxide process using silicon nitride spacers |
| US5821153A (en) * | 1996-12-09 | 1998-10-13 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method to reduce field oxide loss from etches |
| US6624495B2 (en) * | 1997-04-23 | 2003-09-23 | Altera Corporation | Adjustable threshold isolation transistor |
| US6054368A (en) * | 1997-06-30 | 2000-04-25 | Taiwan Semiconductor Manufacturing Company | Method of making an improved field oxide isolation structure for semiconductor integrated circuits having higher field oxide threshold voltages |
| JP3338383B2 (ja) * | 1998-07-30 | 2002-10-28 | 三洋電機株式会社 | 半導体装置の製造方法 |
| US6305410B1 (en) * | 1999-04-28 | 2001-10-23 | Liberty Pumps | Sewage ejector basin and assembly |
| US6352897B1 (en) * | 1999-06-09 | 2002-03-05 | United Microelectronics Corp. | Method of improving edge recess problem of shallow trench isolation |
| US6268266B1 (en) * | 1999-10-22 | 2001-07-31 | United Microelectronics Corp. | Method for forming enhanced FOX region of low voltage device in high voltage process |
| JP3604072B2 (ja) * | 1999-11-08 | 2004-12-22 | 沖電気工業株式会社 | 半導体装置の製造方法 |
| JP4657480B2 (ja) * | 2001-03-27 | 2011-03-23 | 富士通セミコンダクター株式会社 | 半導体装置及びその製造方法 |
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Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5742095A (en) * | 1993-12-22 | 1998-04-21 | Sgs-Thomson Microelectronics, Inc. | Method of fabricating planar regions in an integrated circuit |
| CN1168741A (zh) * | 1994-10-13 | 1997-12-24 | 微米技术有限公司 | 引入堆叠箱式电容单元的数兆位动态存储器的劈开—多晶硅cmos工艺 |
| US5480822A (en) * | 1994-11-28 | 1996-01-02 | United Microelectronics Corporation | Method of manufacture of semiconductor memory device with multiple, orthogonally disposed conductors |
| US5563096A (en) * | 1995-11-20 | 1996-10-08 | Digital Equipment Corporation | Semiconductor device fabrication with planar gate interconnect surface |
Non-Patent Citations (1)
| Title |
|---|
| US 5480822 A,说明书第4栏第45行至第8栏第5行和附图1-8. |
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