JP3338383B2 - 半導体装置の製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、更に詳しくいえば、LOCOS（Local Oxidati
on of Silicon）法を用いて形成された素子分離膜を有
する半導体装置の製造方法に関する。
方法に関し、更に詳しくいえば、LOCOS（Local Oxidati
on of Silicon）法を用いて形成された素子分離膜を有
する半導体装置の製造方法に関する。
【０００２】
【従来の技術】半導体装置の製造方法において、LOCOS
法により素子分離膜を形成する際に用いる方法として、
いわゆるＰＢＬ（Poly-Buffered LOCOS）法が知られて
いる。ＰＢＬ法は、バーズビークを低減するために、あ
らかじめ耐酸化膜と半導体基板の間にポリシリコン膜を
形成しておく方法である。以下にＰＢＬ法を用いた半導
体装置の製造方法について説明する。 工程１：図３（ａ）に示すように、半導体基板５１上に
熱酸化法を用いてパッド酸化膜５２を形成し、CVD（Che
mical Vapor Deposition）法を用いてパッド酸化膜５２
上にパッドポリシリコン膜５３を形成する。次に、耐酸
化膜として、シリコン窒化膜５４をCVD法を用いて形成
し、素子分離膜を形成する領域に開口部を形成する。 工程２：図３（ｂ）に示すように、シリコン窒化膜５４
をマスクとして半導体基板５１を熱酸化し、素子分離膜
５５を形成する。このときパッド酸化膜５２は、バーズ
ビーク下部の半導体基板表面に結晶欠陥が発生すること
を防止し、パッドポリシリコン膜５３は、素子分離膜５
５の酸化領域がシリコン窒化膜５４と半導体基板５１と
の間に侵入して生じる、バーズビークを短く抑制する働
きをする。 工程３：図３（ｃ）に示すように、パッド酸化膜５２、
パッドポリシリコン膜５３、シリコン窒化膜５４を除去
する。 工程４：図３（ｄ）に示すように、熱酸化法を用いてゲ
ート絶縁膜５６を形成し、CVD法を用いてポリシリコン
膜５７及び、タングステンシリサイド膜５８を形成す
る。 工程５：図３（ｅ）に示すように、ポリシリコン膜５７
及びタングステンシリサイド膜５８を任意の形状にエッ
チングして、ゲート電極５９や、配線６０を形成する。
この後、ソース、ドレイン領域を形成し、層間絶縁膜を
形成し、更に配線を形成して、半導体集積回路が形成さ
れる。
法により素子分離膜を形成する際に用いる方法として、
いわゆるＰＢＬ（Poly-Buffered LOCOS）法が知られて
いる。ＰＢＬ法は、バーズビークを低減するために、あ
らかじめ耐酸化膜と半導体基板の間にポリシリコン膜を
形成しておく方法である。以下にＰＢＬ法を用いた半導
体装置の製造方法について説明する。 工程１：図３（ａ）に示すように、半導体基板５１上に
熱酸化法を用いてパッド酸化膜５２を形成し、CVD（Che
mical Vapor Deposition）法を用いてパッド酸化膜５２
上にパッドポリシリコン膜５３を形成する。次に、耐酸
化膜として、シリコン窒化膜５４をCVD法を用いて形成
し、素子分離膜を形成する領域に開口部を形成する。 工程２：図３（ｂ）に示すように、シリコン窒化膜５４
をマスクとして半導体基板５１を熱酸化し、素子分離膜
５５を形成する。このときパッド酸化膜５２は、バーズ
ビーク下部の半導体基板表面に結晶欠陥が発生すること
を防止し、パッドポリシリコン膜５３は、素子分離膜５
５の酸化領域がシリコン窒化膜５４と半導体基板５１と
の間に侵入して生じる、バーズビークを短く抑制する働
きをする。 工程３：図３（ｃ）に示すように、パッド酸化膜５２、
パッドポリシリコン膜５３、シリコン窒化膜５４を除去
する。 工程４：図３（ｄ）に示すように、熱酸化法を用いてゲ
ート絶縁膜５６を形成し、CVD法を用いてポリシリコン
膜５７及び、タングステンシリサイド膜５８を形成す
る。 工程５：図３（ｅ）に示すように、ポリシリコン膜５７
及びタングステンシリサイド膜５８を任意の形状にエッ
チングして、ゲート電極５９や、配線６０を形成する。
この後、ソース、ドレイン領域を形成し、層間絶縁膜を
形成し、更に配線を形成して、半導体集積回路が形成さ
れる。
【０００３】
【発明が解決しようとする課題】上述のように、パッド
酸化膜５２とパッドポリシリコン膜５３は、バーズビー
クの抑制の働きをするが、製造過程で除去され、その後
改めてゲート酸化膜５６、ゲート電極となるポリシリコ
ン膜５７を堆積するので、工程数が多かった。また、素
子分離膜５５は、半導体基板５１の上に盛り上がって形
成されるため、ゲート絶縁膜５６上に形成されるゲート
電極５８と素子分離膜５５上に形成される配線との段差
が大きく、その後の配線形成などのリソグラフィーの工
程の露光焦点の調整精度が落ちる等の問題があった。
酸化膜５２とパッドポリシリコン膜５３は、バーズビー
クの抑制の働きをするが、製造過程で除去され、その後
改めてゲート酸化膜５６、ゲート電極となるポリシリコ
ン膜５７を堆積するので、工程数が多かった。また、素
子分離膜５５は、半導体基板５１の上に盛り上がって形
成されるため、ゲート絶縁膜５６上に形成されるゲート
電極５８と素子分離膜５５上に形成される配線との段差
が大きく、その後の配線形成などのリソグラフィーの工
程の露光焦点の調整精度が落ちる等の問題があった。
【０００４】本発明は上記の問題を解決するために、半
導体集積回路の製造工程数の削減とともに、ゲート絶縁
膜上のゲート電極と素子分離膜上の配線との段差を緩和
することを目的とする。
導体集積回路の製造工程数の削減とともに、ゲート絶縁
膜上のゲート電極と素子分離膜上の配線との段差を緩和
することを目的とする。
【０００５】
【課題を解決するための手段】請求項１、２に記載の発
明は、上記の目的のために、パッド酸化膜及びパッドポ
リシリコン膜を除去せずに、そのままゲート酸化膜及び
ゲート電極の一部として用いるものであるので、前記段
差を緩和することができる。
明は、上記の目的のために、パッド酸化膜及びパッドポ
リシリコン膜を除去せずに、そのままゲート酸化膜及び
ゲート電極の一部として用いるものであるので、前記段
差を緩和することができる。
【０００６】また、請求項３に記載の発明は、請求項１
に記載の発明に加え、第１のシリコン膜を一定膜厚残存
させてエッチングするので、前記段差をさらに緩和する
ことができる。
に記載の発明に加え、第１のシリコン膜を一定膜厚残存
させてエッチングするので、前記段差をさらに緩和する
ことができる。
【０００７】
【発明の実施の形態】以下に本発明の第１の実施の形態
について説明する。 工程１：図１（ａ）に示すように、半導体基板１上に熱
酸化法を用いて、ゲート絶縁膜２を厚さ50Å〜200Åに
形成する。次に、全面にCVD法を用いて第１のシリコン
膜として、第１のポリシリコン膜３を厚さ500Å〜1000
Åに形成する。次に、全面にCVD法を用いて耐酸化膜と
してシリコン窒化膜４を1000Åに形成し、所定領域に開
口部を形成する。 工程２：図１（ｂ）に示すように、シリコン窒化膜４を
マスクとして半導体基板１を熱酸化し、素子分離膜５を
形成する。このとき、素子分離膜５の厚さは、約3500Å
であり、半導体基板１上に盛り上がるように形成され、
素子分離膜５の上面は、半導体基板１の上面からおよそ
2000Å盛り上がる。 工程３：図１（ｃ）に示すように、シリコン窒化膜４を
除去する。 工程４：図１（ｄ）に示すように、CVD法を用いて第２
のシリコン膜として第２のポリシリコン膜６を厚さ500
Å〜1000Åに形成する。次に、第１、第２のポリシリコ
ン膜にPOCl3を用いた熱拡散により、リンを導入する。
次に、タングステンシリサイド膜７を1000Å〜2000Åに
形成する。 工程５：図１（ｅ）に示すように、ポリシリコン膜６及
びタングステンシリサイド膜７を任意の形状にエッチン
グして、ゲート電極８や、配線９を形成する。この後、
ソース、ドレイン領域を形成し、層間絶縁膜を形成し、
更に配線を形成するなどして、様々な半導体集積回路が
形成される。
について説明する。 工程１：図１（ａ）に示すように、半導体基板１上に熱
酸化法を用いて、ゲート絶縁膜２を厚さ50Å〜200Åに
形成する。次に、全面にCVD法を用いて第１のシリコン
膜として、第１のポリシリコン膜３を厚さ500Å〜1000
Åに形成する。次に、全面にCVD法を用いて耐酸化膜と
してシリコン窒化膜４を1000Åに形成し、所定領域に開
口部を形成する。 工程２：図１（ｂ）に示すように、シリコン窒化膜４を
マスクとして半導体基板１を熱酸化し、素子分離膜５を
形成する。このとき、素子分離膜５の厚さは、約3500Å
であり、半導体基板１上に盛り上がるように形成され、
素子分離膜５の上面は、半導体基板１の上面からおよそ
2000Å盛り上がる。 工程３：図１（ｃ）に示すように、シリコン窒化膜４を
除去する。 工程４：図１（ｄ）に示すように、CVD法を用いて第２
のシリコン膜として第２のポリシリコン膜６を厚さ500
Å〜1000Åに形成する。次に、第１、第２のポリシリコ
ン膜にPOCl3を用いた熱拡散により、リンを導入する。
次に、タングステンシリサイド膜７を1000Å〜2000Åに
形成する。 工程５：図１（ｅ）に示すように、ポリシリコン膜６及
びタングステンシリサイド膜７を任意の形状にエッチン
グして、ゲート電極８や、配線９を形成する。この後、
ソース、ドレイン領域を形成し、層間絶縁膜を形成し、
更に配線を形成するなどして、様々な半導体集積回路が
形成される。
【０００８】ここで、ゲート絶縁膜２上に形成されてい
るゲート電極８は、第１のポリシリコン膜３、第２のポ
リシリコン膜６、タングステンシリサイド膜７の積層構
造であり、素子分離膜５の上に形成されている配線９
は、第２のポリシリコン膜６とタングステンシリサイド
膜７の積層構造である。従って、ゲート電極８は、配線
９に比較して、第１のポリシリコン膜３の厚さ500Å〜1
000Åだけ厚い。従って、ゲート電極８の上面と配線９
の上面の段差は第１のポリシリコン３の厚さだけ緩和さ
れている。
るゲート電極８は、第１のポリシリコン膜３、第２のポ
リシリコン膜６、タングステンシリサイド膜７の積層構
造であり、素子分離膜５の上に形成されている配線９
は、第２のポリシリコン膜６とタングステンシリサイド
膜７の積層構造である。従って、ゲート電極８は、配線
９に比較して、第１のポリシリコン膜３の厚さ500Å〜1
000Åだけ厚い。従って、ゲート電極８の上面と配線９
の上面の段差は第１のポリシリコン３の厚さだけ緩和さ
れている。
【０００９】第１のポリシリコン膜の厚さは、厚いほ
ど、ゲート電極８と配線９との厚さの差が大きくなるの
で、段差の緩和により寄与する。例えば上記の例であれ
ば、半導体基板１表面と素子分離膜上面との段差はおよ
そ2000Åであり、ポリシリコン膜１の厚さを1000Åに形
成すれば、段差を1000Åに緩和できる。
ど、ゲート電極８と配線９との厚さの差が大きくなるの
で、段差の緩和により寄与する。例えば上記の例であれ
ば、半導体基板１表面と素子分離膜上面との段差はおよ
そ2000Åであり、ポリシリコン膜１の厚さを1000Åに形
成すれば、段差を1000Åに緩和できる。
【００１０】以下に本発明の第２の実施の形態について
説明する。 工程１：図２（ａ）に示すように、半導体基板２１上に
熱酸化法を用いて、ゲート絶縁膜２２を厚さ50Å〜200
Åに形成する。次に、全面にCVD法を用いて第１のポリ
シリコン膜２３を厚さ500Å〜2000Åに形成する。次
に、全面にCVD法を用いて耐酸化膜としてシリコン窒化
膜２４を1000Åに形成し、図示しないマスクを用いて、
所定領域に開口部を形成する。さらに、前記のマスクも
しくはシリコン窒化膜２４をマスクとして第１のポリシ
リコン膜２３を例えば500Å残存するようにエッチング
する。このときのエッチングは、シリコン窒化膜２４と
第１のポリシリコン膜２３とを別のガスでそれぞれエッ
チングしてもよいが、シリコン窒化膜２４のエッチング
ガスにCF4+CHF3を用いれば、ポリシリコンもある程度エ
ッチングできるので、これらを連続してエッチングする
こともできる。 工程２：図２（ｂ）に示すように、シリコン窒化膜２４
をマスクとして半導体基板２１を熱酸化し、素子分離膜
２５を形成する。素子分離膜２５の盛り上がりは、第１
のポリシリコン膜２３の厚みによって、吸収され、表面
の段差は小さい。もちろん、第１のポリシリコン膜２３
の厚さと、素子分離膜２５の形成条件とを最適化するこ
とによって、段差をなくすことも不可能ではない。ただ
し、第１のポリシリコン膜２３の厚さが厚くなると、第
１のポリシリコン膜２３の側面の酸化が無視できなくな
るので、素子分離膜２５の端部の形状に注意が必要であ
る。 工程３：図２（ｃ）に示すように、シリコン窒化膜２４
を除去する。 工程４：図２（ｄ）に示すように、CVD法を用いて第２
のポリシリコン膜２６を厚さ100Å〜1000Åに形成す
る。次に、第１、第２のポリシリコン膜にPOCl3を用い
てリンを導入する。次に、タングステンシリサイド膜２
７を1000Å〜2000Åに形成する。 工程５：図２（ｅ）に示すように、ポリシリコン膜２６
及びタングステンシリサイド膜２７を任意の形状にエッ
チングして、ゲート電極２８や、配線２９を形成する。
この後、ソース、ドレイン領域を形成し、層間絶縁膜を
形成し、更に配線を形成して、半導体集積回路が形成さ
れる。上述した様に、本実施形態によれば、半導体基板
２１と素子分離膜２５の段差が1500Åであっても、第１
のポリシリコン膜２３を1500Åに形成し、シリコン窒化
膜２４をマスクにして、第１のポリシリコン膜２３を10
00Åエッチングすれば、段差を500Åに緩和しつつ、素
子分離膜２５の厚さは第１の実施形態と同様の3500Åに
することができる。もちろん、第１のポリシリコン膜２
３の厚さを2000Åにすれば、実質的に段差をなくすこと
も可能である。
説明する。 工程１：図２（ａ）に示すように、半導体基板２１上に
熱酸化法を用いて、ゲート絶縁膜２２を厚さ50Å〜200
Åに形成する。次に、全面にCVD法を用いて第１のポリ
シリコン膜２３を厚さ500Å〜2000Åに形成する。次
に、全面にCVD法を用いて耐酸化膜としてシリコン窒化
膜２４を1000Åに形成し、図示しないマスクを用いて、
所定領域に開口部を形成する。さらに、前記のマスクも
しくはシリコン窒化膜２４をマスクとして第１のポリシ
リコン膜２３を例えば500Å残存するようにエッチング
する。このときのエッチングは、シリコン窒化膜２４と
第１のポリシリコン膜２３とを別のガスでそれぞれエッ
チングしてもよいが、シリコン窒化膜２４のエッチング
ガスにCF4+CHF3を用いれば、ポリシリコンもある程度エ
ッチングできるので、これらを連続してエッチングする
こともできる。 工程２：図２（ｂ）に示すように、シリコン窒化膜２４
をマスクとして半導体基板２１を熱酸化し、素子分離膜
２５を形成する。素子分離膜２５の盛り上がりは、第１
のポリシリコン膜２３の厚みによって、吸収され、表面
の段差は小さい。もちろん、第１のポリシリコン膜２３
の厚さと、素子分離膜２５の形成条件とを最適化するこ
とによって、段差をなくすことも不可能ではない。ただ
し、第１のポリシリコン膜２３の厚さが厚くなると、第
１のポリシリコン膜２３の側面の酸化が無視できなくな
るので、素子分離膜２５の端部の形状に注意が必要であ
る。 工程３：図２（ｃ）に示すように、シリコン窒化膜２４
を除去する。 工程４：図２（ｄ）に示すように、CVD法を用いて第２
のポリシリコン膜２６を厚さ100Å〜1000Åに形成す
る。次に、第１、第２のポリシリコン膜にPOCl3を用い
てリンを導入する。次に、タングステンシリサイド膜２
７を1000Å〜2000Åに形成する。 工程５：図２（ｅ）に示すように、ポリシリコン膜２６
及びタングステンシリサイド膜２７を任意の形状にエッ
チングして、ゲート電極２８や、配線２９を形成する。
この後、ソース、ドレイン領域を形成し、層間絶縁膜を
形成し、更に配線を形成して、半導体集積回路が形成さ
れる。上述した様に、本実施形態によれば、半導体基板
２１と素子分離膜２５の段差が1500Åであっても、第１
のポリシリコン膜２３を1500Åに形成し、シリコン窒化
膜２４をマスクにして、第１のポリシリコン膜２３を10
00Åエッチングすれば、段差を500Åに緩和しつつ、素
子分離膜２５の厚さは第１の実施形態と同様の3500Åに
することができる。もちろん、第１のポリシリコン膜２
３の厚さを2000Åにすれば、実質的に段差をなくすこと
も可能である。
【００１１】第２のポリシリコン膜６、２６は、SiO2で
ある素子分離膜５、２５とタングステン膜７、２７との
密着層の働きをし、第２のポリシリコン膜を形成しない
と、SiO2上にタングステン膜を形成することができな
い。また、ポリシリコンを導電性にするために、例えば
リンをPOCl3を用いてポリシリコン内に導入する場合、
第２のシリコン膜がないと、素子分離膜５、２５にも注
入されてしまい、素子分離膜表面がPSG化して、エッチ
ングレートの変化などの不具合を引き起こす恐れがあ
る。第２のポリシリコン膜が形成されていれば、リンを
導入する際のバリアの働きをして、素子分離膜表面のPS
G化を防止する。従って、第２のポリシリコン膜２６の
厚さは最低100Åは必要である。
ある素子分離膜５、２５とタングステン膜７、２７との
密着層の働きをし、第２のポリシリコン膜を形成しない
と、SiO2上にタングステン膜を形成することができな
い。また、ポリシリコンを導電性にするために、例えば
リンをPOCl3を用いてポリシリコン内に導入する場合、
第２のシリコン膜がないと、素子分離膜５、２５にも注
入されてしまい、素子分離膜表面がPSG化して、エッチ
ングレートの変化などの不具合を引き起こす恐れがあ
る。第２のポリシリコン膜が形成されていれば、リンを
導入する際のバリアの働きをして、素子分離膜表面のPS
G化を防止する。従って、第２のポリシリコン膜２６の
厚さは最低100Åは必要である。
【００１２】また、タングステンシリサイド膜は、電
極、配線の抵抗を下げるために形成され、タングステン
膜を形成せず、ポリシリコンをそのまま電極、配線にし
てもよく、また、タングステンの代わりに、チタンやコ
バルトなどを用いてもよい。
極、配線の抵抗を下げるために形成され、タングステン
膜を形成せず、ポリシリコンをそのまま電極、配線にし
てもよく、また、タングステンの代わりに、チタンやコ
バルトなどを用いてもよい。
【００１３】また、ポリシリコン膜は、アモルファスシ
リコンや、その他のシリコン膜でもよく、絶縁膜はSiO2
に限らず、BPSG膜や、SOG膜でもよい。
リコンや、その他のシリコン膜でもよく、絶縁膜はSiO2
に限らず、BPSG膜や、SOG膜でもよい。
【００１４】また、実施形態では、「ゲート電極」「配
線」を例示したがもちろんこれに限るものではなく、様
々な半導体装置、例えばロジックマイコン、D-RAMやフ
ラッシュメモリ等の記憶素子その他、LOCOSによって素
子分離を行うあらゆる半導体装置に適用できる。
線」を例示したがもちろんこれに限るものではなく、様
々な半導体装置、例えばロジックマイコン、D-RAMやフ
ラッシュメモリ等の記憶素子その他、LOCOSによって素
子分離を行うあらゆる半導体装置に適用できる。
【００１５】
【発明の効果】上述したように、本発明の製造方法によ
れば、従来のパッドポリシリコン膜を除去せずに、第１
のポリシリコン膜としてゲート電極の一部に用い、ま
た、従来のパッド酸化膜をゲート絶縁膜として用いるの
で、それぞれの膜を除去、再形成する工程が不要となる
ので、製造工程が短縮され、製造コストの削減、製造期
間の短縮がなされる。
れば、従来のパッドポリシリコン膜を除去せずに、第１
のポリシリコン膜としてゲート電極の一部に用い、ま
た、従来のパッド酸化膜をゲート絶縁膜として用いるの
で、それぞれの膜を除去、再形成する工程が不要となる
ので、製造工程が短縮され、製造コストの削減、製造期
間の短縮がなされる。
【００１６】また、素子分離膜下のゲート電極は、第１
のポリシリコン膜を含み、素子分離膜上の配線は、第１
のポリシリコン膜を含まないので、ゲート電極よりも配
線の方が薄くなり、素子分離膜上下の段差が緩和され、
平坦化される。これにより、リソグラフィーを用いる工
程で露光調整の精度が向上すると共に、上層の配線を形
成しやすくなる。
のポリシリコン膜を含み、素子分離膜上の配線は、第１
のポリシリコン膜を含まないので、ゲート電極よりも配
線の方が薄くなり、素子分離膜上下の段差が緩和され、
平坦化される。これにより、リソグラフィーを用いる工
程で露光調整の精度が向上すると共に、上層の配線を形
成しやすくなる。
【００１７】また、第２のポリシリコン膜を形成するの
で、SiO2である素子分離膜上に、抵抗の低いタングステ
ンシリサイド膜を形成できると共に、ポリシリコンにリ
ンを導入する際に素子分離膜がPSG化することを防止で
きる。
で、SiO2である素子分離膜上に、抵抗の低いタングステ
ンシリサイド膜を形成できると共に、ポリシリコンにリ
ンを導入する際に素子分離膜がPSG化することを防止で
きる。
【図１】本発明の第１の実施形態の製造方法を説明する
ための断面図である。
ための断面図である。
【図２】本発明の第２の実施形態の製造方法を説明する
ための断面図である。
ための断面図である。
【図３】従来の製造方法を説明するための断面図であ
る。
る。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｈ０１Ｌ 21/94 Ａ (72)発明者 木綿 正明 新潟県小千谷市千谷甲3000番地 新潟三 洋電子株式会社内 (56)参考文献 特開 平５−259451（ＪＰ，Ａ) 特開 平８−264768（ＪＰ，Ａ) 特開 平６−21444（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/78 H01L 21/336 H01L 21/28 H01L 29/49 H01L 21/76 H01L 27/06 H01L 21/822
Claims (3)
- 【請求項１】 半導体基板上にゲート絶縁膜を形成する
工程と、 前記ゲート絶縁膜上に第１のシリコン膜を形成する工程
と、 前記第１のシリコン膜上に耐酸化膜を形成する工程と、 前記耐酸化膜の所定領域に開口部を形成する工程と、前記耐酸化膜を少なくともマスクの一部として、前記第
１のシリコン膜を一定膜厚残存させてエッチングする工
程と、 前記耐酸化膜をマスクとして前記第１のシリコン膜及び
前記半導体基板を熱酸化して、素子分離膜を形成する工
程と、 前記耐酸化膜を除去する工程と、 前記第１のシリコン膜上及び前記素子分離膜上に第２の
シリコン膜を形成する工程と、 前記第２のシリコン膜をエッチングして前記素子分離膜
上に配線を形成すると共に、前記第１のシリコン膜及び
前記第２のシリコン膜をエッチングして電極を形成する
工程とを有することを特徴とする半導体装置の製造方
法。 - 【請求項２】 半導体基板上にゲート絶縁膜を形成する
工程と、 前記ゲート絶縁膜上に第１のシリコン膜を形成する工程
と、 前記第１のシリコン膜上に耐酸化膜を形成する工程と、 前記耐酸化膜の所定領域に開口部を形成する工程と、前記耐酸化膜を少なくともマスクの一部として、前記第
１のシリコン膜を一定膜厚残存させてエッチングする工
程と、 前記耐酸化膜をマスクとして前記第１のシリコン膜及び
前記半導体基板を熱酸化して、素子分離膜を形成する工
程と、 前記耐酸化膜を除去する工程と、 前記第１のシリコン膜上及び前記素子分離膜上に第２の
シリコン膜を形成する工程と、 前記第２のシリコン膜上に金属シリサイド膜を形成する
工程と、 前記第２のシリコン膜と前記金属シリサイド膜とをエッ
チングして前記素子分離膜上に配線を形成すると共に、
前記第１のシリコン膜と前記第２のシリコン膜と前記金
属シリサイド膜とをエッチングして電極を形成する工程
とを有することを特徴とする半導体装置の製造方法。 - 【請求項３】 半導体基板上にゲート絶縁膜を形成する
工程と、 前記ゲート絶縁膜上に第１のシリコン膜を形成する工程
と、 前記第１のシリコン膜上に耐酸化膜を形成する工程と、前記耐酸化膜をエッチングして所定領域に開口部を形成
し、さらに前記耐酸化膜を少なくともマスクの一部とし
て、前記第１のシリコン膜を一定膜厚残存させるよう
に、前記耐酸化膜のエッチングに用いたエッチングガス
と同一のエッチングガスを用いてエッチングする工程
と、 前記耐酸化膜をマスクとして前記第１のシリコン膜及び
前記半導体基板を熱酸化して、素子分離膜を形成する工
程と、 前記耐酸化膜を除去する工程と、 前記第１のシリコン膜上及び前記素子分離膜上に第２の
シリコン膜を形成する工程と、 前記第２のシリコン膜をエッチングして前記素子分離膜
上に配線を形成すると共に、前記第１のシリコン膜及び
前記第２のシリコン膜をエッチングして電極を形成する
工程とを有することを特徴とする半導体装置の製造方
法。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21620198A JP3338383B2 (ja) | 1998-07-30 | 1998-07-30 | 半導体装置の製造方法 |
| TW088111973A TW451315B (en) | 1998-07-30 | 1999-07-15 | Process for making a semiconductor device, and the semiconductor device |
| US09/362,125 US6211046B1 (en) | 1998-07-30 | 1999-07-27 | Method of manufacturing a semiconductor device |
| KR1019990030967A KR100330468B1 (ko) | 1998-07-30 | 1999-07-29 | 반도체 장치의 제조 방법 및 반도체 장치 |
| US09/783,794 US6489661B2 (en) | 1998-07-30 | 2001-02-15 | Method of manufacturing semiconductor device and semiconductor device |
| US10/290,126 US6693341B2 (en) | 1998-07-30 | 2002-11-07 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21620198A JP3338383B2 (ja) | 1998-07-30 | 1998-07-30 | 半導体装置の製造方法 |
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|---|---|
| JP2000049113A JP2000049113A (ja) | 2000-02-18 |
| JP3338383B2 true JP3338383B2 (ja) | 2002-10-28 |
Family
ID=16684866
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21620198A Expired - Fee Related JP3338383B2 (ja) | 1998-07-30 | 1998-07-30 | 半導体装置の製造方法 |
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| JP2005531880A (ja) | 2002-07-02 | 2005-10-20 | エルジー エレクトロニクス インコーポレーテッド | 高密度光ディスク及びそのディスクの光ディスク装置による再生を制限する方法 |
| JP2004193226A (ja) | 2002-12-09 | 2004-07-08 | Nec Electronics Corp | 不揮発性半導体記憶装置およびその製造方法 |
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| US7259053B2 (en) * | 2003-09-22 | 2007-08-21 | Dongbu Electronics Co., Ltd. | Methods for forming a device isolation structure in a semiconductor device |
| US20050275058A1 (en) * | 2004-05-28 | 2005-12-15 | Leibiger Steven M | Method for enhancing field oxide and integrated circuit with enhanced field oxide |
| JP4804734B2 (ja) * | 2004-09-29 | 2011-11-02 | オンセミコンダクター・トレーディング・リミテッド | 半導体装置の製造方法 |
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| US20110014726A1 (en) * | 2009-07-20 | 2011-01-20 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of forming shallow trench isolation structure |
Family Cites Families (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5974677A (ja) * | 1982-10-22 | 1984-04-27 | Ricoh Co Ltd | 半導体装置及びその製造方法 |
| JPH0770586B2 (ja) * | 1986-08-26 | 1995-07-31 | 松下電器産業株式会社 | 半導体装置の製造方法 |
| US5164331A (en) * | 1991-10-03 | 1992-11-17 | Hewlett-Packard Company | Method of forming and etching titanium-tungsten interconnects |
| JPH05114717A (ja) * | 1991-10-22 | 1993-05-07 | Sony Corp | Ｍｏｓゲートアレイ |
| US5441904A (en) * | 1993-11-16 | 1995-08-15 | Hyundai Electronics Industries, Co., Ltd. | Method for forming a two-layered polysilicon gate electrode in a semiconductor device using grain boundaries |
| US5927992A (en) * | 1993-12-22 | 1999-07-27 | Stmicroelectronics, Inc. | Method of forming a dielectric in an integrated circuit |
| US5811865A (en) * | 1993-12-22 | 1998-09-22 | Stmicroelectronics, Inc. | Dielectric in an integrated circuit |
| JPH0855852A (ja) * | 1994-08-15 | 1996-02-27 | Toshiba Corp | 半導体装置及びその製造方法 |
| US5496750A (en) * | 1994-09-19 | 1996-03-05 | Texas Instruments Incorporated | Elevated source/drain junction metal oxide semiconductor field-effect transistor using blanket silicon deposition |
| US5604157A (en) * | 1995-05-25 | 1997-02-18 | Industrial Technology Research Institute | Reduced notching of polycide gates using silicon anti reflection layer |
| JP2638578B2 (ja) * | 1995-06-08 | 1997-08-06 | 日本電気株式会社 | Ｍｏｓ電界効果トランジスタ |
| JP3428240B2 (ja) * | 1995-07-31 | 2003-07-22 | 三菱電機株式会社 | 半導体記憶装置 |
| US5837378A (en) * | 1995-09-12 | 1998-11-17 | Micron Technology, Inc. | Method of reducing stress-induced defects in silicon |
| JPH09120965A (ja) * | 1995-10-25 | 1997-05-06 | Toshiba Corp | 半導体装置の製造方法 |
| US5851872A (en) * | 1996-04-03 | 1998-12-22 | United Microelectronics Corporation | Method of fabricating dynamic random access memory |
| TW307916B (en) * | 1996-04-17 | 1997-06-11 | Mos Electronics Taiwan Inc | The manufacturing method of MOSFET by using double-charged ion implantation |
| JP3665426B2 (ja) * | 1996-07-17 | 2005-06-29 | 東芝マイクロエレクトロニクス株式会社 | 半導体装置の製造方法 |
| US5885877A (en) * | 1997-04-21 | 1999-03-23 | Advanced Micro Devices, Inc. | Composite gate electrode incorporating dopant diffusion-retarding barrier layer adjacent to underlying gate dielectric |
| US6087241A (en) * | 1997-09-05 | 2000-07-11 | Microchip Technology Incorporated | Method of forming side dielectrically isolated semiconductor devices and MOS semiconductor devices fabricated by this method |
| JPH11135646A (ja) * | 1997-10-31 | 1999-05-21 | Nec Corp | 相補型ｍｏｓ半導体装置及びその製造方法 |
| US6066545A (en) * | 1997-12-09 | 2000-05-23 | Texas Instruments Incorporated | Birdsbeak encroachment using combination of wet and dry etch for isolation nitride |
| US6096613A (en) * | 1998-06-26 | 2000-08-01 | Acer Semiconductor Manufacturing Inc. | Method for poly-buffered locos without pitting formation |
-
1998
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-
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-
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- 2002-11-07 US US10/290,126 patent/US6693341B2/en not_active Expired - Lifetime
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