JP3342150B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP3342150B2 JP3342150B2 JP00875394A JP875394A JP3342150B2 JP 3342150 B2 JP3342150 B2 JP 3342150B2 JP 00875394 A JP00875394 A JP 00875394A JP 875394 A JP875394 A JP 875394A JP 3342150 B2 JP3342150 B2 JP 3342150B2
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Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に関する。
に関する。
【０００２】
【従来の技術】半導体装置の微細化に伴い、積層型の配
線構造が採用されている。上層配線と下層配線間の層間
絶縁膜としては、例えば特開平２−２５０３５７号公報
（Ｈ０１Ｌ２１／９０）に記載されているように、ＢＰ
ＳＧ（ＢｏｒｏＰｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇ
ｌａｓｓ）膜が用いられるのが主流である。
線構造が採用されている。上層配線と下層配線間の層間
絶縁膜としては、例えば特開平２−２５０３５７号公報
（Ｈ０１Ｌ２１／９０）に記載されているように、ＢＰ
ＳＧ（ＢｏｒｏＰｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇ
ｌａｓｓ）膜が用いられるのが主流である。
【０００３】このＢＰＳＧ膜は、シリケートガラスにボ
ロン（Ｂ）やリン（Ｐ）という不純物を所定量混入する
ことにより、熱処理時に流動軟化する特徴を有し、この
流動軟化によって、下層配線の凹凸がＢＰＳＧ膜の表面
に反映することがなくなる。図４はこのＢＰＳＧ膜を層
間絶縁膜として、上、下層配線間にコンタクトホールを
形成する過程を説明するための図である。
ロン（Ｂ）やリン（Ｐ）という不純物を所定量混入する
ことにより、熱処理時に流動軟化する特徴を有し、この
流動軟化によって、下層配線の凹凸がＢＰＳＧ膜の表面
に反映することがなくなる。図４はこのＢＰＳＧ膜を層
間絶縁膜として、上、下層配線間にコンタクトホールを
形成する過程を説明するための図である。
【０００４】即ち、シリコン（Ｓｉ）基板１上に、シリ
コン酸化膜２をＣＶＤ又は熱酸化法により形成し、その
上に、リン（Ｐ）をドープしたポリシリコン層をＣＶＤ
法により堆積し、これをリソグラフィ技術によりパター
ニングして下層配線３を形成する。更に、この下層配線
３の上に通常のＣＶＤ法により第１のＢＰＳＧ膜４を堆
積する。
コン酸化膜２をＣＶＤ又は熱酸化法により形成し、その
上に、リン（Ｐ）をドープしたポリシリコン層をＣＶＤ
法により堆積し、これをリソグラフィ技術によりパター
ニングして下層配線３を形成する。更に、この下層配線
３の上に通常のＣＶＤ法により第１のＢＰＳＧ膜４を堆
積する。
【０００５】次に、この第１のＢＰＳＧ膜４を約９００
℃の温度で熱処理すると、ＢＰＳＧ膜４が流動軟化し、
表面が平坦化される。但し、表面は平坦化されるが、下
層配線３があるところと無いところで生じる段差は、完
全には解消されない。同様にこの第１のＢＰＳＧ膜４の
上に中層配線５をパターニングし、その上に再び層間絶
縁膜として第２のＢＰＳＧ膜６を堆積する（Ａ）。
℃の温度で熱処理すると、ＢＰＳＧ膜４が流動軟化し、
表面が平坦化される。但し、表面は平坦化されるが、下
層配線３があるところと無いところで生じる段差は、完
全には解消されない。同様にこの第１のＢＰＳＧ膜４の
上に中層配線５をパターニングし、その上に再び層間絶
縁膜として第２のＢＰＳＧ膜６を堆積する（Ａ）。
【０００６】そして、第１のＢＰＳＧ膜４と同様に、熱
処理して表面を平坦化させる（Ｂ）。更に、リソグラフ
ィ技術及びエッチング技術を用いて、前記第２のＢＰＳ
Ｇ膜６に前記中層配線５に通じるコンタクトホール７、
８を形成する（Ｃ）。この時、同図（Ｂ）に示すよう
に、前記第１のＢＰＳＧ膜４には段差が生じているか
ら、前記中層配線５が形成される位置によって、コンタ
クトホール７、８の深さＤ１、Ｄ２が異なることがあ
る。
処理して表面を平坦化させる（Ｂ）。更に、リソグラフ
ィ技術及びエッチング技術を用いて、前記第２のＢＰＳ
Ｇ膜６に前記中層配線５に通じるコンタクトホール７、
８を形成する（Ｃ）。この時、同図（Ｂ）に示すよう
に、前記第１のＢＰＳＧ膜４には段差が生じているか
ら、前記中層配線５が形成される位置によって、コンタ
クトホール７、８の深さＤ１、Ｄ２が異なることがあ
る。
【０００７】その後は、前記第２のＢＰＳＧ膜６の上
に、前記中層配線５とコンタクトホール７、８を介して
接続される上層配線を形成するわけであるが、形成方法
としては、スパッタ法によってそのままＡｌ配線を堆積
させる方法や、選択ＣＶＤ法によって一旦コンタクトホ
ール７、８内にタングステン（Ｗ）等の高融点金属を埋
め込んでから上層配線（Ａｌ）を堆積させる方法などが
ある。
に、前記中層配線５とコンタクトホール７、８を介して
接続される上層配線を形成するわけであるが、形成方法
としては、スパッタ法によってそのままＡｌ配線を堆積
させる方法や、選択ＣＶＤ法によって一旦コンタクトホ
ール７、８内にタングステン（Ｗ）等の高融点金属を埋
め込んでから上層配線（Ａｌ）を堆積させる方法などが
ある。
【０００８】
【発明が解決しようとする課題】これらの方法のうち、
スパッタ法は、装置が安価であるという利点があるが、
図７に示す通り、Ａｌ配線の堆積膜厚が平坦部に比べて
コンタクトホール内で薄くなり、オーバーハングな形状
になる。このコンタクトホール内での堆積膜厚の低下
は、コンタクトホールのアスペクト比（深さ／径）に依
存し、アスペクト比が高いほど、堆積膜厚の低下が顕著
となる。
スパッタ法は、装置が安価であるという利点があるが、
図７に示す通り、Ａｌ配線の堆積膜厚が平坦部に比べて
コンタクトホール内で薄くなり、オーバーハングな形状
になる。このコンタクトホール内での堆積膜厚の低下
は、コンタクトホールのアスペクト比（深さ／径）に依
存し、アスペクト比が高いほど、堆積膜厚の低下が顕著
となる。
【０００９】従って、前述した通り、同一膜に深さの異
なるコンタクトホール７、８が存在した場合、コンタク
トホール内のＡｌの堆積膜厚にばらつきが生じ、配線抵
抗に影響を与えるだけでなく、特に、堆積膜厚が低下す
ると、エレクトロマイグレーションが劣化し、デバイス
自体の信頼性を損ねることにもなる。また、選択ＣＶＤ
法は、他の方法に比べ工程時間が短く、微細なコンタク
トホールでの埋め込みが可能であるが、ホール底部の配
線層から金属を成長させるために、前述のように深さの
異なる複数のコンタクトホール７、８があった場合に、
図５や図６のように、各ホール間で高融点金属９、１０
の埋め込み量にばらつきを生じ、例えば、コンタクトホ
ール７を埋め込むように調整すれば、図５のように、コ
ンタクトホール８の埋め込み量が不足し、また、逆に、
コンタクトホール８を埋め込むように調整すれば、図６
のように、コンタクトホール７の埋め込み量が過多にな
って、いずれにしても、その後の配線形成工程に支障を
きたす恐れがある。
なるコンタクトホール７、８が存在した場合、コンタク
トホール内のＡｌの堆積膜厚にばらつきが生じ、配線抵
抗に影響を与えるだけでなく、特に、堆積膜厚が低下す
ると、エレクトロマイグレーションが劣化し、デバイス
自体の信頼性を損ねることにもなる。また、選択ＣＶＤ
法は、他の方法に比べ工程時間が短く、微細なコンタク
トホールでの埋め込みが可能であるが、ホール底部の配
線層から金属を成長させるために、前述のように深さの
異なる複数のコンタクトホール７、８があった場合に、
図５や図６のように、各ホール間で高融点金属９、１０
の埋め込み量にばらつきを生じ、例えば、コンタクトホ
ール７を埋め込むように調整すれば、図５のように、コ
ンタクトホール８の埋め込み量が不足し、また、逆に、
コンタクトホール８を埋め込むように調整すれば、図６
のように、コンタクトホール７の埋め込み量が過多にな
って、いずれにしても、その後の配線形成工程に支障を
きたす恐れがある。
【００１０】本発明は、半導体装置の製造方法に関し、
斯かる問題点を解消するものである。
斯かる問題点を解消するものである。
【００１１】
【課題を解決するための手段】請求項１の半導体装置の
製造方法は、導電部の上に、ボロンやリンが混入された
第１の絶縁膜を形成し、この第１の絶縁膜をリフロ−処
理して平坦化した後に、前記導電部に通じるコンタクト
ホールを形成するものであって、前記第１の絶縁膜をリ
フロー処理する前に、前記第１の絶縁膜上の前記コンタ
クトホール形成予定領域に、前記第１の絶縁膜よりもリ
フロー効果の小さい第２の絶縁膜を形成するものであ
る。
製造方法は、導電部の上に、ボロンやリンが混入された
第１の絶縁膜を形成し、この第１の絶縁膜をリフロ−処
理して平坦化した後に、前記導電部に通じるコンタクト
ホールを形成するものであって、前記第１の絶縁膜をリ
フロー処理する前に、前記第１の絶縁膜上の前記コンタ
クトホール形成予定領域に、前記第１の絶縁膜よりもリ
フロー効果の小さい第２の絶縁膜を形成するものであ
る。
【００１２】
【００１３】請求項２の半導体装置の製造方法は、前記
第２の膜として導電性を有するものを用いたものであ
る。請求項３の半導体装置の製造方法は、前記第２の膜
として不純物がドープされたシリコンを用いたものであ
る。
第２の膜として導電性を有するものを用いたものであ
る。請求項３の半導体装置の製造方法は、前記第２の膜
として不純物がドープされたシリコンを用いたものであ
る。
【００１４】
【作用】即ち、導電部の上に第１の絶縁膜を形成した状
態では、導電部上の第１の絶縁膜の膜厚はほほ同じであ
る。しかし、第１の絶縁膜の下地に凹凸があった場合、
第１の絶縁膜をリフロー処理して平坦化させると、下地
の凹凸のためにリフロー後の第１の絶縁膜の膜厚が変わ
ってしまう。
態では、導電部上の第１の絶縁膜の膜厚はほほ同じであ
る。しかし、第１の絶縁膜の下地に凹凸があった場合、
第１の絶縁膜をリフロー処理して平坦化させると、下地
の凹凸のためにリフロー後の第１の絶縁膜の膜厚が変わ
ってしまう。
【００１５】そこで、リフローする前に、予め第１の絶
縁膜上の前記コンタクトホール形成予定領域に、第１の
絶縁膜よりもリフロー効果の小さい第２の膜を形成して
おくことにより、その部分の流動性が損なわれ、結果と
してその部分の膜厚が変化しにくくなる。
縁膜上の前記コンタクトホール形成予定領域に、第１の
絶縁膜よりもリフロー効果の小さい第２の膜を形成して
おくことにより、その部分の流動性が損なわれ、結果と
してその部分の膜厚が変化しにくくなる。
【００１６】また、第２の膜として、例えば、ドープさ
れた多結晶シリコン膜のような導電性のある膜を用いる
ことにより、第２の膜を配線材料の一部として利用でき
る。
れた多結晶シリコン膜のような導電性のある膜を用いる
ことにより、第２の膜を配線材料の一部として利用でき
る。
【００１７】
【実施例】本発明の第１の実施例を図面に基づいて説明
する。図１は本発明による半導体装置の製造プロセスを
示す断面図である。但し、従来例と同様の構成には同符
号を用い説明を省略する。 工程１：図４（Ａ）の工程と同様に形成した第２のＢＰ
ＳＧ膜６の上に、通常のＣＶＤ法によって４００℃の温
度で、シリコン酸化膜（ＳｉＯ2）を５０ｎｍ堆積させ
る。更に、リソグラフィ技術及びエッチング技術を用い
て、前記第２のＢＰＳＧ膜６におけるコンタクトホール
形成予定領域に、Ｓｉ酸化膜１１を残存させる（図１
Ａ）。
する。図１は本発明による半導体装置の製造プロセスを
示す断面図である。但し、従来例と同様の構成には同符
号を用い説明を省略する。 工程１：図４（Ａ）の工程と同様に形成した第２のＢＰ
ＳＧ膜６の上に、通常のＣＶＤ法によって４００℃の温
度で、シリコン酸化膜（ＳｉＯ2）を５０ｎｍ堆積させ
る。更に、リソグラフィ技術及びエッチング技術を用い
て、前記第２のＢＰＳＧ膜６におけるコンタクトホール
形成予定領域に、Ｓｉ酸化膜１１を残存させる（図１
Ａ）。
【００１８】このＳｉ酸化膜１１は４００℃の温度で堆
積させることができるので、前記第２のＢＰＳＧ膜６が
流動化してしまう心配はない。 工程２：前記第２のＢＰＳＧ膜６を約９００℃の温度で
熱処理することにより、ＢＰＳＧ膜６を流動軟化させて
表面の平坦化を図る。この時、前記Ｓｉ酸化膜１１は流
動化されないため、Ｓｉ酸化膜１１のある領域は流動化
が阻害されることになる。従って、この部分の第２のＢ
ＰＳＧ膜６の膜厚は、図１Ａにおいて堆積させた時の膜
厚とほとんど変わらない状態となる（図１Ｂ）。
積させることができるので、前記第２のＢＰＳＧ膜６が
流動化してしまう心配はない。 工程２：前記第２のＢＰＳＧ膜６を約９００℃の温度で
熱処理することにより、ＢＰＳＧ膜６を流動軟化させて
表面の平坦化を図る。この時、前記Ｓｉ酸化膜１１は流
動化されないため、Ｓｉ酸化膜１１のある領域は流動化
が阻害されることになる。従って、この部分の第２のＢ
ＰＳＧ膜６の膜厚は、図１Ａにおいて堆積させた時の膜
厚とほとんど変わらない状態となる（図１Ｂ）。
【００１９】工程３：前記Ｓｉ酸化膜１１をＢＨＦ（バ
ッファードフッ酸）を用いたウェットエッチング法によ
って除去した後、リソグラフィ技術及びエッチング技術
を用いて、前記第２のＢＰＳＧ膜６に前記中層配線５に
通じるコンタクトホール１２、１３を形成する。この部
分の膜厚は、図１Ａにおいて堆積させた時とほとんど変
わっていないから、コンタクトホール１２、１３の深さ
Ｄ３、Ｄ４もほぼ等しくなる（図１Ｃ）。
ッファードフッ酸）を用いたウェットエッチング法によ
って除去した後、リソグラフィ技術及びエッチング技術
を用いて、前記第２のＢＰＳＧ膜６に前記中層配線５に
通じるコンタクトホール１２、１３を形成する。この部
分の膜厚は、図１Ａにおいて堆積させた時とほとんど変
わっていないから、コンタクトホール１２、１３の深さ
Ｄ３、Ｄ４もほぼ等しくなる（図１Ｃ）。
【００２０】その後は図示しないが、スパッタ法や選択
ＣＶＤ法により、各コンタクトホール１２、１３内及び
第２のＢＰＳＧ膜６の上に上層配線を形成する。尚、本
実施例では、コンタクトホール形成予定領域に形成する
非流動性の絶縁膜として、Ｓｉ酸化膜１１を用いたが、
これに限定するものではなく、シリコン膜やシリコン窒
化膜であってもよく、いずれも第２のＢＰＳＧ膜６を流
動化させることなく堆積させることができる。
ＣＶＤ法により、各コンタクトホール１２、１３内及び
第２のＢＰＳＧ膜６の上に上層配線を形成する。尚、本
実施例では、コンタクトホール形成予定領域に形成する
非流動性の絶縁膜として、Ｓｉ酸化膜１１を用いたが、
これに限定するものではなく、シリコン膜やシリコン窒
化膜であってもよく、いずれも第２のＢＰＳＧ膜６を流
動化させることなく堆積させることができる。
【００２１】また、Ｓｉ酸化膜１１のように、全く流動
しないものを用いなくてもよく、要するに、下地膜であ
る第２のＢＰＳＧ膜６よりも流動性が劣る物であれば、
本発明の要旨を逸脱するものではない。更に、前記Ｓｉ
酸化膜１１は、その後の配線形成工程に支障をきたさな
い範囲の薄さに堆積するならば（本実施例で述べた膜厚
５０ｎｍはこの範囲に属する）、特に図１Ｃのように、
これを除去する工程は必要としない。
しないものを用いなくてもよく、要するに、下地膜であ
る第２のＢＰＳＧ膜６よりも流動性が劣る物であれば、
本発明の要旨を逸脱するものではない。更に、前記Ｓｉ
酸化膜１１は、その後の配線形成工程に支障をきたさな
い範囲の薄さに堆積するならば（本実施例で述べた膜厚
５０ｎｍはこの範囲に属する）、特に図１Ｃのように、
これを除去する工程は必要としない。
【００２２】次に、本発明の第２の実施例を図面に基づ
いて説明する。図２は本発明による半導体装置の製造プ
ロセスを示す断面図である。但し、従来例や第１実施例
と同様の構成には同符号を用い説明を省略する。 工程(1)：図４（Ａ）の工程と同様に形成した第２のＢ
ＰＳＧ膜６の上に、通常のＣＶＤ法によって５００℃の
温度で、リン（Ｐ）をドープしたシリコン膜を２００ｎ
ｍ堆積させる。更に、リソグラフィ技術及びエッチング
技術を用いて、前記第２のＢＰＳＧ膜６におけるコンタ
クトホール形成予定領域に、前記Ｓｉ膜１４を残存させ
る（図２Ａ）。
いて説明する。図２は本発明による半導体装置の製造プ
ロセスを示す断面図である。但し、従来例や第１実施例
と同様の構成には同符号を用い説明を省略する。 工程(1)：図４（Ａ）の工程と同様に形成した第２のＢ
ＰＳＧ膜６の上に、通常のＣＶＤ法によって５００℃の
温度で、リン（Ｐ）をドープしたシリコン膜を２００ｎ
ｍ堆積させる。更に、リソグラフィ技術及びエッチング
技術を用いて、前記第２のＢＰＳＧ膜６におけるコンタ
クトホール形成予定領域に、前記Ｓｉ膜１４を残存させ
る（図２Ａ）。
【００２３】このＳｉ膜１４は５００℃の温度で堆積さ
せることができるので、前記第２のＢＰＳＧ膜６が流動
化してしまう心配はない。 工程(2)：前記第２のＢＰＳＧ膜６を約９００℃の温度
で熱処理することにより、ＢＰＳＧ膜６を流動軟化させ
て表面の平坦化を図る。この時、前記Ｓｉ膜１４は流動
化されにくいため、Ｓｉ膜１４のある領域は流動化が阻
害されることになる。従って、この部分の第２のＢＰＳ
Ｇ膜６の膜厚は、図２Ａにおいて堆積させた時の膜厚と
ほとんど変わらない状態となる。
せることができるので、前記第２のＢＰＳＧ膜６が流動
化してしまう心配はない。 工程(2)：前記第２のＢＰＳＧ膜６を約９００℃の温度
で熱処理することにより、ＢＰＳＧ膜６を流動軟化させ
て表面の平坦化を図る。この時、前記Ｓｉ膜１４は流動
化されにくいため、Ｓｉ膜１４のある領域は流動化が阻
害されることになる。従って、この部分の第２のＢＰＳ
Ｇ膜６の膜厚は、図２Ａにおいて堆積させた時の膜厚と
ほとんど変わらない状態となる。
【００２４】工程(3)：リソグラフィ技術及びエッチン
グ技術を用いて、前記第２のＢＰＳＧ膜６及びＳｉ膜１
４に前記中層配線５に通じるコンタクトホール１２、１
３を形成する。この部分の膜厚は、図１Ａにおいて堆積
させた時とほとんど変わっていないから、コンタクトホ
ール１２、１３の深さＤ３、Ｄ４もほぼ等しくなる（図
２Ｃ）。
グ技術を用いて、前記第２のＢＰＳＧ膜６及びＳｉ膜１
４に前記中層配線５に通じるコンタクトホール１２、１
３を形成する。この部分の膜厚は、図１Ａにおいて堆積
させた時とほとんど変わっていないから、コンタクトホ
ール１２、１３の深さＤ３、Ｄ４もほぼ等しくなる（図
２Ｃ）。
【００２５】その後は図示しないが、スパッタ法等によ
り、各コンタクトホール１２、１３内、第２のＢＰＳＧ
膜６及びＳｉ膜１４の上に上層配線を形成する。この
時、前記Ｓｉ膜１４が前記上層配線の一部を構成するの
で、第１実施例のＳｉ酸化膜１１のように一旦除去する
作業を必要としない。次に、本発明の第３の実施例を図
面に基づいて説明する。図３は本発明による半導体装置
の製造プロセスを示す断面図である。但し、従来例や第
２実施例と同様の構成には同符号を用い説明を省略す
る。
り、各コンタクトホール１２、１３内、第２のＢＰＳＧ
膜６及びＳｉ膜１４の上に上層配線を形成する。この
時、前記Ｓｉ膜１４が前記上層配線の一部を構成するの
で、第１実施例のＳｉ酸化膜１１のように一旦除去する
作業を必要としない。次に、本発明の第３の実施例を図
面に基づいて説明する。図３は本発明による半導体装置
の製造プロセスを示す断面図である。但し、従来例や第
２実施例と同様の構成には同符号を用い説明を省略す
る。
【００２６】工程：図４（Ａ）の工程と同様に形成し
た第２のＢＰＳＧ膜６におけるコンタクトホール形成予
定領域に、リソグラフィ技術及びエッチング技術を用い
て、前記中層配線５に通じるコンタクトホール１２、１
３を形成する。この部分のＢＰＳＧ膜６の膜厚はほぼ等
しいので、前記コンタクトホール１２、１３の深さＤ
３、Ｄ４もほぼ等しい。
た第２のＢＰＳＧ膜６におけるコンタクトホール形成予
定領域に、リソグラフィ技術及びエッチング技術を用い
て、前記中層配線５に通じるコンタクトホール１２、１
３を形成する。この部分のＢＰＳＧ膜６の膜厚はほぼ等
しいので、前記コンタクトホール１２、１３の深さＤ
３、Ｄ４もほぼ等しい。
【００２７】次に、露出した前記中層配線５、コンタク
トホール１２、１３内面及びＢＰＳＧ膜６の上に、通常
のＣＶＤ法によって５００℃の温度で、リン（Ｐ）をド
ープしたシリコン膜を２００ｎｍ堆積させる。更に、リ
ソグラフィ技術及びエッチング技術を用いて、前記第２
のＢＰＳＧ膜６における前記コンタクトホール１２、１
３の周辺に、前記Ｓｉ膜１５を残存させる（図３Ａ）。
トホール１２、１３内面及びＢＰＳＧ膜６の上に、通常
のＣＶＤ法によって５００℃の温度で、リン（Ｐ）をド
ープしたシリコン膜を２００ｎｍ堆積させる。更に、リ
ソグラフィ技術及びエッチング技術を用いて、前記第２
のＢＰＳＧ膜６における前記コンタクトホール１２、１
３の周辺に、前記Ｓｉ膜１５を残存させる（図３Ａ）。
【００２８】このＳｉ膜１５は５００℃の温度で堆積さ
せることができるので、前記第２のＢＰＳＧ膜６が流動
化してしまう心配はない。 工程：前記第２のＢＰＳＧ膜６を約９００℃の温度で
熱処理することにより、ＢＰＳＧ膜６を流動軟化させて
表面の平坦化を図る。この時、前記Ｓｉ膜１５は流動化
されにくいため、Ｓｉ膜１５のある領域は流動化が阻害
されることになる。従って、この部分の第２のＢＰＳＧ
膜６の膜厚（即ち、コンタクトホール１２、１３の深
さ）は、図３Ａにおいて堆積させた時の膜厚とほとんど
変わらない状態となる（図３Ｃ）。
せることができるので、前記第２のＢＰＳＧ膜６が流動
化してしまう心配はない。 工程：前記第２のＢＰＳＧ膜６を約９００℃の温度で
熱処理することにより、ＢＰＳＧ膜６を流動軟化させて
表面の平坦化を図る。この時、前記Ｓｉ膜１５は流動化
されにくいため、Ｓｉ膜１５のある領域は流動化が阻害
されることになる。従って、この部分の第２のＢＰＳＧ
膜６の膜厚（即ち、コンタクトホール１２、１３の深
さ）は、図３Ａにおいて堆積させた時の膜厚とほとんど
変わらない状態となる（図３Ｃ）。
【００２９】その後は図示しないが、スパッタ法等によ
り、各コンタクトホール１２、１３内、第２のＢＰＳＧ
膜６及びＳｉ膜１５の上に上層配線を形成する。以上の
第２及び第３実施例においては、コンタクトホール部に
形成する膜としてリンをドープしたＳｉ膜を用いたが、
リン以外にもヒ素（Ａｓ）やボロン（Ｂ）をドープして
もよく、要は、配線の一部として利用することができる
ものであればよい。
り、各コンタクトホール１２、１３内、第２のＢＰＳＧ
膜６及びＳｉ膜１５の上に上層配線を形成する。以上の
第２及び第３実施例においては、コンタクトホール部に
形成する膜としてリンをドープしたＳｉ膜を用いたが、
リン以外にもヒ素（Ａｓ）やボロン（Ｂ）をドープして
もよく、要は、配線の一部として利用することができる
ものであればよい。
【００３０】尚、同じく第２及び第３実施例において、
前記Ｓｉ膜１４、１５は５００℃という比較的低温で堆
積させるために、当初は非晶質構造を有し、配線抵抗が
高くて実用に即さないが、前記工程(2)及び工程にお
ける９００℃による熱処理により、多結晶化されると共
に不純物であるリンが活性化されて、配線抵抗が小さく
なるので、十分に配線として利用することができる。
前記Ｓｉ膜１４、１５は５００℃という比較的低温で堆
積させるために、当初は非晶質構造を有し、配線抵抗が
高くて実用に即さないが、前記工程(2)及び工程にお
ける９００℃による熱処理により、多結晶化されると共
に不純物であるリンが活性化されて、配線抵抗が小さく
なるので、十分に配線として利用することができる。
【００３１】
【発明の効果】本発明の半導体装置の製造方法にあって
は、絶縁膜に複数のコンタクトホールを形成する場合
に、ほぼ等しい深さのものを得ることができるので、上
層配線を円滑に形成することができる。特に、請求項３
及び４の半導体装置の製造方法にあっては、第２の膜を
そのまま配線材料の一部として利用できるので、第２の
膜を除去するという作業を省略し、製造工程数の簡略化
を実現できる。
は、絶縁膜に複数のコンタクトホールを形成する場合
に、ほぼ等しい深さのものを得ることができるので、上
層配線を円滑に形成することができる。特に、請求項３
及び４の半導体装置の製造方法にあっては、第２の膜を
そのまま配線材料の一部として利用できるので、第２の
膜を除去するという作業を省略し、製造工程数の簡略化
を実現できる。
【図１】本発明の第１実施例における半導体装置の製造
プロセスを示す断面図である。
プロセスを示す断面図である。
【図２】本発明の第１実施例における半導体装置の製造
プロセスを示す断面図である。
プロセスを示す断面図である。
【図３】本発明の第１実施例における半導体装置の製造
プロセスを示す断面図である。
プロセスを示す断面図である。
【図４】従来例における半導体装置の製造プロセスを示
す断面図である。
す断面図である。
【図５】従来例において選択ＣＶＤ法を用いてコンタク
トホールにタングステンを埋め込んだ状態の半導体装置
の断面図である。
トホールにタングステンを埋め込んだ状態の半導体装置
の断面図である。
【図６】従来例において選択ＣＶＤ法を用いてコンタク
トホールにタングステンを埋め込んだ状態の半導体装置
の断面図である。
トホールにタングステンを埋め込んだ状態の半導体装置
の断面図である。
【図７】従来例において、スパッタ法を用いてコンタク
トホールにアルミ配線を形成した状態の半導体装置の断
面図である。
トホールにアルミ配線を形成した状態の半導体装置の断
面図である。
６ 第２のＢＰＳＧ膜（第１の絶縁膜） １１ シリコン酸化膜（第２の絶縁膜） １２、１３ コンタクトホール １４、１５ シリコン膜（第２の膜）１４、１５ シリ
コン膜（第２の膜）
コン膜（第２の膜）
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭54−55375（ＪＰ，Ａ) 特開 昭64−74740（ＪＰ，Ａ) 特開 平４−15939（ＪＰ，Ａ) 特開 平２−203552（ＪＰ，Ａ) 特開 平６−84901（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/3205 H01L 21/321 H01L 21/3213 H01L 21/768
Claims (3)
- 【請求項１】 導電部の上に、ボロンやリンが混入され
た第１の絶縁膜を形成し、この第１の絶縁膜をリフロ−
処理して平坦化した後に、前記導電部に通じるコンタク
トホールを形成するものであって、前記第１の絶縁膜を
リフロー処理する前に、前記第１の絶縁膜上の前記コン
タクトホール形成予定領域に、前記第１の絶縁膜よりも
リフロー効果の小さい第２の膜を形成することを特徴と
した半導体装置の製造方法。 - 【請求項２】 前記第２の膜が導電性を有することを特
徴とする請求項１に記載の半導体装置の製造方法。 - 【請求項３】 前記第２の膜が不純物がドープされたシ
リコンからなることを特徴とする請求項２に記載の半導
体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00875394A JP3342150B2 (ja) | 1993-06-29 | 1994-01-28 | 半導体装置の製造方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5-159586 | 1993-06-29 | ||
| JP15958693 | 1993-06-29 | ||
| JP00875394A JP3342150B2 (ja) | 1993-06-29 | 1994-01-28 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0774125A JPH0774125A (ja) | 1995-03-17 |
| JP3342150B2 true JP3342150B2 (ja) | 2002-11-05 |
Family
ID=26343339
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP00875394A Expired - Fee Related JP3342150B2 (ja) | 1993-06-29 | 1994-01-28 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3342150B2 (ja) |
-
1994
- 1994-01-28 JP JP00875394A patent/JP3342150B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0774125A (ja) | 1995-03-17 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |