JPH08139190A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

Info

Publication number
JPH08139190A
JPH08139190A JP6277497A JP27749794A JPH08139190A JP H08139190 A JPH08139190 A JP H08139190A JP 6277497 A JP6277497 A JP 6277497A JP 27749794 A JP27749794 A JP 27749794A JP H08139190 A JPH08139190 A JP H08139190A
Authority
JP
Japan
Prior art keywords
conductive layer
semiconductor device
manufacturing
layer
barrier layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP6277497A
Other languages
English (en)
Inventor
Takashi Kokubu
崇 国分
Yukio Morozumi
幸男 両角
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Seiko Epson Corp
Original Assignee
Seiko Epson Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Seiko Epson Corp filed Critical Seiko Epson Corp
Priority to JP6277497A priority Critical patent/JPH08139190A/ja
Publication of JPH08139190A publication Critical patent/JPH08139190A/ja
Granted legal-status Critical Current

Links

Abstract

(57)【要約】 【目的】微細半導体装置において、スパッタにより成膜
される下地バリア層のオーバーハングをなくす事によ
り、導電材の埋め込み特性を確保する方法や、スパッタ
により成膜される第2の導電層のオーバーハングを接続
孔内に再堆積させる事によりカバレッジ性を良くし、そ
の断線を防止し、安定した接続孔の大きさを確保し、電
気特性、歩留りや信頼性向上を図り実用化と安定供給を
はかる。 【構成】配線層間を電気的に接続するに当り、接続部に
導電材を埋め込んでから層間絶縁膜をエッチバックした
平坦化手法を用いる。また埋め込み導電材と導電層間に
他の導電材を積層する。シリコン基板11の第1の導電
層12上に接続孔14を設けバリア層15を形成した
後、該バリア層15をスパッタエッチし、続けてW16
を気相成長させ、更にエッチバックし接続孔14内にW
16を残し、Al合金等でなる第2の導電層17を形成
させ、導電層間の電気的接続を取る。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、特に微細化された層間配線の接続技術に関する。
【0002】
【従来の技術】一般に半導体装置の多配線技術は、例え
ばシリコン基板の不純物層、不純物がドーピングされた
多結晶Si(PolySi)や金属あるいはこれらの合
金等でなる第1の導電層上にシリコン酸化膜等の層間絶
縁膜を成長させ、これらの層間絶縁膜にシリコン基板面
にほぼ垂直な側壁面を有する接続孔を形成し、これらの
接続孔を介して、上層のAl合金等でなる第2の導電層
へ接続をとっている。第2の導電層は、現在はAlやA
l合金を用いる場合にスパッタにより成膜している。微
細化が進み、接続孔がハーフミクロン程度になるとアス
ペクト比の増大により金属配線の接続孔への付き周り
(カバレッジ)が厳しくなり、接触抵抗やマイグレーシ
ョン等半導体装置の特性や信頼性が厳しくなってきた。
【0003】これらの改善策の一つとして接続孔に気相
成長による高融点金属やPolySiもしくはこれらの
合金等を埋め込む方法が検討されており、これら半導体
装置の従来の製造方法を図5で説明する。
【0004】例えば、MOSトランジスタや抵抗等の半
導体素子が作り込まれたシリコン基板11上の選択熱酸
化や気相成長によるシリコン酸化膜もしくはボロンやリ
ンを含むPSGやBPSGによる層間絶縁膜13を1.
0μmの厚みで介在させ、必要な不純物層等の第1の導
電層12領域にレジスト膜を0.5〜0.6μm程度の
接続孔の大きさにパターニングする。レジスト膜をマス
クにし反応性イオンエッチングにより、シリコン基板1
1面にほぼ垂直な側壁面を有する接続孔14を開孔す
る。次にTiの様な高融点金属とTiNやTiW等の化
合物を接触抵抗の確保及び密着層を兼ねたバリア層15
として150〜300nmをスパッタ成長させる(図5
(a))。次に450℃前後の温度でタングステン
(W)16を全面気相成長させ(図5(b))、更に、
ドライエッチャーで異方性のエッチバックを施し、接続
孔14に前記気相成長させたW16とバリア層15を残
す。この後Al合金をスパッタし、フォトエッチングで
第2の導電層17となる金属配線を施す(図5
(c))。
【0005】同様に金属同志の多層配線構造に於いて
も、Al合金等でなる第1の導電層12上に層間絶縁膜
13として300〜450℃程度の気相反応させたシリ
コン酸化膜に接続孔14を開孔した後、約150〜25
0nmのTiやTiの化合物でなるバリア層15をスパ
ッタ成長させてから、W16を気相成長させた後、ドラ
イエッチャーでエッチバックし、接続孔14に前記気相
成長させたW16とバリア層15を接続孔14内に残
す。この後Al合金等をスパッタし第2の導電層17と
なる金属配線を施し、更にパシベーション膜としてプラ
ズマシリコン窒化膜等を気相成長させ、最後に外部への
電極取り出しの為にボンディングパッド部を開孔してい
る。
【0006】しかしながら、従来の半導体装置の製造方
法に於いては、気相法成長させたW16等をエッチバッ
クし接続孔14に埋め込む形とし、第1の導電層12と
第2の導電層17の接続を確実にしようとするものであ
るが、不純物層や配線層との接触抵抗を低く抑える為の
Tiや酸化膜とW16の密着性確保を兼ねたTiNやT
iWの様なバリア層15が必要である。この成膜は量産
実用性からスパッタ法が用いられるが、サブμmからハ
ーフμmレベルになって、接続孔14のアスペクト比
(段差/接続孔寸法)が大きくなり1.0を越えてくる
と、接続孔14上端にバリア材のオーバーハングが形成
されてしまい、下地の構造に一致して(コンフォーマル
に)付き回る気相成長のW16であっても、接続孔14
内を埋め込む事が出来ず、断線や抵抗の増大を生じてし
まう。又、接続孔14内にボイド19が形成され汚染ト
ラップ等となり、歩留りや信頼性の問題が多く、微細半
導体装置の安定供給を阻害していた。又極最近は、コリ
メーターを介在させた方向性スパッタ法により、バリア
材のオーバーハングを防ぐ方式も提案されているが、完
全な方向性は得られ難く、スループットや装置安定性等
の他、バリア特性等まだ課題は多く実用域に達していな
い。
【0007】また、もう一つの改善策として、特開平4
−102321に示すものがある。これら半導体装置の
従来の製造方法を図6で説明する。例えば、層間絶縁膜
13を介した第1の導電層12上に、レジスト膜をマス
クにし反応性イオンエッチングにより、シリコン基板1
1面に対しほぼ垂直な側壁面を有する接続孔14を形成
する(図6(a))。不活性ガス例えばアルゴン(A
r)のプラズマ中において、励起されたAr粒子(Ar
+)によって層間絶縁膜13の表面をスパッタエッチン
グする(図6(b))。このスパッタエッチングのエッ
チングレートは、シリコン基板11面に対し45度方向
のエッチング角度において最も大きな値になり、90度
方向及びシリコン基板11面に沿う方向では殆ど0にな
る。そのため該スパッタエッチングによって、層間接続
用の接続孔14の開口部の角(テーパー角21)が45
度のテーパー形状に加工する。そしてまた、該スパッタ
エッチングによって削り取られた絶縁膜は接続孔14の
下部に斜面状に再堆積するので、接続孔14の側壁面が
底部から開口部に向かって順次広がったテーパー状接続
孔20が形成され(図6(c))、第2の導電層17の
カバレッジ性を良くし、その断線が防止されるというも
のである(図6(d))。
【0008】しかしながら、第2の導電層17のカバレ
ッジ性を良くするためには、テーパー状接続孔20のテ
ーパー角21を大きするほどカバレッジ性が向上する
が、それに対し、接続孔の下部22(第1の導電層側の
接続孔)の大きさより、接続孔の上部23(第2の導電
層側の接続孔)の方が大きくなる。また、この傾向は層
間絶縁膜13の膜厚が厚くなるほど大きくなるため、層
間絶縁膜13の膜厚が違う多層配線構造の下地配線に同
時に接続孔を開けると、接続孔の下部22の大きさが違
ってくる。これは、層間絶縁膜13の厚さが厚いほど接
続孔の下部22の大きさは小さくなる傾向にある。更
に、テーパー状接続孔20を形成するスパッタエッチン
グの時間によっても、接続孔の下部22の大きさが違っ
てくる。この様に、層間絶縁膜13の膜厚やスパッタエ
ッチングの時間によって、接続孔の下部22の大きさが
違ってくるため、接続抵抗のバラツキが大きくなり、歩
留りや信頼性の問題が多く、微細半導体装置の安定供給
を阻害してきた。また、一般的に微細化では、接続孔間
のスペースがより小さくなり、層間絶縁膜13の膜厚が
厚くなる傾向にあるため、テーパー状接続孔20を形成
するプロセスは実用性上難しい。また、第1の導電層1
2と第2の導電層17の配線間において同じスペースの
ルール(デザインルール)が使えない問題も生じる。
【0009】
【発明が解決しようとする課題】しかるに本発明は、係
る問題点を解決するもので、スパッタにより成膜される
下地バリア層のオーバーハングをなくす事により、導電
材の埋め込み特性を確保する方法や、スパッタにより成
膜される第2の導電層のオーバーハングを接続孔内に再
堆積させる事によりカバレッジ性を良くし、その断線を
防止し、安定した接続孔の大きさを確保する方法を提供
し、電気特性、歩留りや信頼性向上を図り微細半導体装
置の実用化と安定供給を目的とするものである。
【0010】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、半導体素子等が形成された基板上に、少なく
とも、絶縁膜を形成する工程、該絶縁膜に下層半導体素
子の第1の導電層に電気的接続を取る為の接続孔を形成
する工程、スパッタによりバリア層を成膜する工程、該
バリア層の所望厚みを不活性ガスプラズマによりスパッ
タエッチする工程、接続孔に導電材を埋め込む工程、前
記接続導電材を介して第2の導電層を形成することを特
徴とする。
【0011】本発明の半導体装置の製造方法は、半導体
素子等が形成された基板上に、少なくとも、絶縁膜を形
成する工程、該絶縁膜に下層半導体素子の第1の導電層
に電気的接続を取る為の接続孔を形成する工程、スパッ
タによりバリア層を成膜する工程、塗布ガラスをスピン
コートする工程、該塗布ガラスの所望厚みをエッチバッ
クする工程、バリア層の所望厚みを不活性ガスプラズマ
によりスパッタエッチする工程、塗布ガラスをウェット
エッチする工程、接続孔に導電材を埋め込む工程、前記
接続導電材を介して第2の導電層を形成することを特徴
とする。
【0012】本発明の半導体装置の製造方法は、半導体
素子等が形成された基板上に、少なくとも、絶縁膜を形
成する工程、該絶縁膜に下層半導体素子の第1の導電層
に電気的接続を取る為の接続孔を形成する工程、スパッ
タにより第2の導電層を形成する工程、該第2の導電層
を不活性ガスプラズマにさらすことを特徴とする。
【0013】本発明の半導体装置の製造方法は、半導体
素子等が形成された基板上に、少なくとも、絶縁膜を形
成する工程、該絶縁膜に下層半導体素子の第1の導電層
に電気的接続を取る為の接続孔を形成する工程、スパッ
タにより第2の導電層を形成する工程と該第2の導電層
を不活性ガスプラズマにさらす工程を真空中で繰り返し
行い、該第2の導電層を形成することを特徴とする。
【0014】
【実施例】図1は、本発明に係わる半導体装置の一実施
例について説明する為の工程概略断面図であり、MOS
−LSIの接続部に適用した場合について説明したもの
である。
【0015】まずシリコン基板11上にMOSトランジ
スタや抵抗等の半導体素子を形成した後、第1の導電層
12となる不純物層あるいはゲート電極配線を形成す
る。その後、層間絶縁膜13としてシリコン酸化膜と不
純物を含むBPSG膜を1.0μmの厚みで気相成長し
900℃でリフローした後、層間絶縁膜13を介し第1
の導電層12上にレジスト膜を0.5〜0.6μmの接
続孔の大きさにパターニングする。レジスト膜をマスク
にし、リアクティブイオンエッチング(以下 RIEと
略す)装置を用いて弗素系のガスである例えば3弗化メ
タン(CHF3)100sccmと四弗化メタン(CF
4)100sccm、圧力を0.2〜0.4Torr、
RFパワー800Wのエッチング条件で反応性イオンエ
ッチングを行い、シリコン基板11面にほぼ垂直な側壁
面を有する接続孔14を開孔する。その後、マグネトロ
ンスパッタ装置でバリア層15としてTiを15〜10
0nm、とTiNを約100〜200nmを積層した
(図1(a))。Tiは圧力約8mTorr、1kW
で、又TiNは、N2とArで約6mTorr、6kW
のパワーの反応性スパッタを行なった。続いて、Arガ
スを用い1〜8mTorr、200〜600W、20〜
60nm/minの条件のRFスパッタエッチで100
〜150nm程度のバリア層15のエッチングを行っ
た。このエッチングにより接続孔14上端部のバリア層
15はほぼコンフォーマルに近い形状となる(図1
(b))。次に、WF6とH2、SiH4 にArガスをキ
ャリアとして350〜450℃の減圧気相法でW16を
約0.5〜0.8μmの厚みで全面成長した。続いてド
ライエッチャーにより、まずW16をSF6 とArガス
50〜100mTorrの300〜600Wで、更にC
l2 とArガスを用いて10〜50mTorr、100
〜300Wでバリア層15の異方性エッチバックを連続
して行い、接続孔14内にW16を埋め込む構造とし
た。続いて、800nmのAl−Cu合金とフォトリソ
工程のハレーション防止のキャップ材としてTiNを4
0nmスパッタ成長し、フォトエッチングで第2の配線
層17となる金属配線を形成し(図1(c))、更にパ
シベーション膜としてプラズマシリコン窒化膜を気相成
長させ、最後に外部への電極取り出しの為にボンディン
グパッド部を開孔した。
【0016】この様にしてなる半導体装置は、接続孔1
4内にW16が充分に埋め込まれる上ボイド19も発生
しない為、金属配線の被覆性も改善され、よって本例の
半導体装置は接続抵抗が低く、経時的にはエレクトロマ
イグレーション等が発生しないものであり、更に従来の
ものに比べ初期歩留りや信頼性を向上することが出来
た。尚、層間絶縁膜13には平坦化の為にBPSG膜を
用いたが、気相成長のシリコン酸化膜やPSGに塗布ガ
ラス等の組み合わせを用いたものも適用出来る。又バリ
ア層15は、Ti、TiNの組合せに限られず、W、M
o、Cr等の高融点金属やこれらの化合物、窒化物ある
いはシリサイドも適用でき、単層、積層やサンドウィッ
チ構造でも適用できる。更に埋め込み材としてWの他
に、気相成長による高融点金属やこれらのケイ化物も応
用できる。以上の本発明を用いれば2層以上の多層配線
の接続に応用できることは言うまでもない。
【0017】一方、実施例のひとつの課題として、バリ
ア層15のRFスパッタエッチを必要以上に行うと、接
続孔14の低部中央のバリア層15は付回りの影響で薄
く、RFスパッタエッチによって喰われる場合があり不
純物層への突き抜けから接合リークや接続抵抗の増大が
見られる場合があり、これらの改善として他の実施例を
図2で示す。
【0018】まずシリコン基板11上にMOSトランジ
スタや抵抗等の半導体素子を形成した後、第1の導電層
12となる不純物層あるいはゲート電極配線を形成す
る。その後、層間絶縁膜13としてシリコン酸化膜と不
純物を含むBPSG膜を1.0μmの厚みで気相成長し
900℃でリフローした後、層間絶縁膜13を介し第1
の導電層12上にレジスト膜を0.5〜0.6μmの接
続孔の大きさにパターニングする。レジスト膜をマスク
にし、RIE装置を用いて弗素系のガスである例えば3
弗化メタン(CHF3)100sccmと四弗化メタン
(CF4)100sccm、圧力を0.2〜0.4To
rr、RFパワー800Wのエッチング条件で反応性イ
オンエッチングを行い、シリコン基板11面にほぼ垂直
な側壁面を有する接続孔14を開孔する。その後、マグ
ネトロンスパッタ装置でTiを15〜100nm、更に
TiNを約100〜200nm成膜したバリア層15を
積層した(図2(a))。続いて、平坦部には60〜1
50um相当の厚み条件で塗布ガラス18をスピンコー
トし、接続孔14内にも塗布ガラス18を溜め、300
〜450℃程度のアニールを行う。次に、RIE装置を
用いて3弗化メタン(CHF3)140sccmと四弗
化メタン(CF4)60sccm、圧力を0.2〜0.
3Torr、RFパワー700Wのエッチング条件で、
塗布ガラス18のエッチバックを反応性イオンエッチン
グで行い、接続孔14内部に塗布ガラス18を残す(図
2(b))。この時のエッチ量は、平坦部塗布厚み相当
の30〜80%程度までのオーバーエッチを行う。尚、
この塗布ガラス18は、シラノールやシロキサンポリマ
ーを含んだ無機、有機に限定されない。続いて、Arガ
ス4mTorr、400WのRFスパッタエッチを施
し、100〜200nm程度のバリア層15のエッチン
グを行った。このエッチングにより接続孔14上端部の
バリア層15はほぼコンフォーマルに近い形状となる
(図2(c))。次ぎに、接続孔14内の塗布ガラス1
8をHFを含む水溶液中に浸漬し除去した後、350〜
450℃の減圧気相法でW16を約0.5〜0.8μm
の厚みで全面成長した(図2(d))。続いてドライエ
ッチャーにより、まずW16とバリア層15の異方性エ
ッチバックを連続して行い、接続孔14内にW16を埋
め込む構造とし、800nmのAl−Cu合金とハレー
ション防止にTiNを40nmスパッタ成長し、フォト
エッチングで第2の導電層17となる金属配線を形成し
(図2(e))、更にパシベーション膜としてプラズマ
シリコン窒化膜を気相成長させ、最後に外部への電極取
り出しの為にボンディングパッド部を開孔した。
【0019】この様にしてなる半導体装置は、接続孔1
4底部のバリア層15は、RFエッチングの際大きなオ
ーバーエッチがかかっても、喰われてしまうことがなく
なり、接続抵抗、接合リーク等品質に及ぼす課題が改善
され、半導体装置の量産安定性、初期歩留りや信頼性を
更に向上することが出来た。以上の本発明を用いれば2
層以上の多層配線の接続に応用できることは言うまでも
ない。
【0020】更に他の実施例として、Al配線を用いた
2層構造に本発明を応用したが、シリコン基板11上に
MOSトランジスタや抵抗等の半導体素子を形成した
後、選択熱酸化や気相成長シリコン酸化膜によるフィー
ルド絶縁膜に接続孔14を形成する。その後、Ti、T
iNでなるバリア層15と約500nm厚みのAl−C
u合金とフォトリソ工程のハレーション防止のキャップ
材としてTiNを40nm厚みをスパッタで積層し、フ
ォトエッチングで第1の導電層12を形成する。その
後、層間絶縁膜13としてSi(OC2H5)4とO2をプ
ラズマ気相反応させたシリコン酸化膜、塗布ガラス18
やエッチバック等の工程を組み合わせて平坦化した約5
00〜1000nmの絶縁膜を成長させた。層間絶縁膜
13を介し第1の導電層12上にレジスト膜を0.5〜
0.6μm程度の接続孔の大きさでパターニングする。
レジスト膜をマスクにし、RIE装置を用いて弗素系の
ガスである例えば3弗化メタン(CHF3)100sc
cmと四弗化メタン(CF4)100sccm、圧力を
0.2〜0.4Torr、RFパワー800Wのエッチ
ング条件で反応性イオンエッチングを行い、シリコン基
板11面にほぼ垂直な側壁面を有する接続孔14を開孔
する。次に接続抵抗の確保と密着層となるTiとTiN
を併せて150〜200nmスパッタ成長させた。続い
て、RFスパッタエッチを施し100〜150nm程度
のバリア層15のエッチングを行い、接続孔14上端部
のバリア層15はほぼコンフォーマルに近い形状とし
た。次ぎに、400℃の減圧気相法でW16を約0.5
〜0.8μmの厚みで全面成長し、続いてドライエッチ
ャーにより、W16とバリア層15の異方性エッチバッ
クを連続して行い、接続孔14内にW16を埋め込む構
造とした。続いて、800nmのAl−Cu合金、更に
フォトリソ工程のハレーション防止のキャップとしてT
iNを40nmスパッタ成長し、フォトエッチングで第
2の導電層17を形成し、更にパシベーション膜として
プラズマシリコン窒化膜を気相成長させ、最後に外部へ
の電極取り出しの為にボンディングパッド部を開孔し
た。
【0021】この様にしてなる多層配線の半導体装置に
於ても、接続孔14内にW16が十分に埋め込まれる
為、金属配線の被覆性も改善され、従来に比べ接続抵抗
の低減、安定性が向上し、マイグレーション等の劣化も
なく、量産安定性、初期歩留りや信頼性を向上すること
が出来た。以上の本発明を用いれば2層以上の多層配線
の接続に応用できることは言うまでもない。
【0022】更に他の実施例として図3で示す。
【0023】まずシリコン基板11上にMOSトランジ
スタや抵抗等の半導体素子を形成した後、第1の導電層
12となる不純物層あるいはゲート電極配線を形成す
る。その後、層間絶縁膜13としてシリコン酸化膜と不
純物を含むBPSG膜を1.0μmの厚みで気相成長し
900℃でリフローした後、層間絶縁膜13を介し第1
の導電層12上にレジスト膜を0.5〜0.6μmの接
続孔の大きさにパターニングする。レジスト膜をマスク
にし、RIE装置を用いて弗素系のガスである例えば3
弗化メタン(CHF3)100sccmと四弗化メタン
(CF3)100sccm、圧力を0.2〜0.4To
rr、RFパワー800Wのエッチング条件で反応性イ
オンエッチングを行い、シリコン基板11面にほぼ垂直
な側壁面を有する接続孔14を開孔する(図3
(a))。その後、第2の導電層17として800nm
のAl−Cu合金とハレーション防止にTiNを40n
mスパッタで積層させる。その後、RIE装置を用いて
不活性ガス例えばアルゴン(Ar)100sccm、圧
力を0.1Torr、RFパワーを700Wのエッチン
グ条件で、プラズマ中において励起されたAr粒子(A
+)によって第2の配線層17の表面をスパッタエッ
チングする(図3(b))。このスパッタエッチングの
エッチングレートは、シリコン基板11面に対し45度
方向のエッチング角度において最も大きな値になり、9
0度方向及びシリコン基板11面に沿う方向では殆ど0
になる。そのため該スパッタエッチングによって、層間
接続用の接続孔14の開口部の角(テーパー角)が45
度のテーパー形状に加工する。そしてまた、該スパッタ
エッチングによって削り取られた第2の導電層17は接
続孔14の下部に斜面状に再堆積するので、接続孔14
の側壁面が底部から開口部に向かって順次広がったテー
パー状接続孔が形成される(図3(d))。
【0024】この様にしてなる半導体装置は、層間絶縁
膜13の膜厚やスパッタエッチングの時間に依存しな
い、安定な接続孔14の大きさを確保することができ
た。また、スパッタにより第2の導電層17の形成時に
接続孔14の上端にオーバーハングが形成されるが、ス
パッタエッチングによりオーバーハングを接続孔14内
に再堆積させることでカバレッジ性を良くし、その断線
を防止し、歩留りや信頼性向上を図ることができた。
尚、層間絶縁膜13には平坦化の為にBPSG膜を用い
たが、気相成長のシリコン酸化膜やPSGに塗布ガラス
等の組合せを用いたものも適用できる。又、第2の導電
層17としてAlあるいはAl−Si−Cu合金、M
o、W等の高融点金属やこれらのSi合金(Mo−S
i、W−Si合金等)も応用できる。更に、第2の導電
層17は、Tiの様な高融点金属とTiNやTiW等の
化合物を接触抵抗の確保及び密着層を兼ねたバリア層を
介した積層やサンドウィッチ構造でも適用できる。以上
の本発明を用いれば2層以上の多層配線の接続に応用で
きることは言うまでもない。
【0025】一方、実施例の課題として、第2の導電層
17の膜厚が薄すぎると接続孔14内に付き周りが悪
く、更に、不活性ガス例えばArのプラズマにさらす時
間が長すぎると接続孔14上端で断線する危険があり、
歩留りや信頼性の低下が問題である。これに対し、第2
の導電層17の膜厚が厚すぎると、スパッタによる接続
孔14上端のオーバーハングが接触し穴を塞いでしま
い、接続孔14内にボイドが形成され汚染トラップ等と
なり、歩留りや信頼性の問題が多く、微細半導体装置の
安定供給を阻害する。これらの改善として他の実施例を
図4で示す。
【0026】まずシリコン基板11上にMOSトランジ
スタや抵抗等の半導体素子を形成した後、第1の導電層
12となる不純物層あるいはゲート電極配線を形成す
る。その後、層間絶縁膜13としてシリコン酸化膜と不
純物を含むBPSG膜を1.0μmの厚みで気相成長し
900℃でリフローした後、層間絶縁膜13を介し第1
の導電層12上にレジスト膜を0.5〜0.6μmの接
続孔の大きさにパターニングする。レジスト膜をマスク
にし、RIE装置を用いて弗素系のガスである例えば3
弗化メタン(CHF3)100sccmと四弗化メタン
(CF3)100sccm、圧力を0.2〜0.4To
rr、RFパワー800Wのエッチング条件で反応性イ
オンエッチングを行い、シリコン基板11面にほぼ垂直
な側壁面を有する接続孔14を開孔する(図4
(a))。その後、第2の導電層17として400nm
のAl−Cu合金をスパッタで形成させ(図4
(b))、その後、真空中でRIE装置内に搬送し、R
IE装置を用いて不活性ガス例えばアルゴン(Ar)1
00sccm、圧力を0.1Torr、RFパワーを7
00Wのエッチング条件で、プラズマ中において励起さ
れたAr粒子(Ar+)によって第2の配線層17の表
面をスパッタエッチングする(図4(c))。このスパ
ッタエッチングのエッチングレートは、シリコン基板1
1面に対し45度方向のエッチング角度において最も大
きな値になり、90度方向及びシリコン基板11面に沿
う方向では殆ど0になる。そのため該スパッタエッチン
グによって、層間接続用の接続孔14の開口部の角(テ
ーパー角)が45度のテーパー形状に加工する。そして
また、該スパッタエッチングによって削り取られた第2
の導電層17は接続孔14の下部に斜面状に再堆積する
ので、接続孔14の側壁面が底部から開口部に向かって
順次広がったテーパー状接続孔が形成される(図4
(d))。その後、真空中でスパッタ装置内とRIE装
置内を繰り返し搬送する。第2の導電層17として40
0nmのAl−Cu合金をスパッタで再度形成させ(図
4(e))、その後、RIE装置を用いて不活性ガス例
えばアルゴン(Ar)100sccm、圧力を0.1T
orr、RFパワーを700Wのエッチング条件で、プ
ラズマ中において励起されたAr粒子(Ar+)によっ
て第2の配線層17の表面を再度スパッタエッチングす
る(図4(f))。
【0027】この様にしてなる半導体装置は、第2の導
電層17の膜厚が厚くなっても、真空中でスパッタ工程
とスパッタエッチング工程の繰り返しにより、オーバー
ハングが形成されず付き周りの改善が図れた。また、第
2の導電層の形成においてスパッタ工程とスパッタエッ
チング工程の繰り返し回数は、2回以上に適用できるこ
とは言うまでもない。さらに、層間絶縁膜13の膜厚や
スパッタエッチングの時間に依存しない、安定な接続孔
14の大きさを確保することができた。また、スパッタ
により第2の導電層17の形成時に接続孔14の上端に
オーバーハングが形成されるが、スパッタエッチングに
よりオーバーハングを接続孔14内に再堆積させること
でカバレッジ性を良くし、その断線を防止し、歩留りや
信頼性向上を図ることができた。尚、層間絶縁膜13に
は平坦化の為にBPSG膜を用いたが、気相成長のシリ
コン酸化膜やPSGに塗布ガラス等の組合せを用いたも
のも適用できる。又、第2の導電層17としてAlある
いはAl−Si−Cu合金、Mo、W等の高融点金属や
これらのSi合金(Mo−Si、W−Si合金等)も応
用できる。更に、第2の導電層17は、Tiの様な高融
点金属とTiNやTiW等の化合物を接触抵抗の確保及
び密着層を兼ねたバリア層を介した積層やサンドウィッ
チ構造でも適用できる。以上の本発明を用いれば2層以
上の多層配線の接続に応用できることは言うまでもな
い。
【0028】
【発明の効果】以上の様に本発明によれば、より微細化
されたLSI等の半導体装置に於ける、接続孔や接続孔
部への導電材の埋め込み性の改善や第2導電層の付き周
りを改善し、電気特性や品質に係わる長期信頼性と量産
安定性の改善効果があり、微細半導体装置の安定供給を
可能にするものである。
【図面の簡単な説明】
【図1】本発明の実施例に係わる半導体装置の製造工程
を示す概略断面図である。
【図2】本発明の実施例に係わる半導体装置の製造工程
を示す概略断面図である。
【図3】本発明の実施例に係わる半導体装置の製造工程
を示す概略断面図である。
【図4】本発明の実施例に係わる半導体装置の製造工程
を示す概略断面図である。
【図5】従来の半導体装置の製造工程を示す概略断面図
である。
【図6】従来の半導体装置の製造工程を示す概略断面図
である。
【符号の説明】
11・・・シリコン基板 12・・・第1の導電層 13・・・層間絶縁膜 14・・・接続孔 15・・・バリア層 16・・・W(タングステン) 17・・・第2の導電層 18・・・塗布ガラス 19・・・ボイド 20・・・テーパー状接続孔 21・・・テーパー角 22・・・接続孔の下部 23・・・接続孔の上部

Claims (25)

    【特許請求の範囲】
  1. 【請求項1】半導体素子等が形成された基板上に、少な
    くとも、絶縁膜を形成する工程、該絶縁膜に下層半導体
    素子の第1の導電層に電気的接続を取る為の接続孔を形
    成する工程、スパッタによりバリア層を成膜する工程、
    該バリア層の所望厚みを不活性ガスプラズマによりスパ
    ッタエッチする工程、接続孔に導電材を埋め込む工程、
    前記接続導電材を介して第2の導電層を形成することを
    特徴とする半導体装置の製造方法。
  2. 【請求項2】該不活性ガスはアルゴンであることを特徴
    とする請求項1記載の半導体装置の製造方法。
  3. 【請求項3】該スパッタエッチする工程の処理圧力を
    0.1Torr以下にすることを特徴とする請求項1記
    載の半導体装置の製造方法。
  4. 【請求項4】該バリア層はTiとTiNの積層構造であ
    ることを特徴とする請求項1記載の半導体装置の製造方
    法。
  5. 【請求項5】該バリア層はTiとTiWの積層構造であ
    ることを特徴とする請求項1記載の半導体装置の製造方
    法。
  6. 【請求項6】半導体素子等が形成された基板上に、少な
    くとも、絶縁膜を形成する工程、該絶縁膜に下層半導体
    素子の第1の導電層に電気的接続を取る為の接続孔を形
    成する工程、スパッタによりバリア層を成膜する工程、
    塗布ガラスをスピンコートする工程、該塗布ガラスの所
    望厚みをエッチバックする工程、バリア層の所望厚みを
    不活性ガスプラズマによりスパッタエッチする工程、塗
    布ガラスをウェットエッチする工程、接続孔に導電材を
    埋め込む工程、前記接続導電材を介して第2の導電層を
    形成することを特徴とする半導体装置の製造方法。
  7. 【請求項7】該不活性ガスはアルゴンであることを特徴
    とする請求項6記載の半導体装置の製造方法。
  8. 【請求項8】該スパッタエッチする工程の処理圧力を
    0.1Torr以下にすることを特徴とする請求項6記
    載の半導体装置の製造方法。
  9. 【請求項9】該バリア層はTiとTiNの積層構造であ
    ることを特徴とする請求項6記載の半導体装置の製造方
    法。
  10. 【請求項10】該バリア層はTiとTiWの積層構造で
    あることを特徴とする請求項6記載の半導体装置の製造
    方法。
  11. 【請求項11】半導体素子等が形成された基板上に、少
    なくとも、絶縁膜を形成する工程、該絶縁膜に下層半導
    体素子の第1の導電層に電気的接続を取る為の接続孔を
    形成する工程、スパッタにより第2の導電層を形成する
    工程、該第2の導電層を不活性ガスプラズマにさらすこ
    とを特徴とする半導体装置の製造方法。
  12. 【請求項12】該不活性ガスはアルゴンであることを特
    徴とする請求項11記載の半導体装置の製造方法。
  13. 【請求項13】該不活性ガスプラズマの処理圧力を1T
    orr以下とすること、さらに好ましくは0.1Tor
    r以下にすることを特徴とする請求項11記載の半導体
    装置の製造方法。
  14. 【請求項14】該第2の導電層はAlあるいはAl−C
    u合金あるいはAl−Si−Cu合金であることを特徴
    とする請求項11記載の半導体装置の製造方法。
  15. 【請求項15】該第2の導電層はMoあるいはMo−S
    i合金であることを特徴とする請求項11記載の半導体
    装置の製造方法。
  16. 【請求項16】該第2の導電層はWあるいはW−Si合
    金であることを特徴とする請求項11記載の半導体装置
    の製造方法。
  17. 【請求項17】該第2の導電層はスパッタにより導電性
    のバリア層を成膜する工程と該バリア層を介しスパッタ
    により導電層を形成することを特徴とする請求項11記
    載の半導体装置の製造方法。
  18. 【請求項18】半導体素子等が形成された基板上に、少
    なくとも、絶縁膜を形成する工程、該絶縁膜に下層半導
    体素子の第1の導電層に電気的接続を取る為の接続孔を
    形成する工程、スパッタにより第2の導電層を形成する
    工程と該第2の導電層を不活性ガスプラズマにさらす工
    程を真空中で繰り返し行い、該第2の導電層を形成する
    ことを特徴とする半導体装置の製造方法。
  19. 【請求項19】該不活性ガスはアルゴンであることを特
    徴とする請求項18記載の半導体装置の製造方法。
  20. 【請求項20】該不活性ガスプラズマの処理圧力を1T
    orr以下とすること、さらに好ましくは0.1Tor
    r以下にすることを特徴とする請求項18記載の半導体
    装置の製造方法。
  21. 【請求項21】該第2の導電層はAlあるいはAl−C
    u合金あるいはAl−Si−Cu合金であることを特徴
    とする請求項18記載の半導体装置の製造方法。
  22. 【請求項22】該第2の導電層はMoあるいはMo−S
    i合金であることを特徴とする請求項18記載の半導体
    装置の製造方法。
  23. 【請求項23】該第2の導電層はWあるいはW−Si合
    金であることを特徴とする請求項18記載の半導体装置
    の製造方法。
  24. 【請求項24】該第2の導電層はスパッタにより導電性
    のバリア層を成膜する工程と該バリア層を介しスパッタ
    により導電層を形成することを特徴とする請求項18記
    載の半導体装置の製造方法。
  25. 【請求項25】該第2の導電層はスパッタにより導電性
    のバリア層を成膜する工程と該バリア層を不活性ガスプ
    ラズマにさらす工程を真空中で繰り返し、該バリア層を
    形成する工程と該バリア層を介しスパッタにより導電層
    を成膜する工程と該導電層を不活性ガスプラズマにさら
    す工程を真空中で繰り返し、該導電層を形成することを
    特徴とする請求項18記載の半導体装置の製造方法。
JP6277497A 1994-11-11 1994-11-11 半導体装置の製造方法 Granted JPH08139190A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP6277497A JPH08139190A (ja) 1994-11-11 1994-11-11 半導体装置の製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP6277497A JPH08139190A (ja) 1994-11-11 1994-11-11 半導体装置の製造方法

Publications (1)

Publication Number Publication Date
JPH08139190A true JPH08139190A (ja) 1996-05-31

Family

ID=17584427

Family Applications (1)

Application Number Title Priority Date Filing Date
JP6277497A Granted JPH08139190A (ja) 1994-11-11 1994-11-11 半導体装置の製造方法

Country Status (1)

Country Link
JP (1) JPH08139190A (ja)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008041942A (ja) * 2006-08-07 2008-02-21 Denso Corp 半導体基板およびその製造方法
JP2009141230A (ja) * 2007-12-10 2009-06-25 Fuji Electric Device Technology Co Ltd 半導体装置の製造方法および半導体装置製造用スパッタ装置
JP2011003726A (ja) * 2009-06-18 2011-01-06 Fuji Electric Systems Co Ltd 半導体装置の製造方法
US8956947B2 (en) 2005-10-06 2015-02-17 Sumco Corporation Method for manufacturing semiconductor substrate
CN104952722A (zh) * 2014-03-28 2015-09-30 中芯国际集成电路制造(天津)有限公司 金属淀积方法及去除沟槽尖角的方法

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8956947B2 (en) 2005-10-06 2015-02-17 Sumco Corporation Method for manufacturing semiconductor substrate
US9034721B2 (en) 2005-10-06 2015-05-19 Sumco Corporation Method for manufacturing semiconductor substrate
JP2008041942A (ja) * 2006-08-07 2008-02-21 Denso Corp 半導体基板およびその製造方法
JP2009141230A (ja) * 2007-12-10 2009-06-25 Fuji Electric Device Technology Co Ltd 半導体装置の製造方法および半導体装置製造用スパッタ装置
JP2011003726A (ja) * 2009-06-18 2011-01-06 Fuji Electric Systems Co Ltd 半導体装置の製造方法
CN104952722A (zh) * 2014-03-28 2015-09-30 中芯国际集成电路制造(天津)有限公司 金属淀积方法及去除沟槽尖角的方法

Similar Documents

Publication Publication Date Title
US6051880A (en) Base layer structure covering a hole of decreasing diameter in an insulation layer in a semiconductor device
JPH09135005A (ja) 半導体装置の配線形成方法
US6191031B1 (en) Process for producing multi-layer wiring structure
JP2720796B2 (ja) 半導体装置の製造方法
US6218287B1 (en) Method of fabricating a semiconductor structure
JP2573621B2 (ja) 電気的相互接続部の製造方法
JP2003037163A (ja) 半導体装置及びその製造方法
JPH08139190A (ja) 半導体装置の製造方法
JP2000243836A (ja) 半導体素子の配線形成方法
JP2736370B2 (ja) 半導体装置とその製造方法
JPH09172017A (ja) 半導体装置の製造方法
JPH10242269A (ja) 半導体装置の製造方法
JP3087692B2 (ja) 半導体装置の製造方法
US6559542B1 (en) Semiconductor device and method of manufacturing the same
JPH05121564A (ja) 半導体装置及びその製造方法
KR100408182B1 (ko) 구리 배선용 장벽층 형성 방법
JP3407516B2 (ja) 半導体装置及びその製造方法
KR0165379B1 (ko) 반도체 장치의 층간접속방법
JP2728073B2 (ja) 半導体装置の製造方法
JP2000124310A (ja) 半導体装置およびその製造方法
JP3099813B2 (ja) 半導体装置の製造方法
JPH05251566A (ja) 多層配線構造
JPH0794441A (ja) 半導体装置およびその製法
JPH10173051A (ja) 配線形成方法
KR100458589B1 (ko) 반도체 소자 제조 방법

Legal Events

Date Code Title Description
LAPS Cancellation because of no payment of annual fees