JPH05121564A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH05121564A JPH05121564A JP27911191A JP27911191A JPH05121564A JP H05121564 A JPH05121564 A JP H05121564A JP 27911191 A JP27911191 A JP 27911191A JP 27911191 A JP27911191 A JP 27911191A JP H05121564 A JPH05121564 A JP H05121564A
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Abstract
(57)【要約】
【目的】 層間絶縁膜を介在させた配線層間を電気的に
接続するに当り、接続部に導電材を埋め込んでから層間
絶縁膜をエッチバックした平坦化手法を用いること、及
び埋め込み導電材と導電層間に他の導電材を積層し、多
層配線構造の電気特性，歩留りや信頼性向上を図る。 【構成】 半導体素子が作り込まれたシリコン基板１０
１表面のフィールド絶縁膜１０２上に、Ａｌ−Ｃｕ合金
１０３とＴｉＮ１２１が積層された下地配線層を形成し
てから、層間絶縁膜１０４を成長させスルーホールを開
孔後、密着層となるＴｉＮ１０５を介してＷ１０６を気
相成長させた後エッチバックし、スルーホール内にＷ１
０６を残す。次に、所定量の層間絶縁膜１０４を異方性
エッチバックしてからＡｌ−Ｃｕ合金１０８で上層配線
を形成させ、上下の配線層の電気的接続を取る。
接続するに当り、接続部に導電材を埋め込んでから層間
絶縁膜をエッチバックした平坦化手法を用いること、及
び埋め込み導電材と導電層間に他の導電材を積層し、多
層配線構造の電気特性，歩留りや信頼性向上を図る。 【構成】 半導体素子が作り込まれたシリコン基板１０
１表面のフィールド絶縁膜１０２上に、Ａｌ−Ｃｕ合金
１０３とＴｉＮ１２１が積層された下地配線層を形成し
てから、層間絶縁膜１０４を成長させスルーホールを開
孔後、密着層となるＴｉＮ１０５を介してＷ１０６を気
相成長させた後エッチバックし、スルーホール内にＷ１
０６を残す。次に、所定量の層間絶縁膜１０４を異方性
エッチバックしてからＡｌ−Ｃｕ合金１０８で上層配線
を形成させ、上下の配線層の電気的接続を取る。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、特に微細化された層間配線の接続技術に関する。
関し、特に微細化された層間配線の接続技術に関する。
【０００２】
【従来の技術】一般に半導体装置の配線技術に於いては
多層構造配線が用いられ、例えばシリコン基板の不純物
層，不純物がドーピングされた多結晶Ｓｉ（ＰｏｌｙＳ
ｉ）や金属あるいはこれらの合金等でなる第１の配線層
上にシリコン酸化膜等の層間絶縁膜を介在させ、これら
の層間絶縁膜に形成された接続孔（スルーホール）を介
して上層のＡｌ合金等の金属でなる第２配線層へ接続を
とっている。微細化が進み、接続孔がハーフミクロン程
度になるとアスペクト比の増大により第２の配線層のス
ルーホールへの付き回りが厳しくなり、コンタクト抵抗
やマイグレーション等半導体装置の特性や信頼性を決め
る要素となり、よってこれらの改善策としてスルーホー
ルにタングステン（Ｗ）やＰｏｌｙＳｉを埋め込む方法
が検討されている。
多層構造配線が用いられ、例えばシリコン基板の不純物
層，不純物がドーピングされた多結晶Ｓｉ（ＰｏｌｙＳ
ｉ）や金属あるいはこれらの合金等でなる第１の配線層
上にシリコン酸化膜等の層間絶縁膜を介在させ、これら
の層間絶縁膜に形成された接続孔（スルーホール）を介
して上層のＡｌ合金等の金属でなる第２配線層へ接続を
とっている。微細化が進み、接続孔がハーフミクロン程
度になるとアスペクト比の増大により第２の配線層のス
ルーホールへの付き回りが厳しくなり、コンタクト抵抗
やマイグレーション等半導体装置の特性や信頼性を決め
る要素となり、よってこれらの改善策としてスルーホー
ルにタングステン（Ｗ）やＰｏｌｙＳｉを埋め込む方法
が検討されている。
【０００３】この様な半導体装置の従来の製造方法を図
３で説明する。
３で説明する。
【０００４】例えば、Ａｌ２層配線構造のＳｉゲートＣ
ＭＯＳ−ＬＳＩに於いて、トランジスタや抵抗等の半導
体素子が作り込まれたシリコン基板３０１上の選択熱酸
化や気相成長シリコン酸化膜によるフィールド絶縁膜３
０２を介在させＡｌ合金３０３等でなる第１の金属配線
を施す。この第１の金属配線をシリコン基板３０１の不
純物層と直接配線される場合はＴｉ，Ｗ，Ｍｏの様な高
融点金属あるいはこれらの合金や化合物をバリアとして
間に挟む場合がある。次に層間絶縁膜３０４として３０
０〜４５０℃程度での気相反応で約６００ｎｍのシリコ
ン酸化膜成長させ、スルーホールを開孔した後、シリコ
ン酸化膜とこの後に成長させるＷ３０６との密着性を向
上させる為、約１００ｎｍのＴｉＷやＴｉＮ３０５でな
る密着層をスパッタや気相法で成長させてから、４５０
℃前後の温度でＷ３０６を減圧気相成長させる（図３
（ａ））。次に、ドライエッチャーでＳＦ6 とＯ2 等を
用いてエッチバックし、スルーホールに前記気相成長さ
せたＷ３０６を残す。この時、エッチバック工程のオバ
ーエッチング時間は、Ｗの厚みやエッチング速度の均一
性を考慮して決めるが、気相法のＷはコンフォーマルに
付き回る為、スルーホール以外の第１の配線３０３のス
ペース等の段差部にＷの残渣３０７として残ってしまう
ので、これが無くなる様にオーバーエッチング時間は更
に長くとる必要がある（図３（ｂ））。この後Ａｌ合金
３０８をスパッタし第２の金属配線を施し（図３
（ｃ））、更にパシベーション膜としてプラズマシリコ
ン窒化膜等を気相成長させ、最後に外部への電極取り出
しの為にボンディングパッド部を開孔している。
ＭＯＳ−ＬＳＩに於いて、トランジスタや抵抗等の半導
体素子が作り込まれたシリコン基板３０１上の選択熱酸
化や気相成長シリコン酸化膜によるフィールド絶縁膜３
０２を介在させＡｌ合金３０３等でなる第１の金属配線
を施す。この第１の金属配線をシリコン基板３０１の不
純物層と直接配線される場合はＴｉ，Ｗ，Ｍｏの様な高
融点金属あるいはこれらの合金や化合物をバリアとして
間に挟む場合がある。次に層間絶縁膜３０４として３０
０〜４５０℃程度での気相反応で約６００ｎｍのシリコ
ン酸化膜成長させ、スルーホールを開孔した後、シリコ
ン酸化膜とこの後に成長させるＷ３０６との密着性を向
上させる為、約１００ｎｍのＴｉＷやＴｉＮ３０５でな
る密着層をスパッタや気相法で成長させてから、４５０
℃前後の温度でＷ３０６を減圧気相成長させる（図３
（ａ））。次に、ドライエッチャーでＳＦ6 とＯ2 等を
用いてエッチバックし、スルーホールに前記気相成長さ
せたＷ３０６を残す。この時、エッチバック工程のオバ
ーエッチング時間は、Ｗの厚みやエッチング速度の均一
性を考慮して決めるが、気相法のＷはコンフォーマルに
付き回る為、スルーホール以外の第１の配線３０３のス
ペース等の段差部にＷの残渣３０７として残ってしまう
ので、これが無くなる様にオーバーエッチング時間は更
に長くとる必要がある（図３（ｂ））。この後Ａｌ合金
３０８をスパッタし第２の金属配線を施し（図３
（ｃ））、更にパシベーション膜としてプラズマシリコ
ン窒化膜等を気相成長させ、最後に外部への電極取り出
しの為にボンディングパッド部を開孔している。
【０００５】
【発明が解決しようとする課題】しかしながら、従来の
半導体装置の製造方法に於いては、気相法によって成長
してエッチバックしたＷ３０６をスルーホールに埋め込
む形とし、第２の配線との接続を確実にしようとするも
のであるが、Ｗ３０６のエッチバックの際には、Ｗの残
渣３０７の発生等を回避する為に、前述した様な長いオ
ーバーエッチングを行なう必要があり、この結果スルー
ホール内部のＷ３０６は減り、層間絶縁膜３０４の表面
より下がってしまう。特にエッチバク工程の最終に於い
ては、ホール領域と段差部にだけＷが残る形になりエッ
チ速度が急激に増し制御が困難になる。この結果、スル
ーホール領域で第２の金属配線の付き回りが悪く、初期
歩留りの低さだけでなく、ホール抵抗の増大やエレクト
ロマイグレーションによる断線等の信頼性問題が多く、
実用化と量産安定供給を行なう上での弊害となってい
た。このことは、Ａｌの２層配線間のスルーホールの問
題に限られず、シリコン基板３０１の不純物層あるいは
ＰｏｌｙＳｉやシリサイドを含むゲート電極等から、コ
ンタクトホール内の埋め込みＷを介してＡｌ合金等で引
出し配線を行う場合にも同様な問題があった。
半導体装置の製造方法に於いては、気相法によって成長
してエッチバックしたＷ３０６をスルーホールに埋め込
む形とし、第２の配線との接続を確実にしようとするも
のであるが、Ｗ３０６のエッチバックの際には、Ｗの残
渣３０７の発生等を回避する為に、前述した様な長いオ
ーバーエッチングを行なう必要があり、この結果スルー
ホール内部のＷ３０６は減り、層間絶縁膜３０４の表面
より下がってしまう。特にエッチバク工程の最終に於い
ては、ホール領域と段差部にだけＷが残る形になりエッ
チ速度が急激に増し制御が困難になる。この結果、スル
ーホール領域で第２の金属配線の付き回りが悪く、初期
歩留りの低さだけでなく、ホール抵抗の増大やエレクト
ロマイグレーションによる断線等の信頼性問題が多く、
実用化と量産安定供給を行なう上での弊害となってい
た。このことは、Ａｌの２層配線間のスルーホールの問
題に限られず、シリコン基板３０１の不純物層あるいは
ＰｏｌｙＳｉやシリサイドを含むゲート電極等から、コ
ンタクトホール内の埋め込みＷを介してＡｌ合金等で引
出し配線を行う場合にも同様な問題があった。
【０００６】しかるに本発明は係る問題点を解決するも
ので、配線層間を電気的接続する接続部に導電材を埋め
込んでから、該層間膜をエッチバックした平坦化手法を
用いることにより、初期特性，歩留りや信頼性向上を図
り微細半導体装置の実用化と安定供給を目的とするもの
である。更には、スルーホールでの接続抵抗を低くし、
デバイス特性の向上を図ろうとするものである。
ので、配線層間を電気的接続する接続部に導電材を埋め
込んでから、該層間膜をエッチバックした平坦化手法を
用いることにより、初期特性，歩留りや信頼性向上を図
り微細半導体装置の実用化と安定供給を目的とするもの
である。更には、スルーホールでの接続抵抗を低くし、
デバイス特性の向上を図ろうとするものである。
【０００７】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、半導体素子等が形成された基板上に、少なく
とも、層間絶縁膜を形成する工程、該絶縁膜に電気的接
続を取る為の接続孔を形成する工程、下層半導体素子の
導電層もしくは金属等でなる第１の配線層と電気的接続
を行なう為の接続導電材を成長する工程、該接続導電材
をエッチバックする工程、層間絶縁膜の所定量をエッチ
バックする工程、前記接続導電材を介して第２の配線層
を形成することを特徴とする。
造方法は、半導体素子等が形成された基板上に、少なく
とも、層間絶縁膜を形成する工程、該絶縁膜に電気的接
続を取る為の接続孔を形成する工程、下層半導体素子の
導電層もしくは金属等でなる第１の配線層と電気的接続
を行なう為の接続導電材を成長する工程、該接続導電材
をエッチバックする工程、層間絶縁膜の所定量をエッチ
バックする工程、前記接続導電材を介して第２の配線層
を形成することを特徴とする。
【０００８】本発明の半導体装置は、第１と第２の配線
層の層間絶縁膜の接続孔に導電材を埋め込み両配線間を
電気的に接続する構造に於て、該導電材と第２の配線層
間には、Ｔｉもしくはその化合物が少なくとも１層以上
介在されていることを特徴とする。
層の層間絶縁膜の接続孔に導電材を埋め込み両配線間を
電気的に接続する構造に於て、該導電材と第２の配線層
間には、Ｔｉもしくはその化合物が少なくとも１層以上
介在されていることを特徴とする。
【０００９】又、本発明の半導体装置は、第１と第２の
配線層の層間絶縁膜の接続孔に導電材を埋め込み両配線
間を電気的に接続する構造に於て、第１の配線層と導電
材間には、Ｔｉもしくはその化合物が少なくとも２層以
上介在されていることを特徴とする。
配線層の層間絶縁膜の接続孔に導電材を埋め込み両配線
間を電気的に接続する構造に於て、第１の配線層と導電
材間には、Ｔｉもしくはその化合物が少なくとも２層以
上介在されていることを特徴とする。
【００１０】
【実施例】図１は、本発明に係わる半導体装置の一実施
例について説明する為の工程概略断面図であり、Ａｌ２
層配線構造のＳｉゲートＣＭＯＳ−ＬＳＩに適用した場
合に於いて、トランジスタや抵抗等の半導体素子が作り
込まれたシリコン基板１０１上の選択熱酸化や気相成長
シリコン酸化膜によるフィールド絶縁膜１０２にコンタ
クトホールを形成後、約５００ｎｍ厚みのＡｌ−Ｃｕ合
金１０３と５０ｎｍのＴｉＮ１２１をスッパタ成長させ
てからフォトエッチングし第１の金属配線を施した。こ
のキャップＴｉＮ１２１は、Ａｌ合金配線自身やこの上
に開けられるスルーホールのフォトリソに於けるハレー
ション改善の為に入れた。次に層間絶縁膜１０４とし
て、まずＳｉ（ＯＣ2 Ｈ5 ）4 とＯ2 を３８０℃，約９
ｔｏｒｒでプラズマ気相反応させ約１１００ｎｍのシリ
コン酸化膜を成長させた後、約０．６μｍ角のスルーホ
ールを開孔した。次に密着層となるＴｉＮ１０５を約６
０ｎｍスパッタ成長させ、その後、減圧チャンバー内
で、ＷＦ6 とＨ2 ，ＳｉＨ4にＡｒをキャリアとし、圧
力６０ｔｏｒｒ，約４３０℃の温度でＷ１０６を約８０
０ｎｍの厚みで減圧気相成長させた（図１（ａ））。次
に、ドライエッチャーを用いＳＦ6 とＯ2 ガスを導入し
高周波２００ｗ，０．２ｍｔｏｒｒで異方性エッチバッ
クし、スルーホールにＷ３０６を残す。この時、エッチ
バック工程のオバーエッチング時間は、厚みが約８００
ｎｍのＷ１０６をエッチングする量の３０％ととし、ス
ルーホール以外の段差部にＷの残渣が残らない様にし
た。この結果、スルーホール内のＷ１０６の表面は、層
間絶縁膜１０４のシリコン酸化膜表面から４００〜５０
０ｎｍ程度低くなった（図１（ｂ））。次に、ドライエ
ッチャーで、ＣＨＦ3 ，ＣＦ4 とＡｒガスを用い３００
ｍｔｏｒｒの圧力で約５００ｎｍ相当の層間絶縁膜１０
４をエッチバックした。Ａｌ−Ｃｕ合金１０８を約８０
０ｎｍとＴｉＮを約５０ｎｍの厚みでスパッタ成長し、
フォトエッチングで第２の金属配線とし（図１
（ｃ））、その後気相法でシリコン酸化膜とプラズマシ
リコン窒化膜のパシベーション膜を成長し、更に外部電
極取り出し用のパッド部を開孔してある。
例について説明する為の工程概略断面図であり、Ａｌ２
層配線構造のＳｉゲートＣＭＯＳ−ＬＳＩに適用した場
合に於いて、トランジスタや抵抗等の半導体素子が作り
込まれたシリコン基板１０１上の選択熱酸化や気相成長
シリコン酸化膜によるフィールド絶縁膜１０２にコンタ
クトホールを形成後、約５００ｎｍ厚みのＡｌ−Ｃｕ合
金１０３と５０ｎｍのＴｉＮ１２１をスッパタ成長させ
てからフォトエッチングし第１の金属配線を施した。こ
のキャップＴｉＮ１２１は、Ａｌ合金配線自身やこの上
に開けられるスルーホールのフォトリソに於けるハレー
ション改善の為に入れた。次に層間絶縁膜１０４とし
て、まずＳｉ（ＯＣ2 Ｈ5 ）4 とＯ2 を３８０℃，約９
ｔｏｒｒでプラズマ気相反応させ約１１００ｎｍのシリ
コン酸化膜を成長させた後、約０．６μｍ角のスルーホ
ールを開孔した。次に密着層となるＴｉＮ１０５を約６
０ｎｍスパッタ成長させ、その後、減圧チャンバー内
で、ＷＦ6 とＨ2 ，ＳｉＨ4にＡｒをキャリアとし、圧
力６０ｔｏｒｒ，約４３０℃の温度でＷ１０６を約８０
０ｎｍの厚みで減圧気相成長させた（図１（ａ））。次
に、ドライエッチャーを用いＳＦ6 とＯ2 ガスを導入し
高周波２００ｗ，０．２ｍｔｏｒｒで異方性エッチバッ
クし、スルーホールにＷ３０６を残す。この時、エッチ
バック工程のオバーエッチング時間は、厚みが約８００
ｎｍのＷ１０６をエッチングする量の３０％ととし、ス
ルーホール以外の段差部にＷの残渣が残らない様にし
た。この結果、スルーホール内のＷ１０６の表面は、層
間絶縁膜１０４のシリコン酸化膜表面から４００〜５０
０ｎｍ程度低くなった（図１（ｂ））。次に、ドライエ
ッチャーで、ＣＨＦ3 ，ＣＦ4 とＡｒガスを用い３００
ｍｔｏｒｒの圧力で約５００ｎｍ相当の層間絶縁膜１０
４をエッチバックした。Ａｌ−Ｃｕ合金１０８を約８０
０ｎｍとＴｉＮを約５０ｎｍの厚みでスパッタ成長し、
フォトエッチングで第２の金属配線とし（図１
（ｃ））、その後気相法でシリコン酸化膜とプラズマシ
リコン窒化膜のパシベーション膜を成長し、更に外部電
極取り出し用のパッド部を開孔してある。
【００１１】この様にしてなる本発明の半導体装置は、
スルーホール部の第２の金属配線の被覆性改善され、埋
め込みＷとの接続はほぼ平面的に行なわれ、よって初期
的にホール抵抗が低く、経時的にはエレクトロマイグレ
ーション等が発生しないものであり、初期歩留りや信頼
性を高めることが出来た。尚、キャップＴｉＮ１２１
は、フォトリソのハレーション防止の為に用い、ホール
の電気的接続構造は、下からＡｌ−Ｃｕ合金１０３にＴ
ｉＮ１２１，ＴｉＮ１０５，Ｗ１０６を介しＡｌ−Ｃｕ
合金１０８となるが、ホール抵抗をキャップＴｉＮ１２
１のありなしで比較すると、キャップＴｉＮ１２１があ
った場合の方が低くなり、又密着補強層のＴｉＮ１０５
の下に約２０ｎｍ程度のＴｉスパッタ膜を挟み、テスト
パターンでホール抵抗を評価した結果、更にその値を下
げることが出来た。一方、Ｗ１０６からの引出し部に於
いても、ＴｉＮもしくはＴｉにＴｉＮを堆積してからＡ
Ｌ−ＣＵ合金１０８を積層した構造のものも試作した
が、長期信頼性試験に於ける多層配線に係わるエレクト
ロマイグレーションやストレスマイグレーション特性の
向上が確認できた。更にＷの密着補強層となるＴｉＮに
代えてＴｉＷを用いても同様な効果があった。
スルーホール部の第２の金属配線の被覆性改善され、埋
め込みＷとの接続はほぼ平面的に行なわれ、よって初期
的にホール抵抗が低く、経時的にはエレクトロマイグレ
ーション等が発生しないものであり、初期歩留りや信頼
性を高めることが出来た。尚、キャップＴｉＮ１２１
は、フォトリソのハレーション防止の為に用い、ホール
の電気的接続構造は、下からＡｌ−Ｃｕ合金１０３にＴ
ｉＮ１２１，ＴｉＮ１０５，Ｗ１０６を介しＡｌ−Ｃｕ
合金１０８となるが、ホール抵抗をキャップＴｉＮ１２
１のありなしで比較すると、キャップＴｉＮ１２１があ
った場合の方が低くなり、又密着補強層のＴｉＮ１０５
の下に約２０ｎｍ程度のＴｉスパッタ膜を挟み、テスト
パターンでホール抵抗を評価した結果、更にその値を下
げることが出来た。一方、Ｗ１０６からの引出し部に於
いても、ＴｉＮもしくはＴｉにＴｉＮを堆積してからＡ
Ｌ−ＣＵ合金１０８を積層した構造のものも試作した
が、長期信頼性試験に於ける多層配線に係わるエレクト
ロマイグレーションやストレスマイグレーション特性の
向上が確認できた。更にＷの密着補強層となるＴｉＮに
代えてＴｉＷを用いても同様な効果があった。
【００１２】他の実施例として、Ａｌ単層配線構造のＳ
ｉゲートＣＭＯＳ−ＬＳＩに本発明を適用したが、図２
は製造工程を示す為の概略断面図であり、その製造方法
は、まずシリコン基板２０１にＭＯＳトランジスタや抵
抗等の半導体素子を形成した後、層間絶縁膜２１１とし
てシリコン酸化膜と不純物を含むＢＰＳＧ膜を１．０μ
ｍの厚みで気相成長しリフローした後、シリコン基板２
０１の不純物層２１２やゲート電極２０４上に０．６μ
ｍ角のコンタクトホ−ルを形成した。その後、ＴｉＮ２
０５を約６０ｎｍ成長し、その上にＷＦ6 とＨ2 ，Ｓｉ
Ｈ4 等を主ガスとして減圧気相法でＷ２０６を約０．８
μｍ全面成長してから、次にＳＦ6 とＯ2 ガスを添加し
たドライエッチャーでＷ２０６の異方性エッチバックを
行ない、コンタクトホール以外の段作部にＷの残渣が無
くなるまでオーバーエッチをかけたが、コンタクホール
部ではＢＰＳＧ膜の平坦効果もあり、Ｗの残渣が少なく
層間絶縁膜２１１表面からＷ２０６表面までの深さは３
００〜４００ｎｍ程度となる。次ぎに、ＣＨＦ3 とＯ2
，Ａｒガスで、約０．４μｍ相当の層間絶縁膜２１１
を異方性エッチバックしＷ２０６の表面近傍に近づけ
る。続いて、８００ｎｍのＡｌ−Ｃｕ合金２０８，更に
フォトリソ工程のハレーション防止にＴｉＮ２０９を４
０ｎｍスパッタ成長し、フォトエッチングで金属配線を
形成し、更にパシベーション膜としてプラズマシリコン
窒化膜を気相成長させ、最後に外部への電極取り出しの
為にボンディングパッド部を開孔した。２０２はフィー
ルド絶縁膜，２０３はゲート膜で、２１０はシリコン酸
化膜でなる側壁である 。この様にしてなる半導体装置
は、コンタクトホール部の金属配線の被覆性が従来のも
のより改善され、埋め込まれたＷと金属配線の接続がほ
ぼ平面的で確実に行なわれ、よって本例の半導体装置は
初期的にコンタクト抵抗が低く、経時的にはエレクトロ
マイグレーション等が発生しないものであり、従来のも
のに比べ初期歩留りや信頼性を向上することが出来た。
尚、不純物層２１２とＴｉＮ２０５の間に約１０ｎｍの
Ｔｉ２１３を挟む構造も試作したが、ホール抵抗の低減
に効果があった。層間絶縁膜は平坦化の為にＢＰＳＧ膜
を用いたが、代わり気相法のシリコン酸化膜に塗布ガラ
ス等の組み合わせを用いたもの、又金属配線はＡｌ−Ｃ
ｕに限られず、純ＡｌやＣｕだけでなくＳｉ，Ｍｇ，Ｗ
等を添加した二元，三元系の材料を用いたものにも適用
できる。更にＷのエッチバックでは、ＳＦ6 とＡｒガス
を用いたが、Ｃｌ2 やＢＣｌ3 とＡｒ又はＯ2 等の混合
ガスを用いてもよく、異方性エッチャーだけの使用に限
定されない。
ｉゲートＣＭＯＳ−ＬＳＩに本発明を適用したが、図２
は製造工程を示す為の概略断面図であり、その製造方法
は、まずシリコン基板２０１にＭＯＳトランジスタや抵
抗等の半導体素子を形成した後、層間絶縁膜２１１とし
てシリコン酸化膜と不純物を含むＢＰＳＧ膜を１．０μ
ｍの厚みで気相成長しリフローした後、シリコン基板２
０１の不純物層２１２やゲート電極２０４上に０．６μ
ｍ角のコンタクトホ−ルを形成した。その後、ＴｉＮ２
０５を約６０ｎｍ成長し、その上にＷＦ6 とＨ2 ，Ｓｉ
Ｈ4 等を主ガスとして減圧気相法でＷ２０６を約０．８
μｍ全面成長してから、次にＳＦ6 とＯ2 ガスを添加し
たドライエッチャーでＷ２０６の異方性エッチバックを
行ない、コンタクトホール以外の段作部にＷの残渣が無
くなるまでオーバーエッチをかけたが、コンタクホール
部ではＢＰＳＧ膜の平坦効果もあり、Ｗの残渣が少なく
層間絶縁膜２１１表面からＷ２０６表面までの深さは３
００〜４００ｎｍ程度となる。次ぎに、ＣＨＦ3 とＯ2
，Ａｒガスで、約０．４μｍ相当の層間絶縁膜２１１
を異方性エッチバックしＷ２０６の表面近傍に近づけ
る。続いて、８００ｎｍのＡｌ−Ｃｕ合金２０８，更に
フォトリソ工程のハレーション防止にＴｉＮ２０９を４
０ｎｍスパッタ成長し、フォトエッチングで金属配線を
形成し、更にパシベーション膜としてプラズマシリコン
窒化膜を気相成長させ、最後に外部への電極取り出しの
為にボンディングパッド部を開孔した。２０２はフィー
ルド絶縁膜，２０３はゲート膜で、２１０はシリコン酸
化膜でなる側壁である 。この様にしてなる半導体装置
は、コンタクトホール部の金属配線の被覆性が従来のも
のより改善され、埋め込まれたＷと金属配線の接続がほ
ぼ平面的で確実に行なわれ、よって本例の半導体装置は
初期的にコンタクト抵抗が低く、経時的にはエレクトロ
マイグレーション等が発生しないものであり、従来のも
のに比べ初期歩留りや信頼性を向上することが出来た。
尚、不純物層２１２とＴｉＮ２０５の間に約１０ｎｍの
Ｔｉ２１３を挟む構造も試作したが、ホール抵抗の低減
に効果があった。層間絶縁膜は平坦化の為にＢＰＳＧ膜
を用いたが、代わり気相法のシリコン酸化膜に塗布ガラ
ス等の組み合わせを用いたもの、又金属配線はＡｌ−Ｃ
ｕに限られず、純ＡｌやＣｕだけでなくＳｉ，Ｍｇ，Ｗ
等を添加した二元，三元系の材料を用いたものにも適用
できる。更にＷのエッチバックでは、ＳＦ6 とＡｒガス
を用いたが、Ｃｌ2 やＢＣｌ3 とＡｒ又はＯ2 等の混合
ガスを用いてもよく、異方性エッチャーだけの使用に限
定されない。
【００１３】尚、発明の実施例では、シリコン基板の不
純物層やゲート電極から単独Ａｌ合金配線の引出し構造
の場合とＡｌ合金同志の多層金属配線構造の場合につい
て説明したが、これらを組合せた半導体装置にも当然適
用可能で、叉不純物層やゲート電極がシリコンに限られ
ず、表面がＴｉ，Ｍｏ，Ｗの様な高融点金属やその硅化
物で形成されていても適用可能である。叉ホール部に埋
め込む導電材がＷの場合に限らず、不純物をドーピング
したＰｏｌｙＳｉの様な気相法等でコンフォーマルに成
長できる導電材の場合にも応用できるものである。
純物層やゲート電極から単独Ａｌ合金配線の引出し構造
の場合とＡｌ合金同志の多層金属配線構造の場合につい
て説明したが、これらを組合せた半導体装置にも当然適
用可能で、叉不純物層やゲート電極がシリコンに限られ
ず、表面がＴｉ，Ｍｏ，Ｗの様な高融点金属やその硅化
物で形成されていても適用可能である。叉ホール部に埋
め込む導電材がＷの場合に限らず、不純物をドーピング
したＰｏｌｙＳｉの様な気相法等でコンフォーマルに成
長できる導電材の場合にも応用できるものである。
【００１４】
【発明の効果】以上の様に本発明によれば、より微細化
されたＬＳＩ等の半導体装置に於ける、スルーホール部
の平坦性やカバレージを向上し、電気特性や品質に係わ
る長期信頼性改善効果があり、高品質，高集積度の半導
体装置の安定供給を可能にするものである。
されたＬＳＩ等の半導体装置に於ける、スルーホール部
の平坦性やカバレージを向上し、電気特性や品質に係わ
る長期信頼性改善効果があり、高品質，高集積度の半導
体装置の安定供給を可能にするものである。
【図１】 本発明の実施例に係わる半導体装置の製造工
程を示す概略断面図である。
程を示す概略断面図である。
【図２】 本発明の他の実施例に係わる半導体装置の概
略断面図である。
略断面図である。
【図３】 従来の半導体装置の製造工程を示す概略断面
図である。
図である。
１０１，２０１，３０１ シリコン基板 １０２，２０２，３０２ フィールド絶縁膜 １０３，１０８，２０８，３０３，３０８ Ａｌ合金 １０４，２１１，３０４ 層間絶縁膜 １０５，１２１，２０５，２０９，３０５ ＴｉＮ １０６，２０６，３０６ タングステン ２０３ ゲート膜 ２０４ ゲート電極 ２１０ 側壁 ２１２ 不純物層 ３０７ タングステンの残渣
Claims (8)
- 【請求項１】 半導体素子等が形成された基板上に、少
なくとも、層間絶縁膜を形成する工程、該絶縁膜に電気
的接続を取る為の接続孔を形成する工程、下層半導体素
子の導電層もしくは金属等でなる第１の配線層と電気的
接続を行なう為の接続導電材を成長する工程、該接続導
電材をエッチバックする工程、層間絶縁膜の所定量をエ
ッチバックする工程、前記接続導電材を介して第２の配
線層を形成することを特徴とする半導体装置の製造方
法。 - 【請求項２】 請求項１に於て、導電材は、ＴｉＮもし
くはＴｉＷとＷの積層構造でなることを特徴とする半導
体装置の製造方法。 - 【請求項３】 第１と第２の配線層の層間絶縁膜の接続
孔に導電材を埋め込み両配線間を電気的に接続する構造
に於て、該導電材と第２配線層間には、Ｔｉもしくはそ
の化合物が少なくとも１層以上介在されていることを特
徴とする半導体装置。 - 【請求項４】請求項３に於て、少なくとも導電材が気相
法によるＷでなり、ＴｉにＴｉＮもしくはＴｉＷの積層
膜を介在させて、Ａｌ合金で第２の配線を行うことを特
徴とする半導体装置。 - 【請求項５】 第１と第２の配線層の層間絶縁膜の接続
孔に導電材を埋め込み両配線間を電気的に接続する構造
に於て、第１の配線層と導電材間には、Ｔｉもしくはそ
の化合物が少なくとも２層以上介在されていることを特
徴とする半導体装置。 - 【請求項６】 請求項５に於て、Ｔｉ化合物は，ＴｉＮ
かＴｉＷであることを特徴とする半導体装置。 - 【請求項７】 請求項５に於て、少なくとも、第１の配
線層はＡｌ合金にＴｉＮの積層構造をなし、導電材はＴ
ｉ化合物とＷ、もしくはＴｉとＴｉ化合物とＷの積層構
造であることを特徴とする半導体装置。 - 【請求項８】 請求項５に於て、第１の配線層は不純物
がドーピングされたシリコンもしくは高融点金属との化
合物でなり、導電材は少なくともＴｉとＴｉ化合物とＷ
の積層構造であることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27911191A JPH05121564A (ja) | 1991-10-25 | 1991-10-25 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27911191A JPH05121564A (ja) | 1991-10-25 | 1991-10-25 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05121564A true JPH05121564A (ja) | 1993-05-18 |
Family
ID=17606573
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27911191A Pending JPH05121564A (ja) | 1991-10-25 | 1991-10-25 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05121564A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5933756A (en) * | 1995-10-18 | 1999-08-03 | Ricoh Company, Ltd. | Fabrication process of a semiconductor device having a multilayered interconnection structure |
| KR100260522B1 (ko) * | 1997-06-25 | 2000-08-01 | 김영환 | 반도체소자의콘택홀매립방법 |
| KR100260817B1 (ko) * | 1997-06-26 | 2000-08-01 | 김영환 | 반도체장치의플러그형성방법 |
| KR100347245B1 (ko) * | 1994-12-29 | 2002-11-04 | 주식회사 하이닉스반도체 | 텅스텐플러그제조방법 |
-
1991
- 1991-10-25 JP JP27911191A patent/JPH05121564A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100347245B1 (ko) * | 1994-12-29 | 2002-11-04 | 주식회사 하이닉스반도체 | 텅스텐플러그제조방법 |
| US5933756A (en) * | 1995-10-18 | 1999-08-03 | Ricoh Company, Ltd. | Fabrication process of a semiconductor device having a multilayered interconnection structure |
| KR100260522B1 (ko) * | 1997-06-25 | 2000-08-01 | 김영환 | 반도체소자의콘택홀매립방법 |
| KR100260817B1 (ko) * | 1997-06-26 | 2000-08-01 | 김영환 | 반도체장치의플러그형성방법 |
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