KR100347245B1 - 텅스텐플러그제조방법 - Google Patents

텅스텐플러그제조방법 Download PDF

Info

Publication number
KR100347245B1
KR100347245B1 KR1019940039055A KR19940039055A KR100347245B1 KR 100347245 B1 KR100347245 B1 KR 100347245B1 KR 1019940039055 A KR1019940039055 A KR 1019940039055A KR 19940039055 A KR19940039055 A KR 19940039055A KR 100347245 B1 KR100347245 B1 KR 100347245B1
Authority
KR
South Korea
Prior art keywords
tungsten plug
insulating layer
lower insulating
etching
tungsten
Prior art date
Application number
KR1019940039055A
Other languages
English (en)
Other versions
KR960026207A (ko
Inventor
김상용
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1019940039055A priority Critical patent/KR100347245B1/ko
Publication of KR960026207A publication Critical patent/KR960026207A/ko
Application granted granted Critical
Publication of KR100347245B1 publication Critical patent/KR100347245B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/7684—Smoothing; Planarisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H01L21/76883—Post-treatment or after-treatment of the conductive material

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명은 고집적 반도체소자의 텅스텐 플러그 제조방법에 관한 것으로, 콘택홀에 형성되는 텅스텐 플러그가 움푹 들어가는 것을 방지하기 위하여 하부 절연막의 두께를 일정 두께 더 두껍게 형성하고, 텅스텐 플러그를 제조한다음, 하부 절연막을 일정 두께를 식각하는 텅스텐 플러그가 절연막 상부면과 평탄화되도록 제조하는 방법이다.

Description

텅스텐 플러그 제조방법
본 발명은 고집적 반도체소자의 텅스텐 플러그 제조방법에 관한 것으로, 특히, 콘택홀에 형성되는 텅스텐 플러그가 움푹 들어가는 것을 방지하기 위하여 하부 절연막의 두께를 일정 두께 더 두껍게 형성하고, 텅스텐 플러그를 제조한 다음, 일정 두께의 하부 절연막을 식각하는 텅스텐 플러그 제조방법에 관한 것이다.
반도체소자가 고집적화됨에 따라 내부 연결 물질로 금속선을 이용하게 되며,이러한 금속선을 하부층에 콘택할 때 콘택홀의 에스펙트비가 증가함에 따라 스텝커버리지를 향상시키기 위하여 텅스텐 플러그를 콘택홀에 형성하게 된다.
종래의 기술로 텅스텐 플러그를 제조하는 방법을 제1도 내지 제4도를 참조하여 설명하기로 한다.
제1도는 반도체기판(1)에 하부절연층(2)을 일정 두께 형성하고, 콘택마스크를 이용한 식각공정으로 상기 하부 절연층(2)의 일정두께를 식각하여 콘택홀(3)을 형성한 단면도이다.
제2도는 전체적으로 글루층(4) 예를 들어 Ti/TiN을 얇은 두께로 형성한 단면도로서, 상기 글루층(4)은 식각 베리어층으로 사용된다.
제3도는 상기 글루층(4)상부에 텅스텐막(6)을 두껍게 증착하여 상기 콘택홀(3)이 충분하게 매립되도록 한 단면도이다.
제4도는 상기 텅스텐막(6)을 블란켓 에치(branket etch)하여 상기 콘택홀(3)에 텅스텐막이 남은 텅스텐 플러그(6')를 형성하고, 노출된 글루층(4)을 식각한 단면도이다.
그러나, 상기와 같이 텅스텐막(6)을 블란켓 식각으로 식각하면 텅스텐이 콘택홀에 완전히 채워지지 않고 과도식각되어 콘택홀에서 움푹들어간 텅스텐 플러그가 형성되어 후속 공정에서 금속층을 상기 콘택플러그에 콘택할 때 공정상의 어려움이 발생되어 콘택 플러그의 장점을 상실하는 문제가 발생된다.
따라서, 본 발명은 상기와 같이 텅스텐 플러그가 움푹 들어가는 것을 방지하기 위하여 콘택홀이 형성된 하부 절연층을 형성하고, 텅스텐 플러그를 형성한 다음, 하부절연층의 일정 두께를 식각하여 텅스텐 플러그의 돌출시킴으로써 후속공정을 용이하게 하는 텅스텐 플러그 제조방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명은,
반도체소자의 텅스텐 플러그 제조방법에 있어서,
반도체기판 상에 하부 절연층을 형성하는 단계와,
콘택마스크를 이용한 사진식각공정으로 상기 하부 절연층을 식각하여 콘택홀을 형성하는 단계와,
전체표면 상부에 글루층을 소정 두께 형성하고, 상기 콘택홀을 매립하는 텅스텐막을 전체표면상부에 형성하는 단계와,
상기 텅스텐막과 글루층을 전면식각하여 상기 하부 절연층을 노출시키는 동시에 상기 콘택홀을 매립하는 텅스텐 플러그를 형성하는 단계와,
상기 텅스텐 플러그와의 식각선택비 차이를 이용하여 습식 또는 건식 방법으로 상기 하부 절연층을 일정두께 식각함으로써 상기 텅스텐 플러그를 돌출시키는 단계를 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
제5도 내지 제9도는 본 발명에 의해 텅스텐 플러그를 제조하는 단계를 도시한 단면도이다.
제5도를 참조하면, 반도체기판(1)에 절연층(2), 예를 들어 산화막을 예정된 두께보다 "d" 만큼 두껍게 일정두께 형성한다.
그리고, 콘택마스크(도시안됨)를 이용한 사진식각공정으로 상기 하부절연층(2)의 식각하여 상기 반도체기판(1)을 노출시키는 콘택홀(3)을 형성한다.
제6도를 참조하면, 상기 콘택홀(3)을 포함한 전체표면상부에 글루층(4), 예를 들어 Ti/TiN 을 형성한다.
이때, 상기 글루층(4)은 식각 베리어층으로 사용된다.
제7도를 참조하면, 상기 콘택홀(3)을 매립하는 텅스텐막(6)을 전체표면상부에 형성한다.
제8도를 참조하면, 상기 텅스텐막(6) 및 글루층(4)을 전면식각(branket etch)하여 상기 하부 절연층(2)을 노출시키는 동시에 상기 콘택홀(3)을 매립하는 텅스텐막(6)으로 텅스텐 플러그(6')를 형성한다.
이때, 상기 전멱식각 공정은 상기 하부 절연층(2) 상부의 층을 완전히 식각하기 위하여 과도식각이 수반되며, 이로인하여 상기 텅그텐 플러그(6')가 상기 하부 절연층(2) 보다 낮게 형성된다.
제9도를 참조하면, 상기 하부 절연층(2)을 상기 "d" 만큼 습식이나 건식식각으로 식각하여 텅스텐 플러그(6')의 상부면이 절연층(2)의 상부면 보다 조금 더 돌출되도록 형성한다.
여기서, 상기 전면식각공정은 습식방법으로 실시하는 경우 50:1 = 순수 : HF 또는 50:1 = NH4F : HF용액으로 식각율이 1-3Å/sec 되도록 실시한다.
또한, 건식방법으로 실시하는 경우는 CF4개스와 CHF3개스를 흘려주면서 Ar, He 개스를 흘려준다. 즉, 상기 CF4개스는 50 - 100 SCCM, 상기 CHF3개스는 30 -70 SCCM, 상기 Ar 은 50 - 200 SCCM, 상기 He 는 50 - 200 SCCM 으로 흘려주며, -20 내지 -40℃ 온도에서 실시한다.
상기한 바와같이 종래기술에 따른 반도체소자의 텅스텐 플러그 제조방법은, 하부 절연층의 두께를 종래보다 일정두께 두껍게 도포하고, 후속공정에서 텅스텐 플러그와 식각선택비 차이를 이용한 식각공정으로 상기 하부절연층을 식각하여 텅스텐 플러그를 도출시켜 형성함으로써 반도체소자의 콘택 공정을 용이하게 실시할 수 있도록 하는 효과를 제공한다.
제 1 도 내지 제 4 도는 종래기술에 의해 텅스텐 플러그를 제조하는 단계를 도시한 단면도.
제 5 도 및 제 9 도는 본 발명에 의해 텅스텐 플러그를 제조하는 단계를 도시한 단면도.
＜ 도면의 주요부분에 대한 부호의 설명 ＞
1 : 반도체기판 2 : 하부절연층
3 : 콘택홀 4 : 글루층
6 : 텅스텐막 6': 텅스텐 플러그

Claims (5)

  1. 반도체소자의 텅스텐 플러그 제조방법에 있어서,
    반도체기판 상에 하부 절연층을 형성하는 단계와,
    콘택마스크를 이용한 사진식각공정으로 상기 하부 절연층을 식각하여 콘택홀을 형성하는 단계와,
    전체표면 상부에 글루층을 소정 두께 형성하고, 상기 콘택홀을 매립하는 텅스텐막을 전체표면상부에 형성하는 단계와,
    상기 텅스텐막과 글루층을 전면식각하여 상기 하부 절연층을 노출시키는 동시에 상기 콘택홀을 매립하는 텅스텐 플러그를 형성하는 단계와,
    상기 텅스텐 플러그와의 식각선택비 차이를 이용하여 습식 또는 건식 방법으로 상기 하부 절연층을 일정두께 식각함으로써 상기 텅스텐 플러그를 돌출시키는 단계를 포함하는 텅스텐 플러그 제조방법.
  2. 제 1 항에 있어서,
    상기 하부 절연층은 산화막으로 형성되는 것을 특징으로 하는 텅스텐 플러그 제조방법.
  3. 제 1 항에 있어서,
    상기 글루층은 Ti/TiN 막으로 형성되는 것을 특징으로 하는 텅스텐 플러그제조방법.
  4. 제 1 항에 있어서,
    상기 습식방법은 50:1 = 순수 : HF 또는 50:1 = NH4F : HF 용액을 식각용액으로 이용하는 것을 특징으로 하는 텅스텐 플러그 제조방법.
  5. 제 1 항에 있어서,
    상기 건식방법은 CF4개스와 CHF3개스에 Ar 또는 He 개스를 공급한 것을 식각가스로 사용하는 것을 특징으로 하는 텅스텐 플러그 제조방법.
KR1019940039055A 1994-12-29 1994-12-29 텅스텐플러그제조방법 KR100347245B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019940039055A KR100347245B1 (ko) 1994-12-29 1994-12-29 텅스텐플러그제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019940039055A KR100347245B1 (ko) 1994-12-29 1994-12-29 텅스텐플러그제조방법

Publications (2)

Publication Number Publication Date
KR960026207A KR960026207A (ko) 1996-07-22
KR100347245B1 true KR100347245B1 (ko) 2002-11-04

Family

ID=37488752

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019940039055A KR100347245B1 (ko) 1994-12-29 1994-12-29 텅스텐플러그제조방법

Country Status (1)

Country Link
KR (1) KR100347245B1 (ko)

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05121564A (ja) * 1991-10-25 1993-05-18 Seiko Epson Corp 半導体装置及びその製造方法
JPH05291408A (ja) * 1992-04-15 1993-11-05 Nippon Steel Corp 半導体装置およびその製造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05121564A (ja) * 1991-10-25 1993-05-18 Seiko Epson Corp 半導体装置及びその製造方法
JPH05291408A (ja) * 1992-04-15 1993-11-05 Nippon Steel Corp 半導体装置およびその製造方法

Also Published As

Publication number Publication date
KR960026207A (ko) 1996-07-22

Similar Documents

Publication Publication Date Title
JP2001057386A (ja) エッチバックを用いた多結晶シリコンコンタクトプラグ形成方法およびこれを用いた半導体素子の製造方法
KR100244793B1 (ko) 반도체 소자의 콘택홀 형성방법
KR100347245B1 (ko) 텅스텐플러그제조방법
US20020142605A1 (en) Method for forming metal line of Al/Cu structure
US5981385A (en) Dimple elimination in a tungsten etch back process by reverse image patterning
KR0172042B1 (ko) 반도체 소자의 텅스텐 플러그 제조 방법
KR20000045442A (ko) 반도체소자의 콘택 형성방법
KR100200308B1 (ko) 반도체 소자의 콘택홀 형성방법
KR100578117B1 (ko) 반도체 장치의 배선 형성 방법
KR100321733B1 (ko) 금속 비트라인 산화방지용 질화막을 적용한 반도체 소자제조방법
KR0169759B1 (ko) 반도체 소자의 텅스텐 플러그 형성 방법
KR100431813B1 (ko) 반도체 소자의 캐패시터 형성 방법
KR100859254B1 (ko) 반도체 소자의 커패시터 제조 방법
KR100524804B1 (ko) 반도체 소자의 스토리지노드 콘택 플러그 형성방법
KR20050002005A (ko) 스토리지 노드 콘택홀 및 비트라인 절연막 스페이서를동시에 형성하는 반도체 소자 제조 방법
KR100228772B1 (ko) 반도체소자의 제조방법
KR100265828B1 (ko) 반도체소자 제조방법
KR20020058436A (ko) 반도체소자의 콘택홀 형성 방법
KR20040041794A (ko) 반도체 소자의 금속 배선 형성 방법
KR20000043219A (ko) 반도체소자의 콘택 형성방법
KR20000044905A (ko) 강유전 디램의 콘택 홀 형성 방법
KR20020046681A (ko) 반도체 소자의 콘택홀 형성방법
KR20020072402A (ko) 반도체 소자의 콘택 플러그 형성방법
KR20010073646A (ko) 폴리실리콘 스트링거 제거방법 및 이를 이용한 반도체장치의 커패시터의 스토리지 전극 형성 방법
KR19990005533A (ko) 반도체 소자의 콘택홀 형성 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120626

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20130620

Year of fee payment: 12

LAPS Lapse due to unpaid annual fee