KR0169759B1 - 반도체 소자의 텅스텐 플러그 형성 방법 - Google Patents
반도체 소자의 텅스텐 플러그 형성 방법 Download PDFInfo
- Publication number
- KR0169759B1 KR0169759B1 KR1019940037662A KR19940037662A KR0169759B1 KR 0169759 B1 KR0169759 B1 KR 0169759B1 KR 1019940037662 A KR1019940037662 A KR 1019940037662A KR 19940037662 A KR19940037662 A KR 19940037662A KR 0169759 B1 KR0169759 B1 KR 0169759B1
- Authority
- KR
- South Korea
- Prior art keywords
- etching
- tungsten
- temperature
- tungsten plug
- semiconductor device
- Prior art date
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
- H01L21/76883—Post-treatment or after-treatment of the conductive material
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Drying Of Semiconductors (AREA)
Abstract
본 발명은 반도체 소자간 전기적 연결을 위한 플러그 형성방법에 관한 것으로 플러그 형성을 위한 블랭킷 식각시 플러그 형성 물질이 손실되는 것을 방지하기 위해 식각온도를 달리하여 식각하는 것을 특징으로 한다.
Description
제1도는 종래 기술에 따른 텅스텐 플러그 형성 공정 단면도.
제2도는 온도 변화에 따른 텅스텐 식각속도의 변화를 보이는 그래프.
* 도면의 주요부분에 대한 부호의 설명
1 : 반도체 기판 또는 전도막 2 : 절연막
3 : 텅스텐 플러그
본 발명은 반도체 장치 제조 분야에 관한 것으로, 특히 상·하 층간의 전기적 연결을 위한 텅스텐 플러그(Plug) 형성 방법에 관한 것이다.
제1도는 종래 기술에 따른 텅스텐 플러그를 형성 공정 단면도로서, 반도체 기판 또는 전도막(1) 상에 절연막(2)을 형성한 다음, 절연막(2)을 선택적으로 식각하여 반도체 기판 또는 전도막(1)을 노출시키는 콘택홀을 형성하고, 상기 구조 상에 텅스텐막을 증착한 다음, SF6, Ar, O2가스 등의 혼합가스로 단일 식각 온도 조건에서 전면식각(blanket etch back) 공정을 실시하여 콘텍홀 내에 텅스텐막을 매립함으로써 텅스텐 플러그(3)를 형성한 상태를 보이고 있다.
상기와 같은 텅스텐 플러그 형성 공정에서는 식각 후에 잔류물을 남기지 않기 위해 과도식각(over etching)을 실시하는데, 이때 콘텍홀 내부의 텅스텐막까지 식각되어 텅스텐-플러그가 손상되는 문제점이 있다.
상기와 같은 종래기술의 문제점을 해결하기 위하여 안출된 본 발명은, 텅스텐 플러그의 손상을 방지할 수 있는 반도체 소자의 텅스텐 플러그 형성 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명은 콘택홀 형성이 완료된 반도체 기판 상에 플러그 형성을 위한 텅스텐막을 형성하는 제1단계; 상기 텅스텐막을 제1온도에서 종말점 식각하는 제2단계; 및 상기 텅스텐막을 제1온도보다 낮은 제2온도에서 과도식각하는 제3단계를 포함하는 반도체 소자의 텅스텐 플러그 형성 방법을 제공한다.
실험을 통하여 SF6및 O2혼합가스를 이용한 텅스텐 플러그 식각시 식각온도와 식각속도의 관계는 제2도와 같은 관계에 있음을 알 수 있었다. 제2도에서 실선은 콘택홀이 드러나기 전의 식각속도를 보이고, 점선은 콘택홀이 드러난 후의 식각속도를 보인다.
제2도와 같은 결과로부터, 종말점 식각온도 보다 낮은 온도에서 과도식각을 실시할 경우 과도식각의 식각속도가 종말점 식각의 식각속도 보다 상대적으로 느리기 때문에, 종래와 같이 단일 식각온도 조건으로 종말점 식각 및 과도식각을 실시할 때 보다 텅스텐 플러그의 손상 정도가 줄어든다.
이하, 본 발명의 일실시예에 따른 텅스텐 플러그 형성 방법을 설명한다.
반도체 기판 또는 전도막 상에 절연막을 형성하고, 절연막을 선택적으로 식각하여 반도체 기판 또는 전도막을 노출시키는 콘택홀을 형성한 후, 전체 구조 표면에 따라 접착층(Glue Layer)으로 Ti/TiN막을 형성하고, 콘택홀 내부 및 절연막상에 텅스텐막을 증착한다. 이어서, 20℃온도에서 종말점 식각을 실시하여 절연막 및 콘택홀 내부에 매립된 텅스텐막을 노출시킨 후, 식각잔여물을 제거하기 위하여 0℃ 내지 -20℃온도에서 텅스텐 플러그의 10% 범위로 과도식각을 실시한다. 이 때, 종말점 식각 및 과도식각은 SF6및 O2혼합가스를 사용하여 실시한다.
[실시예 1]
종말점 식각: SF6및 O2혼합가스로 20℃에서 식각
과도식각: SF6및 O2혼합가스로 -20℃ 내지 0℃에서 식각
전술한 바와 같이 이루어지는 본 발명의 일실시예에서는 종말점 식각은 식각속도가 빠른 온도에서 실시하고, 과도식각은 상대적으로 식각속도가 느린 온도에서 실시하여 과도식각시 텅스텐 플러그의 손상 정도를 감소시킨다.
이하, 본 발며의 다른 실시예에 따른 텅스텐 플러그 형성 방법을 설명한다.
반도체 기판 또는 전도막 상에 절연막을 형성하고, 절연막을 선택적으로 식각하여 반도체 기판 또는 전도막을 노출시키는 콘택홀을 형성한 후, 전체 구조 표면을 따라 접착층으로 Ti/TiN막을 형성하고, 콘택홀 내부 및 절연막 상에 텅스텐막을 증착한다. 이어서, 20℃온도에서 텅스텐막 두께의 50%를 과소식각하고, 0℃에서 종말점 식각을 실시하여 절연막 및 콘택홀 내부에 매립된 텅스텐막을 노출시킨 후, 식각잔여물을 제거하기 위하여 -20℃온도에서 텅스텐 플러그의 10% 범위로 과도식각을 실시한다. 이때, 과도식각, 종말점 식각 및 과도식각은 SF6, 및 O2혼합가스를 이용하여 실시한다.
[실시예 2]
과소식각: SF6, 및 O2혼합가스로 +20℃에서 식각
종말점 식각: SF6, 및 O2혼합가스로 0℃에서 식각
과도식각: SF6, 및 O2혼합가스로 -20℃에서 식각
전술한 바와 같이 이루어지는 본 발명의 다른 실시예에서는, 상대적으로 식각속도가 빠른 온도에서 과소식각을 실시하고, 과소식각이 실시된 온도보다 저온에서 종말점 식각을 실시한 다음, 과도식각을 종말점 식각보다 낮은 온도에서 실시하여 텅스텐 플러그가 손상되는 것을 방지한다.
상기와 같이 이루어지는 본 발명은 식각속도는 온도에 비례한다는 원리를 이용하여, 텅스텐 플러그를 형성을 위한 식각과정에서 과도식각을 종말점 식각보다 상대적으로 저온에서 실시함으로써 텅스텐 플러그의 손상을 방지할 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
Claims (6)
- 반도체 소자의 텅스텐 플러그(plug) 형성 방법에 있어서, 콘택홀 형성이 완료된 반도체 기판 상에 플러그 형성을 위한 텅스텐막을 형성하는 제1단계; 상기 텅스텐막을 제1온도에서 종말점 식각하는 제2단계; 및 상기 텅스텐막을 제1온도보다 낮은 제2온도에서 과도식각하는 제3단계를 포함하는 반도체 소자의 텅스텐 플러그 형성 방법.
- 제1항에 있어서, 상기 제1단계 후, 상기 텅스텐막을 상기 제1온도보다 높은 제3온도에서 과소식각하는 제4단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 텅스텐 플러그 형성 방법.
- 제1항 또는 제2항에 있어서, 상기 제2단계, 상기 제3단계 및 상기 제4단계는 SF6, 및 O2혼합가스를 사용하는 것을 특징으로 하는 반도체 소자의 텅스텐 플러그 형성 방법.
- 제3항에 있어서, 상기 제2단계는 0℃ 내지 20℃의 온도조건에서 실시되고, 상기 제3단계는 0℃ 내지 -20℃의 온도 조건에서 실시되는 것을 특징으로 하는 반도체 소자의 텅스텐 플러그 형성 방법.
- 제3항에 있어서, 상기 제4단계는 20℃의 온도 조건에서 실시되고, 상기 제2단계는 0℃의 온도 조건에서 실시되고, 상기 제3단계는 -20℃의 온도 조건에서 실시되는 것을 특징으로 하는 반도체 소자의 텅스텐 플러그 형성 방법.
- 제5항에 있어서, 상기 제4단계는, 상기 제1단계에서 형성된 텅스텐막 두께의 50%를 식각하고, 상기 제3단계는, 상기 텅스텐 플러그의 10%를 식각하는 것을 특징으로 하는 반도체 소자의 텅스텐 플러그 형성 방법.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019940037662A KR0169759B1 (ko) | 1994-12-28 | 1994-12-28 | 반도체 소자의 텅스텐 플러그 형성 방법 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019940037662A KR0169759B1 (ko) | 1994-12-28 | 1994-12-28 | 반도체 소자의 텅스텐 플러그 형성 방법 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR960026183A KR960026183A (ko) | 1996-07-22 |
KR0169759B1 true KR0169759B1 (ko) | 1999-02-18 |
Family
ID=19404088
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1019940037662A KR0169759B1 (ko) | 1994-12-28 | 1994-12-28 | 반도체 소자의 텅스텐 플러그 형성 방법 |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR0169759B1 (ko) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN108885988A (zh) * | 2016-03-31 | 2018-11-23 | 东京毅力科创株式会社 | 基片液处理装置、基片液处理方法和存储有基片液处理程序的计算机可读存储介质 |
-
1994
- 1994-12-28 KR KR1019940037662A patent/KR0169759B1/ko not_active IP Right Cessation
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN108885988A (zh) * | 2016-03-31 | 2018-11-23 | 东京毅力科创株式会社 | 基片液处理装置、基片液处理方法和存储有基片液处理程序的计算机可读存储介质 |
CN108885988B (zh) * | 2016-03-31 | 2023-09-01 | 东京毅力科创株式会社 | 基片液处理装置、基片液处理方法和存储有基片液处理程序的计算机可读存储介质 |
Also Published As
Publication number | Publication date |
---|---|
KR960026183A (ko) | 1996-07-22 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2000077625A5 (ko) | ||
JPH0817930A (ja) | エッチング・ストップ層を利用する半導体装置構造とその方法 | |
KR100277377B1 (ko) | 콘택트홀/스루홀의형성방법 | |
JPH10189482A (ja) | コンタクトホール内の導電性プラグ形成方法 | |
KR0169759B1 (ko) | 반도체 소자의 텅스텐 플러그 형성 방법 | |
KR20040059982A (ko) | 반도체소자의 전도 패턴 형성 방법 | |
KR100243283B1 (ko) | 반도체장치의 커패시터 제조방법 | |
KR19980053692A (ko) | 반도체 소자의 금속 배선 형성방법 | |
KR100859254B1 (ko) | 반도체 소자의 커패시터 제조 방법 | |
KR20000045482A (ko) | 반도체소자의 식각방법 | |
KR100377163B1 (ko) | 반도체소자의 폴리실리콘 플러그 형성 방법 | |
KR100457408B1 (ko) | 반도체소자의텅스텐플러그형성방법 | |
KR100367694B1 (ko) | 반도체소자의콘택제조방법 | |
KR900001057B1 (ko) | 반도체 집적회로를 제조시 전극 형성방법 | |
KR970007437B1 (ko) | 반도체소자의 제조방법 | |
KR19990055779A (ko) | 반도체 소자의 콘택형성 방법 | |
KR100347245B1 (ko) | 텅스텐플러그제조방법 | |
KR100259071B1 (ko) | 반도체소자의 식각방법 | |
KR950014268B1 (ko) | 콘택형성방법 | |
KR100604759B1 (ko) | 반도체 소자의 제조 방법 | |
KR100321697B1 (ko) | 반도체장치제조방법 | |
KR920008400B1 (ko) | 비어필링을 위한 블랭키트 텅스텐의 습식 에치-백 방법 | |
KR100234907B1 (ko) | 반도체 소자 제조방법 | |
KR0137980B1 (ko) | 텅스텐 플러그 제조방법 | |
KR100197953B1 (ko) | 2중 메탈 제조방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
E902 | Notification of reason for refusal | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
FPAY | Annual fee payment |
Payment date: 20050923 Year of fee payment: 8 |
|
LAPS | Lapse due to unpaid annual fee |