KR19990055779A - 반도체 소자의 콘택형성 방법 - Google Patents

Abstract

본 발명은 반도체 소자의 콘택형성 방법에 관한 것으로, 비트라인 콘택형성을 위한 절연막의 식각시 습식식각법을 이용하여 워드라인의 상층인 실리사이드막까지 등방성 식각하므로써 상기 비트라인 콘택의 사이즈를 크게하여 콘택저항을 개선시킨 반도체 소자의 콘택형성 방법에 관한 것이다.

Description

반도체 소자의 콘택형성 방법

본 발명은 반도체 소자의 콘택형성 방법에 관한 것으로, 비트라인 콘택형성을 위한 절연막의 식각시 습식식각법을 이용하여 워드라인의 상층인 실리사이드막을 등방성 식각하므로써 상기 비트라인 콘택의 사이즈를 크게하여 콘택저항을 개선시킨 반도체 소자의 콘택형성 방법에 관한 것이다.

일반적으로, 반도체 디바이스 형성에서 워드라인은 폴리 실리콘막과 그 상부의 실리사이드막으로 구성된 폴리사이드막으로 구성되는데, 그 상부에 콘택을 형성한 후 폴리사이드막을 증착할 경우 콘택저항이 높아진다.

도 1 은 종래의 기술에 따라 형성된 콘택을 도시한 단면도로, 반도체 기판(10)의 상부에 폴리실리콘막(12)을 형성한 후 그 상부에 실리사이드막(14)을 증착하여 폴리사이드막(12와14)으로 이루어진 적층구조의 워드라인을 형성한다.

다음, 상기 폴리사이드막(12와 14)을 패턴닝한 후 그 위에 절연막(16)을 증착한다.

그 다음, 워드라인과 반도체 기판(10) 위에 각각 콘택(18, 20)을 형성한다.

그런다음, 반도체 기판 전면의 상부에 폴리실리콘막(22)과 실리사이드막(24)을 순차적으로 형성하여 비트라인을 증착한다.

그런데, 종래의 콘택형성 방법은 상기 비트라인의 증착시 콘택에서 워드라인의 실리사이드막(14)과 비트라인의 폴리실리콘막(22)이 접촉하게 되면서 콘택저항이 급격하게 올라가는 경우가 발생한다.

또한, 이와같은 현상은 콘택사이즈가 작아질수록 더욱 심각해지는 문제점이 있다.

따라서, 본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 본 발명의 목적은 워드라인의 상부에 비트라인 콘택의 형성시 상기 워드라인의 상층을 이루는 실리사이드막을 등방성 식각함으로써 콘택사이즈를 크게 형성하여 콘택저항을 개선한 반도체 소자의 콘택형성 방법을 제공하는데 있다.

도 1 은 종래의 기술에 따라 형성된 콘택을 도시한 단면도

도 2a 내지 도 2d는 본 발명에 따른 콘택형성 단계를 도시한 단면도

<도면의 주요부분에 대한 부호의 설명>

10 : 반도체 기판 12 : 제1 폴리실리콘막

14 : 제1 실리사이드막 16 : 절연막

18 , 20 : 비트라인 콘택 22 : 제2 폴리실리콘막

24 : 제2 실리사이드막 30 : 워드라인

상기 목적을 달성하기 위하여, 본 발명에 의한 반도체 소자의 콘택형성 방법은 반도체 기판의 상부에 제1 폴리실리콘과 제1 실리사이드를 순차적으로 증착하여 적층구조의 게이트전극을 형성하는 공정과,

상기 구조의 전표면에 절연막을 형성한 후, 비트라인 콘택홀로 예상되어 있는 부분의 절연막을 제거하여 비트라인 콘택을 형성하되, 상기 반도체 기판의 비트라인이 노출되어 있는 부분에 비트라인 콘택을 형성하는 공정과,

상기 게이트전극이 노출되어 있는 부분에 습식식각에 의해 상기 절연막 및 제1 실리사이드막을 식각하여 비트라인 콘택을 형성하는 공정과,

상기 구조 전면에 제2 폴리실리콘을 증착한 후 전면식각하여 폴리실리콘막을 형성하는 공정과,

상기 폴리실리콘막의 상부에 제2 실리사이드를 증착하여 비트라인을 형성하는 공정으로 이루어지는 것을 특징으로 한다.

상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부된 도면과 관련한 다음의 상세한 설명을 통하여 보다 분명해 질 것이다. 이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.

도 2a 내지 도 2d 는 본 발명에 따른 콘택형성 단계를 도시한 단면도이다.

우선, 반도체 기판(10)의 상부에 폴리실리콘과 실리사이드를 순차적으로 증착하여 폴리사이드막(12와14)을 형성한 후, 상기 폴리사이드막(12와14)을 통상의 방법에 의해 패턴닝하여 적층구조의 워드라인을 형성한다.(도2a 참조)

다음, 상기 폴리사이드막(12와14) 패턴의 상부에 절연막(16)을 형성한 후, 상기 절연막(16)에서 비트라인 콘택홀로 예상되어 있는 부분을 제거하여 비트라인 콘택홀을 형성하되, 상기 반도체 기판의 비트라인이 노출되어 있는 부분에 비트라인 콘택홀을 형성하고, 또 상기 워드라인이 노출되어 있는 부분에 습식식각에 의해 상기 절연막 및 워드라인의 실리사이드막을 식각하여 또하나의 비트라인 콘택홀을 형성한다.(도2b 참조)

그런데, 워드라인 위에 형성된 비트라인 콘택홀(18)은 상기 절연막(16) 및 워드라인의 실리사이드막(14)을 습식식각에 의해 등방성 식각(isotropic etching)하게 되며, 반도체 기판(10)위의 비트라인 콘택홀(20)은 상기 반도체 기판(10)에 대해 손상이 적은 공정에 의해 형성하게 된다.

그리고, 상기 워드라인 위의 비트라인 콘택(18)형성을 위한 등방성 식각(isotropic etching)에서는 화학 반응이 수직으로 일어날 뿐만 아니라 수평으로도 일어나게 되어 감광막에 의해 보호받아야 할 절연막(16)의 끝부분이 원형으로 식각되어 없어지는 언더컷(undercut) 현상이 발생한다. 그결과, 비트라인 콘택(18)이 넓게 형성되어 콘택저항이 작아지는 것이다.(도2b에 도시됨)

상기 비트라인 콘택(18, 20)을 형성한 다음, 상기 감광막 패턴을 제거한 후 반도체 기판(10) 전면의 상부에 폴리실리콘을 증착하여 폴리실리콘막(22)을 형성한다.(도2c에 도시됨)

그 다음, 상기 폴리실리콘막(22)을 전면식각하여 콘택(18, 20)에서는 프러그형태로 식각되고, 콘택이 아닌 나머지 부분에서는 매우 얇은 폴리실리콘막을 이룬다음, 그 상부에 실리사이드막을 형성한다.

그리고, 본 발명에 의한 비트라인 콘택형성 방법에서는 비트라인과 워드라인의 실리사이드로 텅스텐 실리사이드 및 타이타늄 실리사이드를 사용한다.

이상에서 설명한 바와같이 본 발명에 따른 반도체소자의 콘택형성 방법에 의하면, 습식식각에 의해 워드라인의 실리사이드막을 식각하므로써, 콘택의 사이즈가 커지고, 비트라인의 폴리실리콘막과 워드라인의 폴리실리콘막이 직접 접촉하게 되어 콘택저항이 매우 낮고 균일해지는 매우 뛰어난 효과가 있다.

아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가 등이 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구의 범위에 속하는 것으로 보아야 할 것이다.

Claims (4)

1. 반도체 기판의 상부에 제1 폴리실리콘과 제1 실리사이드를 순차적으로 증착하여 적층구조의 게이트전극을 형성하는 공정과,

   상기 구조의 전표면에 절연막을 형성한 후, 비트라인 콘택홀로 예상되어 있는 부분의 절연막을 제거하여 비트라인 콘택을 형성하되, 상기 반도체 기판의 비트라인이 노출되어 있는 부분에 비트라인 콘택을 형성하는 공정과,

   상기 게이트전극이 노출되어 있는 부분에 습식식각에 의해 상기 절연막 및 제1 실리사이드막을 식각하여 비트라인 콘택을 형성하는 공정과,

   상기 구조 전면에 제2 폴리실리콘을 증착한 후 전면식각하여 폴리실리콘막을 형성하는 공정과,

   상기 폴리실리콘막의 상부에 제2 실리사이드를 증착하여 비트라인을 형성하는 공정으로 이루어지는 것을 특징으로 하는 반도체 소자의 콘택형성 방법.
2. 제 1 항에 있어서,

   상기 제1 및 제2 실리사이드는 텅스텐 실리사이드를 사용하는 것을 특징으로 하는 반도체 소자의 콘택형성 방법.
3. 제 1 항에 있어서,

   상기 제1 및 제2 실리사이드는 타이타늄 실리사이드를 사용하는 것을 특징으로 하는 반도체 소자의 콘택형성 방법.
4. 제 1 항에 있어서,

   상기 습식 식각은 워드라인의 하층을 이루는 폴리실리콘막을 소정의 두께만큼 식각시키는 것을 특징으로 하는 반도체 소자의 콘택형성 방법.