KR100461334B1 - 반도체소자의콘택홀형성방법 - Google Patents
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Abstract
본 발명은 반도체소자의 콘택홀 형성방법에 관한 것으로, 제1폴리실리콘과 제1텅스텐 실리사이드 적층구조의 게이트전극과 불순물 접합영역으로 형성된 트랜지스터를 형성하고 전체표면상부에 제1층간절연막/평탄화절연막/제2층간절연막을 적층한 다음, 상기 제1폴리실리콘을 노출시키는 제1콘택홀을 형성하고 상기 불순물 접합영역을 노출시키는 제2콘택홀을 형성한 다음, 상기 제1콘택홀과 제2콘택홀을 매립하는 제2폴리실리콘과 제2텅스텐 실리사이드 적층구조의 비트라인을 형성함으로써 콘택저항을 감소시켜 반도체소자의 특성 및 신뢰성을 향상시키고 그에 따른 반도체소자의 고집적화를 가능하게 하는 기술이다.
Description
본 발명은 반도체소자의 콘택홀 형성방법에 관한 것으로, 반도체 제조 공정에서 회로를 구현하기 위한 첫 번째 라인으로서 저항이 낮은 폴리사이드를 이용하여 트랜지스터의 게이트와 주변회로를 구성하는 경우 폴리사이드와 연결되는 폴리 2콘택 저항의 저항을 감소시켜 폴리사이드를 이용한 반도체 소자를 안정적으로 제조할 수 있도록 하는 기술에 관한 것이다.
트랜지스터의 게이트전극은 폴리실리콘을 사용하는 것이 일반적이었다. 그러나, 반도체 소자가 고집적화되면서 폴리실리콘 라인으로 구동해야 할 트랜지스터의 수가 증가함에 따라 폴리실리콘의 라인 저항으로 인한 전압 강하가 문제시 되었다. 따라서, 이러한 문제를 해결하기 위해 폴리실리콘과 텅스텐 실리사이드를 결합시킨 폴리사이드의 구조로 게이트전극, 즉 워드라인을 이용하게 되었다. 참고로, 폴리 실리콘의 저항은 50여Ω/□ 정도이고 폴리사이드의 저항은 10여Ω/□ 정도이므로 저전압으로 많은 수의 트랜지스터의 게이트를 구동시킬 수 있는 것이다.
그러나, 폴리사이드 게이트 라인을 사용하게 되면서 이와 연결되는 폴리2 콘택저항이 훨씬 커지게 된다.
이는 폴리 2콘택 형성시 폴리사이드 윗 계면 구조의 변화에 기인된다. 폴리 2콘택 형성시 폴리사이드 식각에 사용되는 플라즈마의 탄소와 산소 원소가 텅스텐 실리사이드와의 결합으로 새로운 화합물이 발생되기 때문이다.
WSix -------->W + Si
W + Si + C (in plasma) ----> WCx or SiCx
WSix -------->W + Si
W + Si + O (in plasma) ----> WO3 or SiC2
즉, 콘택 식각시 사용되는 탄소와 산소가 함유된 혼합기체 플라즈마가 W 및 Si 과 반응하여 오염층을 만드는 것이다. 상기 오염층은 콘택저항을 매우 크게 만들게 된다.
또한 콘택 형성시 WSi 층 표면에 식각에 이용되는 플라즈마 이온들의 충격이 누적되어 결정구조가 열화되어 다결정 구조에서 비정질 구조로 전이하는 향상을 보이게 된다. 이 또한 저항을 높이게 되는 결과를 가져온다.
도 1 는 종래기술에 따른 반도체소자의 콘택홀 형성방법을 도시한 단면도이다.
먼저, 반도체기판(71) 상부에 게이트 전극용 폴리실리콘(73)을 형성하고 그 상부에 텅스텐 실리사이드(75)를 형성한다. 그리고, 게이트전극마스크(도시안됨)를 이용한 식각공정으로 상기 텅스텐 실리사이드(75)와 폴리실리콘(73)의 적층구조인 폴리사이드 형태의 게이트전극을 형성한다.
그리고, 상기 게이트전극 측벽에 절연막 스페이서(77)를 형성한다.
그리고, 전체표면상부에 하부절연층(79)을 형성한다. 이때, 상기 하부절연층(79)은 비.피.에스.지. ( boro phospho silicate glass, 이하에서 BPSG 라 함 ) 와 같이 유동성이 우수한 절연물질로 형성한다.
그 다음에, 폴리2 콘택식각공정으로 상기 폴리사이드 구조로 형성된 게이트전극을 노출시키는 폴리2 콘택홀(81)을 형성한다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, 콘택형성시 과도 식각을 통해 텅스텐 실리사이드를 뚫고 폴리실리콘 계면이 드러날 때까지 식각을 실시하여 폴리실리콘과 폴리실리콘 끼리 직접 연결되게 하여 저항을 줄임으로써 폴리2 콘택저항을 감소시키는 반도체소자의 콘택홀 형성방법을 제공하는데 그 목적이 있다.
이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 콘택홀 형성방법은,
제1폴리실리콘과 제1텅스텐 실리사이드 적층구조의 게이트전극과 불순물 접합영역으로 형성된 트랜지스터를 형성하는 공정과,
전체표면상부에 제1층간절연막/평탄화절연막/제2층간절연막을 적층하는 공정과,
상기 제1층간절연막/평탄화절연막/제2층간절연의 적층구조 및 제1텅스텐 실리사이드를 식각하여 상기 제1폴리실리콘을 노출시키는 제1콘택홀을 형성하되, 상기 제1폴리실리콘과 제1,2층간절연막/평탄화절연막의 식각선택비 차이를 이용한 식각공정으로 형성하는 공정과,
상기 불순물 접합영역 상의 제1층간절연막/평탄화절연막/제2층간절연막의 적층구조를 식각하여 상기 불순물 접합영역을 노출시키는 제2콘택홀을 형성하는 공정과,
상기 제1콘택홀과 제2콘택홀을 매립하는 제2폴리실리콘과 제2텅스텐 실리사이드 적층구조의 비트라인을 형성하는 공정을 포함하는 것을 제1특징으로 한다.
또한, 이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 콘택홀 형성방법은,
제1폴리실리콘과 제1텅스텐 실리사이드 적층구조의 게이트전극과 불순물 접합영역으로 형성된 트랜지스터를 형성하는 공정과,
전체표면상부에 제1층간절연막, 평탄화절연막 및 제2층간절연막을 형성하는 공정과,
상기 제1폴리실리콘을 노출시키는 제1콘택홀을 일측에 형성하고 동시에 타측에 상기 제1콘택홀과 같은 높이로 평탄화절연막을 노출시키는 제2콘택홀을 형성하는 공정과,
상기 제2콘택홀 저부의 평탄화절연막과의 식각선택비 차이를 이용하여 상기 제1텅스텐 실리사이드층을 식각함으로써 제3콘택홀을 형성하는 공정과,
상기 제1폴리실리콘과 평탄화절연막, 제1층간절연막의 식각선택비 차이를 이용하여 상기 제1층간절연막을 식각함으로써 상기 불순물 접합영역에 제4콘택홀을 형성하는 공정과,
상기 제3콘택홀과 제4콘택홀을 매립하는 제2폴리실리콘과 제2텅스텐 실리사이드를 형성하여 비트라인을 형성하는 공정을 포함하는 것과,
상기 평탄화절연막은 화학기계연마 공정을 이용하여 형성된 것을 제2특징으로 한다.
한편, 이상의 목적을 달성하기 위한 본 발명의 원리는, 폴리2 콘택형성시 과도 식각을 통해 텅스텐 실리사이드층을 뚫고 폴리실리콘 계면이 드러날 때까지 식각공정을 실시하여 폴리실리콘과 폴리실리콘 끼리 직접 연결되게 하여 저항을 줄이는 방법으로서, 콘택계면에서의 WSi 오염층에 의한 저항 증가 문제를 해결할 수 있게 된다.
그러나, 반도체기판에 콘택되는 부분은 과도식각되지 않게 하는 것이다. 하기 표 1 은 종래와 같이 도 1 의 공정으로 폴리2 콘택을 형성한 경우와 본 발명에 과도식각을 실시하여 폴리2 콘택을 형성한 경우의 콘택저항을 도시한다.
[표 1]
이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.
도 2a 내지 도 2f 는 본 발명의 실시예에 따른 반도체소자의 콘택홀 형성방법을 도시한 단면도로서, 폴리2 콘택을 게이트전극과 반도체기판의 불순물 접합영역에 동시에 형성하는 경우를 도시한다.
먼저, 반도체기판(11) 위에 트랜지스터 형성을 위해 게이트 산화막(도시안됨)을 성장 시킨후 제1폴리 실리콘(13)과 제1텅스텐 실리 사이드(15)를 형성시킨다.
그리고, 게이트전극 마스크(도시안됨)를 이용한 식각공정으로 상기 제1텅스텐 실리사이드(15)와 제1폴리실리콘(13)을 식각하여 게이트전극을 형성한다.
다음으로 트랜지스터 역할을 위한 임플란트 ( IMPLANT ) 공정으로 불순물 접합영역(19)을 형성하고, 상기 게이트전극의 측벽에 절연막 스페이서(17)를 형성하여 트랜지스터를 형성한다.
그리고, 전체표면상부에 제1층간절연막(21)인 테오스(TEOS)산화막을 형성하고, 그 상부를 평탄화시키는 평탄화절연막(23)을 형성한다. 그리고, 상기 평탄화절연막(23) 상부에 제2층간절연막(25)을 형성한다.
이때, 상기 제1층간절연막(21)은 TEOS 등과 같은 산화막으로 형성하고, 상기 평탄화절연막(23)은 BPSG 와 같이 유동성이 우수한 절연막으로 형성하며, 상기 제2층간절연막(25)은 질화막으로 형성한다. (도 2a)
다음으로, 상기 제2층간절연막(25) 상부에 제1비아콘택마스크(도시안됨)를 이용한 식각공정으로 상기 게이트전극 상측의 제2층간절연막(25)의 상측을 노출시키는 제1감광막패턴(27)을 형성한다. (도 2b)
그리고, 상기 제1감광막패턴(27)을 마스크로하여 상기 제2층간절연막(25), 평탄화절연막(23), 제1층간절연막(21) 및 제1텅스텐 실리사이드(15)를 순차적으로 식각하여 상기 제1폴리실리콘(13)을 노출시키는 제1콘택홀(29)을 형성한다.
그리고, 상기 제1감광막패턴(27)을 제거한다. (도 2c)
그 다음에, 전체표면 상부에 제2감광막패턴(31)을 형성한다. 이때, 상기 제2감광막패턴(31)은 제2비트라인마스크(도시안됨)를 이용한 노광 및 현상공정으로 형성한다. (도 2d)
그리고, 상기 제2감광막패턴(31)을 마스크로하여 상기 반도체기판(11)의 불순물 접합영역(19)을 노출시키는 제2콘택홀(33)을 형성하고, 상기 제2감광막패턴(31)을 제거한다. (도 2e)
그 다음에, 전체표면상부에 제2폴리실리콘(35)과 제2텅스텐 실리사이드(37) 적층구조로 상기 콘택홀(29,33)을 매립하는 비트라인을 형성한다. (도 2f)
도 3a 내지 도 3f 는 본 발명의 다른 실시예에 따른 반도체소자의 콘택홀 형성방법을 도시한 단면도로서, 폴리2 콘택을 게이트전극과 반도체기판의 불순물 접합영역에 동시에 형성하는 경우를 도시한다.
먼저, 반도체기판(41) 위에 트랜지스터 형성을 위해 게이트 산화막(도시안됨)을 성장 시킨후 제1폴리실리콘(43)과 제1텅스텐 실리 사이드(45)를 형성시킨다.
그리고, 게이트전극 마스크(도시안됨)를 이용한 식각공정으로 상기 제1텅스텐 실리사이드(45)와 제1폴리실리콘(43)을 식각하여 게이트전극을 형성한다.
다음으로 트랜지스터 역할을 위한 임플란트 ( IMPLANT ) 공정으로 불순물 접합영역(49)을 형성하고, 상기 게이트전극의 측벽에 절연막 스페이서(47)를 형성하여 트랜지스터를 형성한다.
그리고, 전체표면상부에 제1층간절연막(51)을 형성하고, 그 상부를 평탄화시키는 평탄화절연막(53)을 형성한다. 그리고, 상기 평탄화절연막(53) 상부에 제2층간절연막(55)을 형성한다.
이때, 상기 제1층간절연막(51)은 TEOS 등과 같은 산화막으로 형성하고, 상기 평탄화절연막(53)은 BPSG 와 같이 유동성이 우수한 절연막으로 형성하며, 상기 제2층간절연막(55)은 질화막으로 형성한다.
그리고, 상기 제2층간절연막(55)은 상기 평탄화절연막(53)을 화학기계연마 ( CMP ) 방법으로 평탄화시키고 그 상부에 형성한다. (도 3a, 도 3b)
그 다음, 상기 제2층간절연막(55) 상부에 비아콘택마스크(도시안됨)를 이용한 식각공정으로 상기 게이트전극 상측의 제2층간절연막(55)의 상측을 노출시키며 반도체기판(41)의 불순물 접합영역(49)을 노출시키기 위한 감광막패턴(57)을 형성한다. (도 3c)
그리고, 상기 감광막패턴(57)을 마스크로하여 상기 제2층간절연막(55), 평탄화절연막(53) 및 제1층간절연막(51)을 순차적으로 식각하여 상기 제1텅스텐 실리사이드(45)를 노출시키는 제1콘택홀(59)과, 제2층간절연막(55)과 일정두께의 평탄화절연막(53)이 식각되어 형성된 제2콘택홀(61)을 형성한다.
여기서, 상기 제1콘택홀(59)은 상기 게이트전극이 형성되는 상측에 형성된 것이고, 제2콘택홀(61)은 상기 반도체기판(41)의 불순물 접합영역(49)에 형성된 것이다. (도 3d)
그 다음에, 상기 감광막패턴(57)을 제거한다. 그리고, 상기 제1텅스텐 실리사이드(45)와 평탄화절연막(53)의 식각선택비 차이를 이용한 식각공정으로 상기 제1텅스텐 실리사이드(45)을 식각하여 상기 제1폴리실리콘(43)을 노출시키는 제3콘택홀(63)을 형성한다. 이때, 상기 제3콘택홀(63)은 상기 제1콘택홀(59) 상태에서 상기 제1텅스텐 실리사이드(45)를 식각하여 형성한 것이다. (도 3e)
그 다음에, 상기 감광막패턴(57)을 제거하고, 상기 제2층간절연막(55)을 마스크로하고 상기 제1폴리실리콘(43)을 식각장벽으로 하여 상기 제2콘택홀(61)의 저부를 식각하여 상기 반도체기판(41)의 불순물 접합영역(49)을 노출시키는 제4콘택홀(65)을 형성한다.
이때, 상기 제4콘택홀(65) 식각공정은 제1층간절연막(51), 평탄화절연막(53)을 상기 제1폴리실리콘(43)과의 식각선택비 차이를 이용하여 식각한 것이다.
후속공정으로 상기 제3,4콘택홀(63,65)을 매립하는 제2폴리실리콘(도시안됨)과 제2텅스텐 실리사이드(도시안됨)를 형성하여 비트라인을 형성한다. (도 3f)
아울러, 본 발명은 금속배선콘택공정에 적용하여 콘택저항이 감소된 금속배선을 형성할 수도 있다.
이상에 설명한 바와 같이 본 발명에 따른 반도체소자의 콘택홀 형성방법은, 폴리2 콘택공정시, 다시 말하면 비트라인 콘택공정시 제2폴리실리콘을 제1폴리실리콘과 접속되도록 함으로써 콘택저항을 감소시켜 소자의 동작특성을 향상시키고 반도체소자의 특성 및 신뢰성을 향상시키며, 그에 따른 반도체소자의 고집적화를 가능하게 하는 효과가 있다.
도 1 은 종래기술에 따른 반도체소자의 콘택홀 형성방법을 도시한 단면도.
도 2a 내지 도 2f 는 본 발명의 실시예에 따른 반도체소자의 콘택홀 형성방법을 도시한 단면도.
도 3a 내지 도 3f 는 본 발명의 다른 실시예에 따른 반도체소자의 콘택홀 형성방법을 도시한 단면도.
< 도면의 주요부분에 대한 부호의 설명 >
11,41,71 : 반도체기판 13,43 : 제1폴리실리콘
15,45 : 제1텅스텐 실리사이드 17,47,77 : 절연막 스페이서
19,49 : 불순물 접합영역 21,51 : 제1층간절연막
23,53,79 : 평탄화절연막 25,55 : 제2층간절연막
27 : 제1감광막패턴 29,59 : 제1콘택홀
31 : 제2감광막패턴 33,61 : 제2콘택홀
35 : 제2폴리실리콘 37 : 제2텅스텐 실리사이드
57 : 감광막패턴 63 : 제3콘택홀
65 : 제4콘택홀 81 : 콘택홀
Claims (3)
- 제1폴리실리콘과 제1텅스텐 실리사이드 적층구조의 게이트전극과 불순물 접합영역으로 형성된 트랜지스터를 형성하는 공정과,전체표면상부에 제1층간절연막/평탄화절연막/제2층간절연막을 적층하는 공정과,상기 제1층간절연막/평탄화절연막/제2층간절연의 적층구조 및 제1텅스텐 실리사이드를 식각하여 상기 제1폴리실리콘을 노출시키는 제1콘택홀을 형성하되, 상기 제1폴리실리콘과 제1,2층간절연막/평탄화절연막의 식각선택비 차이를 이용한 식각공정으로 형성하는 공정과,상기 불순물 접합영역 상의 제1층간절연막/평탄화절연막/제2층간절연막 적층구조를 식각하여 상기 불순물 접합영역을 노출시키는 제2콘택홀을 형성하는 공정과,상기 제1콘택홀과 제2콘택홀을 매립하는 제2폴리실리콘과 제2텅스텐 실리사이드 적층구조의 비트라인을 형성하는 공정을 포함하는 반도체소자의 콘택홀 형성방법.
- 제1폴리실리콘과 제1텅스텐 실리사이드 적층구조의 게이트전극과 불순물 접합영역으로 형성된 트랜지스터를 형성하는 공정과,전체표면상부에 제1층간절연막, 평탄화절연막 및 제2층간절연막을 형성하는 공정과,상기 제1폴리실리콘을 노출시키는 제1콘택홀을 일측에 형성하고 동시에 타측에 상기 제1콘택홀과 같은 높이로 평탄화절연막을 노출시키는 제2콘택홀을 형성하는 공정과,상기 제2콘택홀 저부의 평탄화절연막과의 식각선택비 차이를 이용하여 상기 제1텅스텐 실리사이드층을 식각함으로써 제3콘택홀을 형성하는 공정과,상기 제1폴리실리콘과 평탄화절연막, 제1층간절연막의 식각선택비 차이를 이용하여 상기 제1층간절연막을 식각함으로써 상기 불순물 접합영역에 제4콘택홀을 형성하는 공정과,상기 제3콘택홀과 제4콘택홀을 매립하는 제2폴리실리콘과 제2텅스텐 실리사이드를 형성하여 비트라인을 형성하는 공정을 포함하는 반도체소자의 콘택홀 형성방법.
- 제 2 항에 있어서,상기 평탄화절연막은 화학기계연마 공정을 이용하여 형성된 것을 특징으로 하는 반도체소자의 콘택홀 형성방법.
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