KR100505596B1 - 반도체 장치의 제조공정에 있어서 콘택 형성방법 - Google Patents

반도체 장치의 제조공정에 있어서 콘택 형성방법 Download PDF

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Abstract

반도체 장치의 콘택형성방법에 관해 개시되어 있다. 본 발명은 여기서 반도체 기판 상에 게이트 적층물을 형성하고, 상기 반도체 기판 상에 게이트 적층물을 덮는 제1 층간 절연층을 형성하는 단계, 상기 제1 층간 절연층에 상기 셀 영역의 상기 반도체 기판이 노출되는 제1 콘택홀을 형성하고, 상기 제1 층간 절연층 상에 상기 제1 콘택홀을 채우는 패드 도전층 패턴을 형성하는 단계, 상기 제1 층간 절연층 및 상기 패드 도전층 패턴의 전면에 제2 층간 절연층을 형성하는 단계, 상기 제2 층간 절연층 상에 감광막 패턴을 형성하는 단계, 상기 감광막 패턴을 마스크로 하여 패드 도전층 패턴 및 상기 주변회로영역의 상기 반도체 기판이 노출될 때까지 상기 제2 층간 절연층을 식각하여 상기 패드 도전층 패턴이 노출되는 비어홀과 상기 주변회로영역의 상기 반도체 기판이 노출되는 제2 콘택홀을 동시에 형성하는 단계 및 상기 감광막 패턴을 제거한 후, 상기 제1 및 제2 층간 절연층에 상기 주변회로영역 상에 형성된 게이트 적층물의 게이트 전극이 노출되는 제3 콘택홀을 형성하는 제9 단계를 포함하되, 상기 비어홀과 상기 제2 콘택홀은 깊이가 다른 것을 특징으로 하는 콘택 형성 방법을 제공한다.

Description

반도체 장치의 제조공정에 있어서 콘택 형성방법{Method for forming contacts of a semiconductor device}
본 발명은 반도체 장치의 제조공정에 관한 것으로서 특히, 단차 정도가 서로 다른 영역에 콘택을 형성하는 방법에 관한 것이다.
반도체 장치의 제조공정에서 디자인 룰(design rule)이 한계치(예컨대, 0.18㎛)이하로 되면서 게이트 동작을 원활하게 하기 위해 얕은 정크션(junction)이 필요하다. 이를 위해 선행되어야 할 것이 정크션을 형성할 영역을 오픈시키는 콘택을 형성하는 것이다.
현재, 반도체 장치의 제조공정에서 콘택, 특히 다이렉트 콘택(Direct contact)을 형성하기 위해 노출해야할 부분은 셀내 활성영역과 코아(core)의 N+, P+영역, 게이트 전극등이다. 그런데, 이 부분들을 노출시키기 위해선 각 부분을 덮고 있는 물질층을 제거해야 하는데, 문제는 각 부분을 덮고 있는 물질층의 두께가 다르고 막질의 구성이 다르다는 것이다.
이러한 상황에서 종래 기술은 다음과 같은 콘택 형성방법을 제시하고 있다.
이하, 종래 기술에 의한 반도체 장치의 제조공정에 있어서 콘택 형성방법을 첨부된 도면을 참조하여 설명한다.
도 1을 참조하면, 반도체 기판(10)을 셀 영역(C)과 주변회로영역(P)으로 구분한 다음, 상기 각 영역 상에 게이트 도전층(12)과 게이트 절연막(14)으로 이루어진 게이트 적층물이 형성된다. 이어서, 상기 게이트 적층물의 측면에 게이트 스페이서(16)가 형성된다. 이러한 결과물 상에 제1 층간절연막(18)이 형성된다. 상기 제1 층간절연막(18)에 상기 반도체 기판(10)을 노출시키는 콘택홀(20)을 형성한다. 상기 제1 층간절연막(18) 상에 상기 콘택홀(20)을 채우는 패드 도전층 패턴(22)이 형성된다. 상기 결과물 전면에 제2 층간절연막(24)이 형성된다. 상기 제2 층간절연막(24) 상에 상기 패드 도전층 패턴(22)과 상기 주변회로영역(P)에 형성된 상기 게이트 도전층(12)의 노출시키고자 하는 영역을 한정하는 포토레지스트막 패턴(16)을 형성한다. 상기 포토레지스트막 패턴(26)을 식각마스크로 하여 상기 제2 층간 절연막(24)의 노출된 부분(28)을 식각한다. 상기 식각은 상기 셀 영역에서 패드 도전층 패턴(22)이 노출되고 상기 주변회로영역에서 게이트 전극(12)이 노출될 때 까지 실시한다. 이후, 상기 포토레지스트막 패턴(26)을 에싱하여 제거한다. 이 결과, 상기 패드 도전층 패턴(22)의 계면을 노출시키는 제1 비어홀(30)과 상기 게이트 전극(12)을 노출시키는 제2 비어홀(32)이 형성된다.
그런데, 상기 제2 층간절연막(24)의 표면으로부터 상기 패드 도전층 패턴(22)의 표면까지의 제1 두께(t1)와 상기 게이트 절연막(14)까지의 제2 두께(t2)를 비교해보면, 상기 제2 두께(t2)가 상기 제1 두께(t1)보다 훨씬 두꺼운 것을 알 수 있다. 따라서, 상기 식각에서, 상기 패드 도전층 패턴(22)의 계면이 노출된 후에도 상기 게이트 도전층(12)은 노출되지 않은 상태이다. 따라서, 상기 식각은 상기 패드 도전층 패턴(22)의 계면이 노출된 후에도 계속 진행된다. 비록, 상기 제2 층간절연막(24)과 상기 패드 도전층 패턴(22)간의 식각선택비가 충분히 높지만, 상기 제1 두께(t1)와 제2 두께(t2)차가 심해서 상기 게이트 보호막(14)의 계면이 노출되고 계속해서 상기 게이트 전극(12)이 노출될 때 까지 상기 먼저 노출된 패드 도전층 패턴(22)은 계속 식각된다. 이러한 결과는 상기 제1 비어홀(30)을 형성하기 위해 식각해야할 물질막이 상기 제2 층간절연막(24) 하나인 반면, 상기 제2 비어홀(32)을 형성하기 위해 식각해야할 물질막은 그 구성물질이 서로 다른 상기 제2 층간절연막(24)과 상기 게이트 보호막(14)이다. 따라서, 먼저 노출된 면의 식각에 의한 손상은 더욱 심해진다.
이러한 이유로 인해 도 2에 도시한 바와 같이 상기 패드 도전층 패턴(22)의 정크션 형성부분(34)이 심하게 손상된다.
따라서, 본 발명이 이루고자하는 기술적 과제는 상술한 종래 기술에 나타나는 문제점을 해소하기 위해 기판의 적어도 두 군데 이상의 영역에 콘택을 형성하는데 있어서, 상기 콘택이 형성되는 영역 상에 형성된 물질막의 구성이나 두께가 콘택을 형성하고자 하는 영역마다 다른 경우에도 상기 물질막 아래의 하부막이 손상됨이 없이 상기 하부막의 표면을 노출시킬 수 있는 반도체 장치의 콘택 형성방법을 제공함에 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명에 의한 반도체 장치의 제조공정에 있어서 콘택 형성방법은 다음과 같다.
반도체 기판 상에 형성된 물질막의 특성이 서로 다른 영역에 콘택홀을 형성하는 방법에 있어서, 상기 물질막을 동일한 특성을 나타내는 영역별로 구분한 다음 상기 각 영역별로 순차적으로 상기 콘택홀을 형성하는 것을 특징으로 한다.
여기서, 상기 물질막의 특성은 상기 반도체기판 또는 상기 반도체 기판 상에 형성된 구조물로부터 상기 물질막 표면까지의 상기 물질막의 두께 및 상기 물질막을 구성하는 물질이다.
또한, 상기 물질막은 실리콘 산화막으로 형성한다.
상기 콘택홀은 상기 물질막의 두께 특성이 동일한 영역에 먼저 형성한다. 여기서, 상기 물질막의 두께 특성이 동일한 영역은 상기 반도체 기판의 셀 및 주변회로영역이다.
상기 콘택홀은 상기 물질막의 구성이 동일한 영역에 먼저 형성한다. 여기서, 상기 물질막의 구성이 동일한 영역은 상기 반도체 기판에서 셀 영역의 패드 도전층 패턴 영역과 주변회로영역의 반도체 기판이다.
상기 콘택홀은 상기 물질막의 구성이 아래 위로 다른 영역에 먼저 형성한다. 여기서, 상기 물질막의 구성이 아래 위로 다른 영역은 상기 반도체 기판의 게이트 전극이 형성된 영역이다.
상기 콘택홀을 형성하기 위한 식각수단으로서 고밀도 플라즈마(High Density Plasma:이하, HDP라 함)를 사용한다.
상기 패드 도전층 패턴이나 상기 반도체 기판을 노출시키는 콘택홀을 형성하기 위해 C2F6가스, CO가스 및 Ar가스가 소오스 가스로 사용되는 고밀도 플라즈마를 사용한다.
또한, 상기 물질막의 구성 특성이 다른 영역에 콘택홀을 형성하기 위해 C2F6가스, CO가스, CHF3가스 및 Ar가스가 소오스 가스로 사용되는 고밀도 플라즈마를 사용한다.
한편, 상기 기술적 과제를 달성하기 위해 본 발명에 의한 콘택 형성방법은 다음과 같이 실시할 수도 있다.
(a) 반도체 기판을 셀 및 주변회로영역으로 구분한다. (b) 상기 반도체 기판 상에 게이트 적층물을 형성한다. (c) 상기 게이트 적층물과 상기 반도체 기판의 전면에 제1 층간절연막을 형성한다. (d) 상기 제1 층간절연막 상에 상기 반도체 기판의 셀 영역과 접촉되는 패드 도전층 패턴을 형성한다. (e) 상기 패드 도전층 패턴이 형성된 결과물 전면에 제2 층간절연막을 형성한다. (f) 상기 제2 층간절연막에 상기 패드 도전층 패턴을 노출시키는 비어홀과 상기 주변회로영역의 반도체 기판을 노출시키는 콘택홀을 형성한다. (g) 상기 제2 층간절연막에 상기 반도체기판의 상기 주변회로영역 상에 형성된 상기 게이트 적층물을 노출시키는 콘택홀을 형성한다.
이 과정에서 상기 비어홀 및 콘택홀은 이방성식각으로 형성한다. 상기 이방성식각 수단으로 고밀도 플라즈마를 이용한다. 상기 고밀도 플라즈마를 형성하기 위한 소오스 가스로서 상기 콘택홀을 형성하기 위해 C2F6가스, CO가스 및 Ar가스를 사용하고 상기 비어홀을 형성하기 위해 C2F6가스, CO가스, CHF3가스 및 Ar가스를 사용한다.
또한, 상기 기술적 과제를 달성하기 위하여 본 발명에 의한 콘택형성방법은 다음과 같이 실시할 수 있다.
즉, (a) 반도체 기판을 셀 및 주변회로영역으로 구분한다. (b) 상기 반도체 기판 상에 게이트 적층물을 형성한다. (c) 상기 게이트 적층물이 형성된 결과물 전면에 층간절연막을 형성한다. (d) 상기 층간절연막에 상기 셀 및 주변회로영역의 반도체 기판을 노출시키는 제1 콘택홀을 형성한다. (e) 상기 층간절연막 상에 상기 반도체 기판의 상기 주변회로영역 상에 형성된 게이트 적층물을 노출시키는 제2 콘택홀을 형성한다.
본 발명은 기판 상에 형성된 물질막에 적어도 두 개의 콘택홀을 형성하되, 상기 두 콘택홀을 동일한 공정으로 동시에 형성하는 것이 아니라 서로 다른 공정으로 각각 다른 시간에 형성한다. 이때, 상기 두 콘택홀이 형성되는 영역의 상기 물질막의 구성이나 두께는 다르다. 이와 같이, 물질의 구성이나 두께가 서로 다른 두 영역에 콘택홀을 형성함으로써 식각해야할 물질의 구성이 다르고 식각해야할 물질막의 두께가 다를 수 있으나, 상기 두 콘택홀의 형성공정을 분리시키면 상기 두 콘택홀을 통해서 노출되는 상기 물질막의 하부막의 정크션 형성부분의 손상을 최소화할 수 있다. 따라서, 상기 콘택형성 후에도 반도체장치의 동작 속도가 저하되는 것을 방지할 수 있다.
이하, 본 발명에 의한 반도체 장치의 제조공정에 있어서 콘택 형성방법을 첨부된 도면들을 참조하여 상세하게 설명한다.
그러나 본 발명은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들에 한정되는 것으로 해석되어져서는 안된다. 본 발명의 실시예는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것이다. 도면에서 층이나 영역들의 두께는 명세서의 명확성을 위해 과장되어진 것이다. 도면상에서 동일한 부호는 동일한 요소를 지칭한다. 또한, 어떤 층이 다른 층 또는 기판의 "상부"에 있다라고 기재된 경우, 상기 어떤 층이 상기 다른 층 또는 기판의 상부에 직접 존재할 수도 있고 그 사이에 제 3의 층이 개재되어 질 수도 있다.
첨부된 도면들 중, 도 3 내지 도 6은 본 발명의 제1 실시예에 의한 반도체 장치의 제조공정에 있어서 콘택 형성방법을 단계별로 나타낸 단면도들이다. 그리고 도 7 내지 도 10은 본 발명의 제2 실시예에 의한 반도체 장치의 제조공정에 있어서 콘택 형성방법을 단계별로 나타낸 단면도들이다.
본 발명은 반도체 기판 상에 임의의 물질막, 예컨대 절연막을 형성한 다음, 상기 물질막을 그 특성이 동일한 영역별로 구분한 다음 상기 특성이 동일한 영영별로 콘택홀이나 비어홀을 순차적으로 형성하는 콘택형성방법을 제공한다. 상기 물질막의 종류 및 특성에 따라 상기 콘택홀을 형성할 수 있는 다양한 방법이 있을 수 있다. 여기서 상기 물질막의 특성은 상기 물질막의 두께나 구성등이 될 수 있으나, 상기 반도체 기판과 상기 물질막 사이에 구조물, 예컨대 게이트 적층물이 형성됨에 따라 달라질 수 있다. 이는 상기 구조물을 이루는 물질이 상기 물질막을 이루는 물질과 다른 물질이기 때문이다. 이 경우에 상기 콘택홀 형성을 위한 공정은 달라진다.
한편, 상기 물질막의 동일한 특성을 갖는 것으로 구분된 영역에 동일한 특성과 다른 특성이 함께 있는 경우, 동일한 특성을 취해서 콘택홀을 형성한다.
예컨대, 상기 물질막중 하부에 상기 반도체 기판과 동일한 물질로 구성된 구조물이 형성되어 있는 결과물에 상기 반도체 기판과 상기 구조물을 노출시키는 콘택홀을 형성하는 경우, 상기 물질막의 두께 특성은 상기 반도체 기판과 상기 구조물 상에서 다르지만, 상기 물질막의 구성 특성은 두 곳에서 동일하다. 따라서, 상기 반도체기판과 상기 구조물이 형성된 영역을 동일한 구성특성을 갖는 영역으로 구분하여 그 영역에 콘택홀을 형성한다.
먼저, 본 발명의 제1 실시예에 의한 반도체 장치의 제조공정에 있어서 콘택 형성방법을 상기 도 3 내지 도 6을 참조하여 상세하게 설명한다.
도 3은 콘택형성영역을 한정하는 제1 감광막 패턴(52)을 형성하는 단계를 나타낸 도면이다. 여기서 참조번부호 C와 P는 각각 셀 및 주변회로영역을 나타낸다. 반도체 기판(40) 상에 게이트 전극을 포함하는 게이트 적층물(42)을 형성한다. 이러한 결과물 전면에 제1 층간절연막(44)을 형성한다. 상기 제1 층간절연막(44)은 실리콘 산화막(SiO2)으로 형성한다. 이후, 상기 제1 층간절연막(44)의 전면을 평탄화한다. 상기 제1 층간절연막(44)의 전면에 제1 감광막, 예컨대 제1 포토레지스트막을 도포한다. 이후, 상기 제1 감광막을 패터닝하여 상기 셀 및 주변회로영역(C, P)의 상기 게이트 적층물(42) 사이의 반도체 기판(40)의 소정영역을 한정하는 제1 감광막 패턴(46)을 형성한다. 상기 제1 감광막 패턴(46)을 식각마스크로 사용하여 상기 제1 층간절연막(44)의 노출된 부분을 제1 이방성식각한다. 상기 제1 이방성식각은 제1 건식식각으로서 상기 반도체 기판(40)의 계면이 노출될 때 까지 실시한다. 이때의 식각공정은 상기 반도체 기판(40)을 구성하는 물질인 실리콘에 대한 식각선택비가 높은 조건하에서 실시하는 것이 바람직하다. 이를 위해, 상기 제1 이방성식각에서 HDP를 사용하여 상기 제1 층간절연막(44)의 노출된 부분을 식각한다. 상기 HDP의 소오스 가스로 C2F6가스, CO가스 및 Ar가스를 사용한다. 상기 C2F6가스, CO가스 및 Ar가스의 사용량은 각각 5sccm∼15sccm, 0sccm∼30sccm, 30sccm∼120sccm정도이다. 다른 조건들로서, 압력은 8mTorr∼12mTorr정도이고 소오스 파워는 2,000W∼2,800W정도이며, 바이어스 파워는 600Wb∼1,000Wb정도를 유지한다.
상기 반도체 기판(40)의 표면을 노출시킨후, 상기 제1 감광막 패턴(46)을 제거한다. 이 결과, 도 4에 도시한 바와 같이, 상기 제1 층간절연막(44)에 상기 게이트 적층물(42) 사이의 반도체 기판(40)을 노출시키는 제1 콘택홀(48)이 형성된다.
도 5는 상기 게이트 적층물(42)을 한정하는 제2 감광막 패턴(50)을 형성하는 단계를 나타낸다. 상기 제1 콘택홀(48)이 형성된 결과물 전면에 제2 감광막(도시하지 않음)을 도포한다. 상기 제2 감광막을 패터닝하여 상기 게이트 적층물(42)의 노출영역을 한정하는 제2 감광막 패턴(50), 즉 제2 포토레지스트막 패턴을 형성한다. 상기 제2 감광막 패턴(50)을 식각마스크로 사용하여 상기 제1 층간절연막(44)의 노출된 면을 제2 이방성식각한다. 상기 제2 이방성식각은 제2 건식식각이다.
한편, 상기 게이트 적층물(42)은 도면으로 도시하지 않았지만 게이트 전극과 그 위에 형성된 게이트 절연막, 예컨대 나이트라이드막과 이들막의 측면에 형성된 게이트 스페이서를 포함하고 있다. 상기 게이트 전극은 통상 실리사이드층에 폴리시리콘층이 가미된 폴리사이드층 구조로 형성된다.
따라서, 상기 게이트 적층물(42)의 게이트 전극을 노출시키기 위해선 상기 게이트 적층물(42)의 게이트 전극 위로 형성된 서로 다른 물질막, 예컨대 상기 제1층간 절연막(44)과 상기 게이트 절연막을 순차적으로 이방성식각해야 한다. 이와 같이, 상기 제2 이방성식각은 상기 제1 층간절연막(44)을 식각한 다음, 계속해서 상기 게이트 절연막을 식각해야한다. 따라서, 상기 제2 이방성식각은 상기 게이트 절연막, 예컨대 실리콘 나이트 라이드막에 대해 식각율이 크고 상기 게이트 전극에 대한 식각 선택비가 높은 공정조건하에서 진행하는 것이 바람직하다. 이를 위해, 상기 제2 이방성식각은 다음과 같은 조건으로 진행한다. 즉, HDP를 사용하여 상기 제1 층간 절연막(44)의 노출된 부분을 식각하되, 상기 HDP의 소오스 가스로 C2F6가스, CO가스, CHF3가스 및 Ar가스를 사용한다. 이때, 상기 C2F6가스의 사용량은 0sccm∼10sccm정도이고, Ar가스의 사용량은 30sccm∼120sccm정도이며, 상기 CO가스의 사용량은 10sccm∼30sccm정도이다. 또한, 상기 CHF3가스의 사용량은 10sccm∼30sccm정도이다. 다른 조건은 상기 제1 이방성식각의 조건과 동일하게 유지한다. 즉, 압력은 8mTorr∼12mTorr정도로 유지하고, 소오스 파워는 2,000W∼2,800W정도로 유지하며, 바이어스 파워는 600W∼1,000W정도로 유지한다.
이어서, 상기 제2 감광막 패턴(50)을 제거하면, 도 6에 도시한 바와 같이, 상기 제1 층간절연막(44)의 주변회로영역(P)에 상기 게이트 적층물(42), 정확하게 그에 포함된 게이트 전극을 노출시키는 제2 콘택홀(52)이 형성된다.
7 내지 도 10을 참조하여 본 발명의 제2 실시예에 의한 반도체 장치의 제조공정에 있어서 콘택 형성방법을 상세하게 설명한다.
여기서, 상기 제1 실시예의 설명에서 사용된 참조번호나 부호가 다시 사용될 경우 그 참조번호나 부호가 가리키는 부재는 상기 제1 실시예에 사용된 부재와 동일한 부재이다.
상기 제1 실시예에 의한 콘택 형성방법은 상기 제1 및 제2 콘택홀(48, 52)을 형성하는 과정에서 식각되는 물질막의 차이만이 나타난다.
반면, 본 발명의 제2 실시예에 의한 콘택 형성방법은 물질막의 차이 뿐만 아니라 층간절연막의 단차도 함께 존재하는 영역에 콘택홀을 형성하는 방법에 관한 것이다. 즉, 본 발명의 제2 실시예는 모두 단차진 두영역에 콘택을 형성한다는 점에선 동일하지만, 콘택에 의해 노출되는 물질막이 달라진다.
구체적으로, 도 7을 참조하면, 반도체 기판(40) 상에 게이트 적층물(42)과 제1 층간절연막(44)을 형성하는 단계는 제1 실시예와 동일하다. 이후, 상기 제1 층간 절연막(44)의 셀 영역(C)에서 상기 반도체 기판(40)의 계면을 노출시키는 제1 콘택홀(54)을 형성한다. 상기 제1 층간 절연막(44) 상에 상기 제1 콘택홀(54)을 채우는 패드 도전층 패턴(56)을 형성한다. 상기 패드 도전층 패턴(56)은 도핑된 폴리실리콘층으로 형성한다. 상기 제1 층간절연막(44)과 상기 패드 도전층 패턴(56)의 전면에 제2 층간절연막(58)을 형성한다. 상기 제2 층간절연막(58)은 실리콘 산화막으로 형성한다. 상기 제2 층간절연막(58)이 형성된 결과물을 보면, 상기 셀 영역(C)의 상기 패드 도전층 패턴(56)이 형성된 영역 상에 형성된 절연막과 상기 주변회로영역(P) 상에 형성된 절연막의 두께(t2)는 다르다. 따라서, 상기 두 영역간에 단차(t2-t1)가 나타난다.
계속해서, 반도체 기판의 상기 제2 층간 절연막(58)의 전면에 제1 감광막, 예컨대 포토레지스트막을 도포한다. 이어서, 상기 제1 감광막을 패터닝하여 상기 제2 층간절연막(58)의 상기 셀 영역(C)에서 상기 패드 도전층 패턴(56)에 대응하는 영역과 상기 반도체 기판(40)의 주변회로영역(P)에 속하는 영역중 소정영역을 한정하는 제1 감광막 패턴(60)을 형성한다.
도 8은 상기 제2 층간절연막(58)에 비어홀(62)과 제2 콘택홀(64)을 형성하는 단계를 나타낸다.
구체적으로, 상기 제1 감광막 패턴(60)을 식각마스크로 사용하여 상기 제2 층간절연막(58)의 노출된 부분을 상기 패드 도전층 패턴(56)의 표면과 상기 주변회로영역(P)의 상기 반도체 기판(40)의 계면이 노출될 때 까지 제1 이방성식각한다. 상기 제1 이방성식각은 제1 건식식각이다. 상기 제1 이방성식각에서 노출시키고자하는 표면은 상기 패드 도전층 패턴(56) 및 상기 반도체기판(40)의 표면이다. 그런데, 상기 패드 도전층 패턴(56) 및 상기 반도체 기판(40)은 모두 실리콘층으로 형성된다. 따라서, 상기 제1 이방성식각은 상기 제1 실시예의 제1 콘택홀(도 4의 48)을 형성하기 위한 이방성식각 조건에 준해서 실시한다.
상기 제1 이방성식각을 실시한 후, 상기 제1 감광막 패턴(66)을 제거한다.
도 9 및 도 10은 상기 제1 및 제2 층간절연막(44, 58)에 상기 주변회로영역에 형성된 게이트 적층물(42)을 노출시키는 제3 콘택홀(68)을 형성하는 단계이다.
구체적으로, 도 9를 참조하면, 상기 제2 층간절연막(58)의 전면에 상기 비어홀(62)과 상기 제3 콘택홀(64)을 채우는 제2 감광막을 도포한다. 상기 제2 감광막을 패터닝하여 상기 제2 층간 절연막(58)의 상기 주변회로영역(P)을 덮고 있는 부부분중 상기 게이트 적층물(42)의 노출시키고자하는 영역에 대응하는 부분을 한정하는 제2 감광막 패턴(66)을 형성한다. 상기 제2 감광막 패턴(66)을 식각마스크로 사용하여 상기 제2 층간절연막(58)의 노출된 부분을 제2 이방성식각한다. 상기 제2 이방성식각은 제2 건식식각이다. 상기 제2 이방성식각으로 노출시키고자하는 표면은 상기 게이트 적층물(42)에 포함된 게이트 전극의 표면이다. 상기 게이트 전극 상에는 제1 실시예에서 언급한 바와 같이, 나이트 라이드막과 같은 게이트 절연막이 형성되어 있다. 따라서, 상기 제2 이방성식각은 상기 제1 실시예의 제2 이방성식각과 동일한 식각공정이 된다. 그러므로, 상기 제2 실시예에 의한 상기 제2 이방성식각 공정은 상기 제1 실시예의 제2 콘택홀(도 6의 52) 형성공정에 준해서 실시한다. 상기 제2 이방성식각을 실시한 후, 상기 제2 감광막 패턴(70)을 제거하면, 도 10에 도시한 바와 같이, 상기 제1 및 제2 층간절연막(44, 58)에 상기 주변회로영역(P)에 형성된 게이트 적층물(42)의 계면, 정확하게 그에 포함된 게이트 전극의 계면을 노출시키는 제3 콘택홀(68)이 형성된다.
이상과 같이, 본 발명은 기판 상에 형성된 물질막에 적어도 두 개의 콘택홀을 형성하되, 상기 두 콘택홀을 동일한 공정으로 동시에 형성하는 것이 아니라 서로 다른 공정으로 각각 다른 시간에 형성한다. 이때, 상기 두 콘택홀이 형성되는 영역의 상기 물질막의 구성이나 두께는 다르다. 이와 같이, 물질의 구성이나 두께가 서로 다른 두 영역에 콘택홀을 형성함으로써 식각해야할 물질의 구성이 다르고 식각해야할 물질막의 두께가 다를 수 있으나, 상기 두 콘택홀의 형성공정을 분리시키면 상기 두 콘택홀을 통해서 노출되는 상기 물질막의 하부막의 정크션 형성부분의 손상을 최소화할 수 있다. 따라서, 상기 콘택형성 후에도 반도체장치의 동작 속도가 저하되는 것을 방지할 수 있다.
본 발명은 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상내에서 당분야에서의 통상의 지식을 가진 자에 의하여 실시 가능함은 명백하다.
도 1 및 도 2는 종래 기술에 의한 반도체 장치의 제조공정에 있어서 콘택 형성방법을 단계별로 나타낸 단면도들이다.
도 3 내지 도 6은 본 발명의 제1 실시예에 의한 반도체 장치의 제조공정에 있어서 콘택 형성방법을 단계별로 나타낸 단면도들이다.
도 7 내지 도 10은 본 발명의 제2 실시예에 의한 반도체 장치의 제조공정에 있어서 콘택 형성방법을 단계별로 나타낸 단면도들이다.
*도면의 주요 부분에 대한 부호설명*
40:반도체 기판. 42:게이트 적층물.
44, 58:제1 및 제2 층간절연막.
46, 60:제1 감광막 패턴. 50, 66:제2 감광막 패턴.
48, 54:제1 콘택홀. 52, 64:제2 콘택홀.
62:비어홀. 68:제3 콘택홀.
56:패드 도전층.

Claims (7)

  1. 반도체 기판을 셀 및 주변회로영역으로 구분하는 제1 단계;
    상기 반도체 기판 상에 게이트 전극을 포함하는 게이트 적층물을 형성하는 제2 단계;
    상기 반도체 기판 상에 상기 게이트 적층물을 덮는 제1 층간 절연층을 형성하는 제3 단계;
    상기 제1 층간 절연층에 상기 셀 영역의 상기 반도체 기판이 노출되는 제1 콘택홀을 형성하는 제4 단계;
    상기 제1 층간 절연층 상에 상기 제1 콘택홀을 채우는 패드 도전층 패턴을 형성하는 제5 단계;
    상기 제1 층간 절연층 및 상기 패드 도전층 패턴의 전면에 제2 층간 절연층을 형성하는 제6 단계;
    상기 제2 층간 절연층 상에 상기 패드 도전층 패턴의 노출될 영역을 한정하고 상기 주변회로영역의 상기 반도체 기판의 노출될 영역을 한정하는 감광막 패턴을 형성하는 제7 단계;
    상기 감광막 패턴을 마스크로 하여 상기 패드 도전층 패턴 및 상기 주변회로영역의 상기 반도체 기판이 노출될 때까지 상기 제2 층간 절연층을 식각하여 상기 패드 도전층 패턴이 노출되는 비어홀과 상기 주변회로영역의 상기 반도체 기판이 노출되는 제2 콘택홀을 동시에 형성하는 제8 단계; 및
    상기 감광막 패턴을 제거한 후, 상기 제1 및 제2 층간 절연층에 상기 주변회로영역 상에 형성된 게이트 적층물의 게이트 전극이 노출되는 제3 콘택홀을 형성하는 제9 단계를 포함하되,
    상기 비어홀과 상기 제2 콘택홀은 깊이가 다른 것을 특징으로 하는 반도체 장치의 콘택홀 형성방법.
  2. 제 1 항에 있어서, 상기 비어홀과 상기 제2 및 제3 콘택홀은 고밀도 플라즈마를 이용한 이방성식각으로 형성하는 것을 특징으로 하는 반도체 장치의 콘택 형성방법.
  3. 제 2 항에 있어서, 상기 비어홀과 상기 제2 콘택홀은 C2F6가스, CO가스 및 Ar가스를 소오스 가스로 사용하는 고밀도 플라즈마를 사용하여 형성하는 것을 특징으로 하는 반도체 장치의 콘택 형성방법.
  4. 제 2 항에 있어서, 상기 제3 콘택홀은 C2F6가스, CO가스, CHF3가스 및 Ar가스를 소오스 가스로 사용하는 고밀도 플라즈마를 사용하여 형성하는 것을 특징으로 하는 반도체 장치의 콘택 형성방법.
  5. 제 3 항에 있어서, 상기 고밀도 플라즈마를 형성하기 위해 사용되는 상기 C2F6가스, CO가스 및 Ar가스량은 각각 5sccm∼15sccm, 0sccm∼30sccm, 30sccm∼120sccm정도인 것을 특징으로 하는 반도체 장치의 콘택 형성방법.
  6. 제 4 항에 있어서, 상기 고밀도 플라즈마를 형성하기 위해 사용되는 C2F6가스, CO가스, CHF3가스 및 Ar가스량은 각각 0sccm∼10sccm, 30sccm∼120sccm, 10sccm∼30sccm 및 10sccm∼30sccm정도인 것을 특징으로 하는 반도체 장치의 콘택 형성방법.
  7. 제 2 항에 있어서, 상기 비어홀과 제2 및 제3 콘택홀은 압력이 8mTorr∼12mTorr정도이고, 소오스 파워가 2,000W∼2,800W정도이며 바이어스 파워가 600W∼1,000W정도인 조건하에서 이방성식각으로 형성하는 것을 특징으로 하는 반도체 장치의 콘택 형성방법.
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