KR20020085072A - 게이트 스페이서 구조체 및 그 형성방법 - Google Patents

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Abstract

게이트 스페이서 구조체 및 그 형성방법을 제공한다. 이 구조체는 반도체기판 상에 차례로 적층된 게이트 전극 및 캐핑절연막 패턴, 게이트 전극의 측벽을 덮는 측벽산화막 패턴 및 측벽산화막 패턴과 캐핑절연막 패턴의 측벽을 덮는 게이트 스페이서를 포함한다. 게이트 스페이서는 캐핑절연막 패턴과 연결되는 것을 특징을 한다. 그 형성방법은 반도체기판 상에 차례로 적층된 게이트 전극 및 캐핑절연막 패턴을 형성하고, 그 결과물 전면에 측벽산화막을 형성한다. 측벽산화막 위에 포토레지스트막을 형성한 후, 포토레지스트막 및 측벽산화막을 연속적으로 전면식각하여 캐핑절연막 패턴을 노출시키는 동시에 측벽산화막 패턴을 형성한다. 잔존하는 포토레지스트막을 제거한 후, 캐핑절연막 패턴 및 측벽산화막 패턴의 측벽을 덮는 게이트 스페이서를 형성한다. 게이트 스페이서 및 캐핑절연막 패턴은 실리콘질화물로 형성된다.

Description

게이트 스페이서 구조체 및 그 형성방법{Structure of Gate Spacer and Method Of Forming The Same}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로서, 특히 게이트 스페이서 구조체 및 그 형성방법에 관한 것이다.
실리콘질화막은 높은 밀도를 갖는 절연막이라는 점과 실리콘산화막에 대한 우수한 식각선택비를 갖는다는 점때문에, 반도체 장치의 제조에서 다양한 용도로 사용된다. 상기 높은 밀도의 특성에 의해, 상기 실리콘질화막은 물(H2O) 및 Na 등의 확산을 차단하는 반도체 소자의 보호막으로 사용될 수 있다. 또한 실리콘산화막에대해 우수한 식각선택비를 갖는 상기 특성에 의해, 상기 실리콘질화막은 실리콘산화막의 식각 공정에서 식각정지막으로 사용된다.
상기와 같은 특성들 때문에, 상기 실리콘질화막은 게이트 스페이서를 형성하는데 사용된다. 즉, 불순물이 소자 특성에 매우 중요한 역할을 하는 게이트산화막으로 침투하는 것을 방지하기 위해서, 게이트 패턴을 둘러싸는 게이트 스페이서를 실리콘질화막으로 형성하는 것이 바람직하다. 또한 반도체 장치가 고집적화됨에 따라 게이트 패턴 사이의 간격이 좁아져서 콘택홀 형성 공정은 점차 어려워지지만, 상기 실리콘질화막의 우수한 식각선택비의 특성때문에, 소위, 자기정렬 콘택홀 형성 기술이 가능하다.
도 1은 종래기술에 따라 실리콘질화막을 사용한 게이트 스페이서 구조체 형성방법을 설명하기 위한 단면도이다.
도 1을 참조하면, 반도체기판(10) 상에 게이트 전극(30) 및 캐핑절연막 패턴(40)이 차례로 적층된 게이트 패턴(90)을 형성한다. 바람직하게는 상기 게이트 전극(30) 및 상기 반도체기판(10) 사이에 게이트산화막(20)이 개재된다. 상기 게이트 패턴(90)이 형성된 반도체 기판 전면에 측벽산화막 및 스페이서절연막을 차례로 적층한 후, 상기 스페이서절연막을 식각하여 상기 측벽산화막의 측벽을 덮는 게이트 스페이서(60)를 형성한다.
상기 캐핑절연막 패턴(40) 및 상기 게이트 스페이서(60)는 실리콘질화막으로 형성하는 것이 바람직하다. 상기 측벽산화막은 실리콘질화막으로 이루어진 상기 스페이서절연막이 상기 반도체기판(10)과 직접 접촉하는 것을 방지하여, 상기 반도체기판(10)에 대한 스트레스를 줄이는 역할을 한다. 또한 상기 측벽산화막은 상기 스페이서절연막 식각공정에서 실리콘질화막 식각에 대한 식각정지막의 역할을 한다.
상기 게이트스페이서(60)를 포함하는 반도체기판 전면에 층간절연막(70)을 형성한 후, CMP 방법을 사용한 전면식각으로 상기 캐핑절연막 패턴(40)을 노출시킴으로써 측벽산화막 패턴(50)을 형성한다. 그 결과, 상기 게이트 패턴(90)과 상기 게이트스페이서(60) 사이에 상기 측벽산화막 패턴(50)이 노출된다.
상기 노출된 측벽산화막(50)은 불순물 확산을 방지하는 역할을 하기에는 낮은 밀도를 갖는 물질막이다. 따라서 비록 상기 캐핑절연막 패턴(40) 및 상기 게이트 스페이서(60)가 실리콘질화막으로 형성될지라도, 그 사이에 개재된 상기 측벽산화막(50)은 불순물의 침투 경로가 된다. 상기 측벽산화막(50)을 통해 상기 게이트산화막(20)으로 침투한 불순물은 반도체 소자의 특성을 악화시킨다.
또한 반도체장치의 고집적화에 따라, 사진/식각공정에서 충분한 공정 마진(margin)을 제공할 수 있는 자기정렬 콘택홀 형성기술이 사용되고 있다. 그런데 상기와 같이 질화막 사이에 개재된 측벽산화막(50)은 콘택홀 형성을 위한 사진/식각공정의 공정마진(margin)을 확보할 수 없게 한다. 즉 콘택홀 식각 공정에서 상기 측벽산화막(50)은 실리콘질화막과 같이 큰 식각선택비를 가질 수 없기때문에, 상기 게이트 패턴(30)과 비트라인 사이에서 브리지를 발생시키는 원인이 될 수 있다.
본 발명이 이루고자 하는 기술적 과제는 게이트 전극의 상부 및 측면이 실리콘질화막에 의해 완전히 덮여진 게이트 스페이서 구조체를 제공하는데 있다.
본 발명이 이루고자 하는 또다른 기술적 과제는 게이트 전극의 상부면 및 측벽을 실리콘질화막으로 완전히 덮을 수 있는 게이트 스페이서 구조체의 형성 방법을 제공하는데 있다.
도 1 은 종래 기술에 따른 게이트 스페이서 구조체를 나타내는 단면도이다.
도 2 내지 도 6은 본발명의 바람직한 실시예에 따른 게이트 스페이서 구조체 형성 방법을 나타내는 공정단면도들이다.
도 7은 본발명의 바람직한 실시예에 따른 게이트 스페이서 구조체를 나타내는 단면도이다.
상기한 기술적 과제를 달성하기 위하여, 본 발명은 게이트 스페이서와 캐핑절연막 패턴이 직접적으로 연결되는 게이트 스페이서 구조체를 제공한다. 이 구조체는 반도체기판 상에 차례로 적층된 게이트 전극 및 캐핑절연막 패턴, 상기 게이트 전극의 측벽을 덮는 측벽산화막 패턴 및 상기 측벽산화막 패턴과 상기 캐핑절연막 패턴의 측벽을 덮는 게이트 스페이서를 포함한다. 상기 측벽산화막 패턴의 상부면은 상기 캐핑절연막 패턴의 상부면보다는 낮은 것을 특징을 한다.
상기한 다른 기술적 과제를 달성하기 위하여, 본 발명은 포토레지스트막을 사용하여 측벽산화막을 리세스하는 게이트 스페이서 구조체 형성방법을 제공한다. 그 방법은 반도체기판 상에 게이트 전극 및 캐핑절연막 패턴이 차례로 적층된 게이트 패턴을 형성하고, 상기 게이트 패턴을 포함하는 반도체기판 전면에 측벽산화막을 형성하는 단계를 포함한다. 상기 측벽산화막 위에 포토레지스트막을 형성하고, 상기 포토레지스트막 및 상기 측벽산화막을 연속적으로 전면식각하여 상기 캐핑절연막 패턴을 노출시키는 동시에 상기 게이트 전극의 측벽을 덮는 측벽산화막 패턴을 형성한다. 상기 측벽산화막이 형성된 결과물 상에 잔존하는 포토레지스트막을 제거하고, 상기 캐핑절연막 패턴의 측벽 및 상기 측벽산화막 패턴의 측벽을 덮는게이트 스페이서를 형성한다.
상기 게이트 스페이서 및 상기 캐핑절연막 패턴은 실리콘질화물로 형성하는 것이 바람직하다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한 층이 다른 층 또는 기판 상에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 층이 개재될 수도 있다.
도 2 내지 도 6은 본발명의 바람직한 실시예에 따른 게이트 스페이서 구조체 형성 방법을 나타내는 공정단면도들이다.
도 2를 참조하면, 반도체기판(100) 상에 차례로 적층된 게이트산화막, 게이트도전막 및 캐핑절연막을 연속적으로 패터닝하여, 캐핑절연막 패턴(130), 게이트 전극(120) 및 게이트산화막 패턴(110)을 형성한다. 상기 캐핑절연막 패턴(130), 상기 게이트 전극(120) 및 상기 게이트산화막 패턴(110)은 게이트 패턴(200)을 구성한다.
상기 캐핑절연막은 상기 게이트 전극(120) 형성시 식각마스크의 역할, 자기정렬 콘택홀 형성시 식각저지막의 역할 및 불순물 침투를 방지하는 보호막의 역할을하므로 실리콘질화막으로 형성하는 것이 바람직하다. 상기 게이트 전극(120)은 차례로 적층된 다결정실리콘막 및 실리사이드막으로 형성하는 것이 바람직하다. 또다른 방법으로, 상기 게이트 패턴(200)은 차례로 적층된 게이트산화막 패턴(110), 부유게이트 전극, 게이트층간절연막 패턴, 제어게이트 전극 및 캐핑절연막 패턴(130)으로 형성할 수도 있다. 이 경우에, 상기 게이트 패턴은 플래쉬 메모리 셀의 게이트 패턴에 해당한다.
상기 게이트 패턴(200)이 형성된 반도체기판 전면에 측벽산화막(140)을 적층한다. 상기 측벽산화막(140)은 10 ~ 100 Å의 두께로 형성하는 것이 바람직하다.
도 3 및 도 4를 참조하면, 상기 측벽산화막(140)이 형성된 반도체기판 전면에 포토레지스트막(150)을 형성한다. 상기 포토레지스트막(150)을 전면식각함으로써, 먼저 상기 측벽산화막(140)을 노출시킨다. 상기 식각공정은 실리콘질화막에 대해서는 높은 식각선택비를 갖고, 실리콘산화막에 대해서는 낮은 식각선택비를 갖는 레서피로 실시하는 것이 바람직하다. 상기 식각 레서피에 따라 계속되는 식각공정에 의해, 상기 노출된 측벽산화막(140) 역시 식각되어 측벽산화막 패턴(141)을 형성하는 동시에 상기 캐핑절연막 패턴(130)은 노출된다.
상기 포토레지스트막(150)은 상기 게이트 패턴(200)의 사이에서의 제 1 두께(t1)가 상기 게이트 패턴(200) 상에서의 제 2 두께(t2)보다 두껍게 형성하여야 한다.(즉, t1> t2). 그렇지 않을 경우, 상기 포토레지스트막(150) 식각 도중 상기 게이트 패턴(200) 사이의 상기 측벽산화막(140)이 식각되는 문제가 발생할 수 있다. 따라서, 이를 고려하여 상기 포토레지스트막(150)을 형성하는 것이 필요하다.
상기 측벽산화막 패턴(141)의 상부면이 상기 캐핑절연막 패턴(130)과 같은 높이를 갖는다면, 상기 종래기술에서 설명한 바와 같은 문제점을 갖는다. 즉, 불순물의 침투 경로를 차단할 수 없고, 자기정렬 콘택홀 형성 공정의 공정마진을 확보할 수 없게된다. 따라서, 상기 측벽산화막 패턴(141)의 상부면은 적어도 상기 캐핑절연막 패턴(130)의 상부면보다 낮은 것이 바람직하다. 반면, 상기 게이트 패턴(200) 사이의 측벽산화막(141)이 식각되어서는 않되므로, 상기 포토레지스트막(150) 및 상기 측벽산화막(140)에 대한 식각의 깊이는 주의할 필요가 있다. 바람직하게는 상기 측벽산화막 패턴(141)의 상부면이 상기 게이트 전극(120)의 상부면 높이를 갖도록 형성한다.
도 5를 참조하면, 상기 측벽산화막 패턴(141)을 형성한 후, 잔존하는 포토레지스트막(151)을 제거한다. 상기 포토레지스트막(151)이 제거된 반도체기판 전면에 스페이서 절연막(160)을 적층한다.
상기 스페이서 절연막(160)은 실리콘질화막으로 100 ~ 1000 Å의 두께를 가지도록 형성하는 것이 바람직하다. 그 결과, 상기 스페이서 절연막(160)은 캐핑절연막 패턴(130)의 상부면 및 측벽, 그리고 상기 측벽산화막 패턴(141)의 측벽을 덮는다.
도 6을 참조하면, 상기 스페이서 절연막(160)을 이방성 식각하여 게이트스페이서(161)을 형성한다. 상기 식각 공정에서 상기 게이트 패턴(200) 사이에 개재된 상기 측벽산화막 패턴(141)은 그 하부의 반도체기판(100)을 보호하는 식각정지막의역할을 하게된다.
상기 게이트 스페이서(161)을 포함하는 반도체기판 전면에 층간절연막(190)을 형성한다. 상기 층간절연막(190)을 CMP 기술을 사용하여 전면식각함으로써, 상기 캐핑절연막 패턴(130)의 상부면을 노출시킨다.
바람직하게는 상기 층간절연막(190)을 형성하기 전에, 실리콘질화막 라이너(170)를 상기 게이트스페이서(161)가 형성된 반도체기판 전면에 형성한다. 상기 실리콘질화막 라이너(170)는 불순물의 확산을 방지하는 동시에, 자기정렬 콘택홀 형성공정에서 식각저지막의 역할을 하게된다.
도 7은 본발명의 바람직한 실시예에 따른 게이트 스페이서 구조체를 설명하기 위한 단면도이다.
도 7을 참조하면, 반도체기판(100)의 소정영역 상에 차례로 적층된 게이트산화막 패턴(110), 게이트 전극(120) 및 캐핑절연막 패턴(130)이 배치된다. 상기 캐핑절연막 패턴(130)은 1000 ~ 3000 Å의 두께를 갖는 실리콘질화막인 것이 바람직하다. 상기 게이트 전극(120)은 차례로 적층된 다결정실리콘막 및 실리사이드막으로 구성된다. 상기 게이트산화막 패턴(110), 상기 게이트 전극(120) 및 상기 캐핑절연막 패턴(130)은 게이트 패턴(200)을 구성한다.
상기 게이트 전극(120) 및 상기 게이트산화막 패턴(110)의 측벽은 측벽산화막 패턴(141)에 의해 덮여진다. 상기 측벽산화막 패턴(141)의 상부면은 상기 캐핑산화막 패턴(130)의 상부면보다는 낮고, 상기 게이트 전극(120)의 상부면보다는 높은 특징을 가진다. 상기 측벽산화막 패턴(141)의 두께는 10 ~ 100 Å인 것이 바람직하다.
상기 게이트 패턴(200)의 측면, 즉 상기 측벽산화막 패턴(141)의 측벽 및 상기 캐핑절연막 패턴(130)의 측벽은 실리콘질화물로 이루어진 게이트 스페이서(161)에 의해 덮여진다. 그 결과 상기 캐핑절연막 패턴(130) 및 상기 게이트 스페이서(161)는 직접적으로 연결된다. 따라서 상기 게이트 전극(120) 및 상기 게이트산화막 패턴(110)은 상기 캐핑절연막 패턴(130) 및 상기 게이트 스페이서(161)에 의해 불순물 침투로부터 보호된다.
본 발명에 따르면, 캐핑절연막을 노출시키는 CMP 공정 이후에도 캐핑절연막 패턴 및 게이트 스페이서가 직접적으로 연결되는 게이트 스페이서 구조체 및 그 형성방법을 제공한다. 상기 캐핑절연막 패턴 및 게이트 스페이서는 모두 실리콘질화막으로 구성되기 때문에, 후속공정에서 발생하는 불순물이 게이트 전극 및 반도체기판에 침투하는 것을 방지할 수 있다. 그 결과, 향상된 소자특성을 갖는 반도체장치를 제조할 수 있다.

Claims (7)

  1. 반도체기판 상에 차례로 적층된 게이트 전극 및 캐핑절연막 패턴;
    상기 게이트 전극의 측벽을 덮는 측벽산화막 패턴;
    상기 측벽산화막 패턴 및 상기 캐핑절연막 패턴의 측벽을 덮는 게이트 스페이서를 포함하는 게이트 스페이서 구조체.
  2. 제 1 항에 있어서,
    상기 측벽산화막 패턴의 상부면은 상기 캐핑절연막 패턴의 상부면보다는 낮은 것을 특징을 하는 게이트 스페이서 구조체.
  3. 제 1 항에 있어서,
    상기 게이트 스페이서 및 상기 캐핑절연막 패턴은 실리콘질화물인 것을 특징으로 하는 게이트 스페이서 구조체.
  4. 반도체기판 상에 게이트 전극 및 캐핑절연막 패턴이 차례로 적층된 게이트 패턴을 형성하는 단계;
    상기 게이트 패턴을 포함하는 반도체기판 전면에 측벽산화막을 형성하는 단계;
    상기 측벽산화막 위에 포토레지스트막을 형성하는 단계;
    상기 포토레지스트막 및 상기 측벽산화막을 연속적으로 전면식각하여 상기 캐핑절연막 패턴 측벽을 노출시킴과 동시에 상기 게이트 전극의 측벽을 덮는 측벽산화막 패턴을 형성하는 단계;
    상기 측벽산화막 패턴이 형성된 결과물 상에 잔존하는 포토레지스트막을 제거하는 단계; 및
    상기 캐핑절연막 패턴의 측벽 및 상기 측벽산화막 패턴의 측벽을 덮는 게이트 스페이서를 형성하는 단계를 포함하는 게이트 스페이서 구조체 형성방법.
  5. 제 4 항에 있어서,
    상기 게이트 스페이서는 상기 캐핑절연막 패턴의 측벽과 직접적으로 접촉하도록 형성하는 것을 특징으로 하는 게이트 스페이서 구조체 형성방법.
  6. 제 4 항에 있어서,
    상기 게이트 스페이서 및 상기 캐핑절연막 패턴은 실리콘질화물로 형성하는 것을 특징으로 하는 게이트 스페이서 구조체 형성방법.
  7. 제 4 항에 있어서,
    상기 포토레지스트막 및 상기 측벽산화막을 연속적으로 전면식각하는 단계는 실리콘질화물에 대해서 식각선택비를 갖는 레서피로 실시하는 것을 특징으로 하는 게이트 스페이서 구조체 형성방법.
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* Cited by examiner, † Cited by third party
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KR100474744B1 (ko) * 2002-08-12 2005-03-15 동부아남반도체 주식회사 반도체 소자의 게이트 스페이서 형성 방법
KR100847831B1 (ko) * 2006-12-29 2008-07-23 동부일렉트로닉스 주식회사 반도체 소자의 제조 방법

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