KR100408414B1 - 반도체 소자 및 그 제조방법 - Google Patents

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Abstract

본 발명은 미세한 패턴을 노출시키기 위한 콘택홀 형성시, 미스 얼라인을 방지할 수 있는 반도체 소자 및 그 제조방법을 개시한다. 개시된 본 발명은, 도전 영역과 절연 영역을 포함하는 반도체 기판과, 반도체 기판의 도전 영역에 형성되는 도전 패턴과, 도전 패턴과 인접하게 배치되는 도전층으로된 보조 패턴, 및 반도체 기판상에 형성되며, 상기 도전 패턴과 보조 패턴을 동시에 노출시키는 콘택홀을 갖는 층간 절연막을 포함한다.

Description

반도체 소자 및 그 제조방법{Semiconductor device and method for fabricating the same}
본 발명은 반도체 소자 및 그 제조방법에 관한 것으로, 보다 구체적으로는 미세한 패턴을 노출시키기 위한 콘택홀 형성시, 미스얼라인을 방지할 수 있는 반도체 소자구조 및 그 제조방법에 관한 것이다.
도 1은 일반적인 자기 정렬 콘택 패드를 갖는 반도체 소자의 단면도이다.
도 1을 참조하여, 반도체 기판(10) 상의 소정 영역에 액티브 영역을 한정하기 위한 소자 분리막(12)을 공지의 STI(shallow trench isolation) 방식으로 형성한다. 액티브 영역 및 소자 분리막(12)이 형성된 반도체 기판(10)의 소정 부분에 게이트 전극(18)을 형성한다. 이때, 게이트 전극(18)은 기판(10) 상부에 순차적으로 적층된 게이트 절연막(14), 도전층(15), 캡핑층(16) 및 게이트 절연막(14)과 도전층(15) 및 캡핑층(16)의 양측벽에 형성된 스페이서(17)를 포함하는 구조물일 수 있다. 게이트 전극(18) 양측의 액티브 영역에 불순물을 주입하여, 접합 영역(20)을 형성한다. 접합 영역(20)과 콘택되도록, 게이트 전극(18) 사이의 공간에 자기 정렬 콘택 방식에 의하여 콘택 패드(22)를 형성한다음, 반도체 기판(10) 결과물 상부에 층간 절연막(24)을 형성한다. 이를 보다 구체적으로 설명하면, 공지된 바와 같이 초기 층간 절연막(도시되지 않음)을 소정 두께만큼 형성한다음, 접합 영역(20)이 노출되도록 초기 층간 절연막을 식각하고, 도전물을 충진하여 콘택 패드(22)을 형성하고 나서, 다시 층간 절연막(24)를 형성한다.그후, 층간 절연막(24) 상부에 콘택 패드(22)를 노출시키기 위한 포토레지스트 패턴(도시되지 않음)을 공지의 포토리소그라피 공정에 의하여 형성한다. 포토레지스트 패턴을 마스크로 이용하여, 노출된 층간 절연막(24)을 식각하므로써, 콘택홀(26)을 형성한다. 이후, 도면에는 도시되지 않았지만, 노출된 콘택 패드(22)와 콘택되도록 도전층을 형성한다.
최근 반도체 메모리 소자는 고속 및 대용량을 실현하기 위하여, 집적도가 지속적으로 증가되고 있다. 이에따라, 콘택 패드를 비롯한 다수의 금속 배선들의 선폭 역시 집적도에 비례하여 감소되고 있다.
그러나, 이와같이 콘택 패드의 선폭이 감소되면, 콘택홀에 의하여 노출되는 콘택 패드의 면적 역시 미세해지므로, 이러한 미세 콘택홀을 한정하기 위한 포토레지스트 패턴을 형성하기 매우 어렵다.
즉, 노출시키고자 하는 콘택 패드의 사이즈가 매우 작으므로, 포토레지스트 패턴을 형성하기 위한 마스크의 얼라인시, 약간이라도 정해진 위치에서 벗어나게 되면, 콘택 패드와 인접하는 소자 분리막상의 층간 절연막이 노출되고 이 상태로 콘택홀 형성 공정을 진행하면 층간 절연막과 유사한 식각 선택비를 갖는 소자 분리막이 노출 및 식각될 수 있다. 이로 인하여, 콘택홀을 형성하기 위한 층간 절연막 식각시, 소자 분리막(12)이 손상되는 문제점이 발생된다.
이러한 문제점을 해결하기 위하여, 종래의 다른 방법으로 에치 스톱퍼를 채용하는 기술이 제안되었으나, 근본적인 미스얼라인 문제는 해결하기 힘들다.
아울러, 콘택 패드의 사이즈가 감소함으로 인하여, 이들 콘택 패드 또는 금속 배선을 노출시키는 콘택홀의 면적 또한 감소되어, 어스펙트비가 증가된다. 이와같이, 콘택홀의 어스펙트비가 증대되면, 이후 도전층 형성시 도전층이 콘택홀내에 충분히 매립되지 않고, 콘택홀내에 보이드등이 발생될 수 있다. 여기서, 미설명 부호 28은 미스얼라인이 발생되었을 때 층간 절연막을 나타내고 있다.
따라서, 본 발명이 이루고자 하는 기술적 과제는, 미세한 사이즈를 갖는 도전 패턴을 노출시키기 위한 콘택홀 형성시, 미스얼라인을 방지할 수 있는 반도체 소자를 제공하는 것이다.
또한, 본 발명이 이루고자 하는 다른 기술적 과제는, 콘택홀의 어스펙트비를 감소시켜, 도전층 증착시 콘택홀내에 보이드 발생을 감소시킬 수 있는 반도체 소자를 제공하는 것이다.
또한, 본 발명이 이루고자 하는 또 다른 기술적 과제는, 상술한 반도체 소자의 제조방법을 제공하는 것이다.
도 1은 종래의 자기 정렬 콘택 패드를 구비한 반도체 소자의 단면도이다.
도 2는 본 발명에 따른 반도체 소자의 콘택 구조를 설명하기 위한 평면도이다.
도 3은 본 발명의 일 실시예를 설명하기 위한 반도체 소자의 단면도이다.
도 4는 본 발명의 다른 실시예에 따른 반도체 소자의 단면도이다.
(도면의 주요 부분에 대한 부호의 설명)
54a - 도전 패턴 54b - 보조 패턴
본 발명의 목적과 더불어 그의 다른 목적 및 신규한 특징은, 본 명세서의 기재 및 첨부 도면에 의하여 명료해질것이다.
본원에서 개시된 발명중, 대표적 특징의 개요를 간단하게 설명하면 다음과 같다.
본 발명의 일 견지의 일 실시예에 따른 반도체 소자는, 도전 영역과 절연 영역을 포함하는 반도체 기판과, 반도체 기판의 도전 영역에 형성되는 도전 패턴과,도전 패턴과 인접하게 배치되는 보조 패턴, 및 반도체 기판상에 형성되며, 도전 패턴과 보조 패턴을 동시에 노출시키는 콘택홀을 갖는 층간 절연막을 포함한다.
또한, 본 발명의 일 견지에 따른 다른 실시예에 의한 반도체 소자는, 소자 분리막이 형성되어, 액티브 영역이 한정된 반도체 기판과, 반도체 기판 상의 소정 부분에 형성된 게이트 전극과, 게이트 전극 양측의 액티브 영역에 형성된 접합 영역과, 게이트 전극 양측의 접합 영역에 형성되며, 상기 게이트 전극과 동일한 높이를 갖는 자기 정렬 콘택 패드와, 자기 정렬 콘택 패드와 인접하게 배치되며, 상기 소자 분리막 상부에 형성되는 보조 패드, 및 반도체 기판 결과물 상부에 형성되며, 상기 자기 정렬 콘택 패드 및 보조 패드를 동시에 노출시키는 콘택홀을 갖는 층간 절연막을 포함한다.
또한, 본 발명의 다른 견지에 따른 반도체 소자의 제조방법은 다음과 같다.
먼저, 도전 영역 및 절연 영역을 갖는 반도체 기판 상에, 도전 영역에 도전 패턴을 형성하고, 동시에, 도전 패턴과 인접한 영역에 보조 패턴을 형성한다. 그후, 반도체 기판 결과물 상부에 층간 절연막을 형성하고, 도전 패턴과 보조 패턴이 동시에 노출되도록 층간 절연막을 식각하여, 콘택홀을 형성한다.
또한, 본 발명의 다른 견지에 따른 다른 실시예에 의한 반도체 소자의 제조방법은 다음과 같다. 먼저, 반도체 기판상에 액티브 영역이 한정되도록 소자 분리막을 형성한다. 이어서, 반도체 기판 상의 소정 부분에 게이트 전극을 형성하고, 게이트 전극 양측의 액티브 영역에 접합 영역을 형성한다. 다음, 게이트 전극 양측의 접합 영역에 자기 정렬 콘택 패드를 형성함과 동시에, 자기 정렬 콘택 패드와 인접한 소자 분리막에 보조 패드를 형성한다. 이어서, 반도체 기판 결과물 상부에 층간 절연막을 형성한 후, 자기 정렬 콘택 패드 및 보조 패드가 동시에 노출되도록, 층간 절연막을 식각하여, 콘택홀을 형성한다.
본 발명에 의하면, 미세 패턴을 오픈시키기 위한 콘택홀 또는 비아홀 형성시, 미스 얼라인을 방지하기 위하여, 미세 패턴의 인접지역에 전기적으로 영향을 미치지 않는 보조 패턴을 형성한다. 보조 패턴의 형성으로 콘택홀 또는 비아홀을 형성할 수 있는 면적이 증대되므로, 미스 얼라인 문제점을 해결할 수 있다. 더불어, 콘택홀 또는 비아홀 면적의 증대로, 콘택홀 또는 비아홀의 매립이 용이하다.
(실시예)
이하, 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 설명하도록 한다.
여기서, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것이다. 따라서, 도면에서의 요소의 형상 등은 보다 명확한 설명을 강조하기 위해서 과장되어진 것이며, 도면상에서 동일한 부호로 표시된 요소는 동일한 요소를 의미한다. 또한, 어떤 층이 다른 층 또는 반도체 기판의 "상"에 있다라고 기재되는 경우에, 어떤 층은 상기 다른 층 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는, 그 사이에 제 3의 층이 개재되어질 수 있다.
첨부한 도면 도 2는 본 발명에 따른 반도체 소자의 콘택 구조의 평면도이다.도 3은 본 발명의 일 실시예를 설명하기 위한 반도체 소자의 단면도이고, 도 4는 본 발명의 다른 실시예에 따른 반도체 소자의 단면도이다.
먼저, 도 2를 참조하여, 반도체 기판(50)은 도전 영역(51) 및 절연 영역(52)으로 한정된다. 이때, 도전 영역(51)은 액티브 영역이거나, 금속 배선일 수 있다. 또한, 절연 영역(52)은 소자 분리막이거나, 층간 절연막일 수 있다. 도전 영역(51) 상부에는 도전 패턴(54a)이 형성된다. 이때, 도전 패턴(54a)은 고집적 반도체 소자에 적용되는 미세 패턴이고, 이후 이 도전 패턴(54a)은 상부 배선과 콘택된다.
한편, 도전 패턴(54a)과 인접한 영역에 도 2에서와 같이 도전 패턴(54a)와 동일한 형상을 갖는 보조 패턴(54b)이 형성된다. 보조 패턴(54b)은 도전 패턴(54a) 형성과 동시에, 동일한 물질로 형성될 수 있다. 이때, 보조 패턴(54b)은 도전 패턴(54a)과 동일하게 도전 물질로 형성될 수는 있으나, 도전 패턴(54a)에 전기적으로 영향을 미치지 않아야 한다. 예를들어, 보조 패턴(54b)은 절연 영역(52) 상부에 형성되어, 전기적으로 플로팅(floating)되어 있음이 바람직하다. 여기서, 보조 패턴(54b)은 이후 형성될 상부 배선과의 도전 패턴(54a)과의 콘택시, 인위적으로 도전 패턴(54a)의 콘택 면적을 증대시키기 위하여 제공된다.
그후, 결과물 상부에는 층간 절연막(도시되지 않음)이 형성되고, 도전 패턴(54a)이 노출되도록 층간 절연막이 식각되어, 콘택홀(58)이 형성된다. 콘택홀(58)은 도전 패턴(54a)과 보조 패턴(54b) 사이의 거리보다 크게 형성되며, 바람직하게는, 콘택홀(58)에 의하여 도전 패턴(54a)과 보조 패턴(54b)이 동시에 노출되도록 형성된다. 이때, 보조 패턴(54b)은 비록 도전층으로 형성되지만, 플로팅된 상태이므로, 상부 배선과 콘택될 도전 패턴(54a)과 동시에 콘택되어도 전기적인영향이 없다. 더불어, 보조 패턴(54b)이 도전 패턴(54a)과 인접한 영역에 형성되므로, 실질적으로 콘택홀(58)에 의하여 노출될 수 있는 면적이 증가된다. 그러므로, 콘택홀을 형성하기 위한 포토레지스트 패턴의 얼라인이 용이하다. 더욱이, 콘택홀(58)이 도전 패턴(54a) 뿐만 아니라 보조 패턴(54b)에 걸쳐 형성되므로, 콘택홀 면적이 증가된다. 이에따라, 이후상부 배선 형성시 콘택홀내의 보이드 문제를 해결할 수 있다.
도 3은 본 발명의 콘택 구조를 반도체 메모리 소자의 자기 정렬 콘택 패드에 적용시켰을 때의 단면도이다.
도 3을 참조하여, 반도체 기판(60)의 적소에 STI 방식으로 소자 분리막(62)을 형성하여, 액티브 영역(61)을 형성한다. 다음, 도면에는 도시되지 않았지만, 공지의 방식으로 게이트 전극을 형성한다음, 게이트 전극 사이의 간격이 충분히 충진되도록, 도전층, 예를들어, 도핑된 폴리실리콘막을 형성한다. 여기서, 게이트 전극은 상술한 종래 기술의 게이트 전극의 구조와 동일하다. 그후, 도핑된 폴리실리콘막을 게이트 전극 표면이 노출되도록 CMP(chemical mechnical polishing)를 실시하여, 게이트 전극 사이의 공간에 자기 정렬 콘택 패드(64a)를 형성한다. 이때, 콘택 패드(64a)의 형성과 동시에, 자기 정렬 콘택 패드(64a)와 인접한 소자 분리막(62) 상부에 보조 패드(64b)를 형성한다. 이때, 보조 패드(64b)는 게이트 전극 사이의 소자 분리막(62) 상부에 자기 정렬 방식으로 형성되며, 소자 분리막(62) 상부에 형성되므로, 전기적으로는 플로팅되어 있다.
다음, 반도체 기판(60) 상부에 층간 절연막(66)을 형성한다. 이어서, 자기정렬 콘택 패드(64a) 및 인접하는 보조 패드(64b)가 동시에 노출되도록 층간 절연막(66)을 식각하여, 콘택홀(68)을 형성한다. 이때, 콘택홀(68)은 자기 정렬 콘택 패드(64a) 뿐만 아니라, 그와 인접하는 보조 패드(64b)까지 노출시키므로, 콘택홀을 형성할 수 있는 영역의 면적이 넓어진다. 이에따라, 미스얼라인 문제점이 크게 감소된다. 또한, 콘택홀의 면적을 증대시킬 수 있으므로, 이후 비트 라인 또는 스토리지 전극 형성시, 콘택홀내에 보이드가 발생되지 않는다.
도 4는 본 발명을 반도체 소자의 금속 배선에 적용시켰을때의 단면도이다.
도 4를 참조하여, 트랜지스터와 같은 전기적 소자가 형성된 반도체 기판(70) 상부에 하지층(72)이 형성된다. 하지층(72)은 여러 가지 소자 및 배선들을 포함할 수 있지만, 그 표면은 절연성을 띤다. 그후, 하지층(72) 상부에 반도체 기판(70)의 전기적 소자와 콘택되는 금속 배선(74a)을 공지의 방법으로 형성하고, 이와 동시에, 금속 배선(74a)과 인접하는 하지층(72) 상부에 보조 배선(74b)을 형성한다. 이때, 보조 배선(74b)은 절연성을 띠는 하지층(72) 상부에 형성되므로, 어떠한 전기적 소자와 연결되지 않은 플로팅 상태이다.
그후, 금속 배선(74a) 및 보조 배선(74b)이 형성된 반도체 기판(70) 상부에 층간 절연막(76)을 형성한다. 다음, 금속 배선(74a)의 소정 부분이 노출되도록 층간 절연막(76)을 식각하여, 비아홀(78)을 형성한다. 비아홀(78) 형성시, 금속 배선(74a)의 노출과 동시에, 인접하는 보조 배선(74b)도 동시에 노출된다.
이와같은 보조 배선(74b)의 형성으로, 비아홀(78)을 형성할 수 있는 면적이 넓어지게 되어, 미스얼라인 문제점이 크게 감소된다. 또한, 비아홀(78)을 형성할수 있는 면적이 증대되므로, 후속의 상부 배선 형성시, 콘택홀 매립이 용이하다.
이상에서 자세히 설명한 바와 같이, 본 발명에 의하면, 미세 패턴을 오픈시키기 위한 콘택홀 또는 비아홀 형성시, 미스 얼라인을 방지하기 위하여, 미세 패턴의 인접지역에 전기적으로 영향을 미치지 않는 보조 패턴을 형성한다. 보조 패턴의 형성으로 콘택홀 또는 비아홀을 형성할 수 있는 면적이 증대되므로, 미스 얼라인 문제점을 해결할 수 있다. 더불어, 콘택홀 또는 비아홀 면적의 증대로, 콘택홀 또는 비아홀의 매립이 용이하다.
기타, 본 발명의 요지를 벗어나지 않는 범위에서 다양하게 변경실시할 수 있다.

Claims (9)

  1. 도전 영역과 절연 영역을 포함하는 반도체 기판;
    반도체 기판의 도전 영역에 형성되는 도전 패턴;
    상기 도전 패턴과 인접하게 배치되며 상기 도전 패턴과 동일한 형상을 갖는 보조 패턴; 및
    상기 반도체 기판상에 형성되며, 상기 도전 패턴과 보조 패턴을 동시에 노출시키는 콘택홀을 갖는 층간 절연막을 포함하는 것을 특징으로 하는 반도체 소자.
  2. 제 1 항에 있어서, 상기 보조 패턴은 절연 영역에 형성되는 것을 특징으로 하는 반도체 소자.
  3. 제 2 항에 있어서, 상기 보조 패턴은 상기 도전 패턴과 동일한 물질로 형성되는 것을 특징으로 하는 반도체 소자.
  4. 소자 분리막이 형성되어, 액티브 영역이 한정된 반도체 기판;
    반도체 기판 상의 소정 부분에 형성된 게이트 전극;
    상기 게이트 전극 양측의 액티브 영역에 형성된 접합 영역;
    상기 게이트 전극 양측의 접합 영역에 형성되며, 상기 게이트 전극과 동일한 높이를 갖는 자기 정렬 콘택 패드;
    상기 자기 정렬 콘택 패드와 인접하게 배치되며, 상기 소자 분리막 상부에 형성되며, 상기 자기 정렬 콘택 패드와 동일한 형상을 갖는 보조 패드; 및
    상기 반도체 기판 결과물 상부에 형성되며, 상기 자기 정렬 콘택 패드 및 보조 패드를 동시에 노출시키는 콘택홀을 갖는 층간 절연막을 포함하는 것을 특징으로 하는 반도체 소자.
  5. 삭제
  6. 도전 영역 및 절연 영역을 갖는 반도체 기판을 제공하는 단계;
    상기 반도체 기판상에 도전 영역에 도전 패턴을 형성하고, 동시에, 도전 패턴과 인접한 영역에 보조 패턴을 형성하는 단계;
    상기 반도체 기판 결과물 상부에 층간 절연막을 형성하는 단계; 및
    상기 도전 패턴과 보조 패턴이 동시에 노출되도록 층간 절연막을 식각하여, 콘택홀을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  7. 제 6 항에 있어서, 상기 보조 패턴은 상기 절연 영역에 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  8. 반도체 기판상에 액티브 영역이 한정되도록 소자 분리막을 형성하는 단계;
    반도체 기판 상의 소정 부분에 게이트 전극을 형성하는 단계;
    상기 게이트 전극 양측의 액티브 영역에 접합 영역을 형성하는 단계;
    상기 게이트 전극 양측의 접합 영역에 자기 정렬 콘택 패드를 형성함과 동시에, 상기 자기 정렬 콘택 패드와 인접한 소자 분리막에 보조 패드를 형성하는 단계;
    상기 반도체 기판 결과물 상부에 층간 절연막을 형성하는 단계; 및
    상기 자기 정렬 콘택 패드 및 보조 패드가 동시에 오픈되도록, 층간 절연막을 식각하여, 콘택홀을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  9. 삭제
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