JP4101564B2 - 半導体素子及びその製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は半導体素子及びその製造方法に係り、より具体的には微細なパターンを露出させるためのコンタクトホールの形成時、ミスアラインメントを防止できる半導体素子の構造及びその製造方法に関する。
【０００２】
【従来の技術】
図１は一般のセルフアライメントコンタクトパッドを有する半導体素子の断面図である。
図１を参照して、半導体基板１０上の所定領域に活性領域を形成するための素子分離膜１２を公知のＳＴＩ（ｓｈａｌｌｏｗ ｔｒｅｎｃｈ ｉｓｏｌａｔｉｏｎ）方式で形成する。活性領域及び素子分離膜１２が形成された半導体基板１０の所定部分にゲート電極１８を形成する。この時、ゲート電極１８は基板１０の上部に順次に積層されたゲート絶縁膜１４、導電層１５、キャッピング層１６及び、ゲート絶縁膜１４と導電層１５及びキャッピング層１６の両側壁に形成されたスペーサ１７を含む構造物である。ゲート電極１８の両側の活性領域に不純物を注入して接合領域２０を形成する。接合領域２０と接触するように、ゲート電極１８間の空間にセルフアライメントコンタクト方式によってコンタクトパッド２２を形成した後、半導体基板１０の結果物の上部に層間絶縁膜２４を形成する。その後、層間絶縁膜２４の上部にコンタクトパッド２２を露出させる（expose）ためのフォトレジストパターン（図示せず）を公知のフォトリソグラフィー工程によって形成する。フォトレジストパターンをマスクとして利用して露出された層間絶縁膜２４をエッチングすることによって、コンタクトホール２６を形成する。次いで、露出されたコンタクトパッド２２と接触するように導電層（図示せず）を形成する。
【０００３】
最近、半導体メモリ素子は高速及び大容量を実現するために、集積度が増加しつつある。これにより、コンタクトパッドをはじめとする多数の金属配線の線幅も集積度に比例して減少しつつある。
【０００４】
しかし、このようにコンタクトパッド及び金属配線の線幅が減少すれば、コンタクトホールによって露出されるコンタクトパッドまたは金属配線の面積も小さくなるため、このような微細コンタクトホールを形成するためのフォトレジストパターンを形成し難い。
【０００５】
すなわち、露出させようとするコンタクトパッドまたは金属配線のサイズが非常に小さいので、フォトレジストパターンを形成するためのマスクの整列時、少しでも所定位置から外れれば、コンタクトパッドまたは金属配線と隣接する素子分離膜１２が露出されてしまう。これによって、コンタクトホールを形成するための層間絶縁膜のエッチング時、素子分離膜１２が損傷する問題点が発生する。
【０００６】
このような問題点を解決するために、従来の他の方法としてエッチングストッパを採用する技術が提案されたが、根本的なミスアラインメントの問題は解決し難い。
【０００７】
さらに、コンタクトパッド及び金属配線のサイズが縮まるにつれて、これらコンタクトパッドまたは金属配線を露出させるコンタクトホールの面積も縮まって、アスペクト比が増加する。このように、コンタクトホールのアスペクト比が増大すれば、以後の導電層形成時に導電層がコンタクトホール内に十分に埋込まれず、コンタクトホール内にボイドが発生する恐れがある。ここで、符号２８はミスアラインメントが発生した時の層間絶縁膜を示している。
【０００８】
【発明が解決しようとする課題】
したがって、本発明が解決しようとする技術的課題は、微細なサイズを有する導電パターンを露出させるためのコンタクトホールの形成時、ミスアラインメントを防止できる半導体素子を提供することである。
【０００９】
また、本発明が解決しようとする他の技術的課題は、コンタクトホールのアスペクト比を減少させ、導電層の蒸着時にコンタクトホール内のボイド発生を減らせる半導体素子を提供することである。
【００１０】
また、本発明が解決しようとするさらに他の技術的課題は、前述した半導体素子の製造方法を提供することである。
【００１１】
【課題を解決するための手段】
本発明の一実施例による半導体素子の製造方法は次の通りである。まず、導電領域及び絶縁領域を有する半導体基板上において、導電領域に導電パターンを形成すると同時に導電パターンと隣接した領域に補助パターンを形成する。その後、半導体基板の結果物上に層間絶縁膜を形成し、導電パターンと補助パターンとが同時に露出されるように層間絶縁膜をエッチングし、コンタクトホールを形成する。
【００１２】
また、本発明の他の実施例によれば、まず、半導体基板上に活性領域が形成されるように素子分離膜を形成する。次いで、半導体基板上の所定部分にゲート電極を形成し、ゲート電極両側の活性領域に接合領域を形成する。次に、ゲート電極両側の接合領域にセルフアライメントコンタクトパッドを形成すると同時に、セルフアライメントコンタクトパッドと隣接した素子分離膜に補助パッドを形成する。次いで、半導体基板の結果物上に層間絶縁膜を形成した後、セルフアライメントコンタクトパッド及び補助パッドが同時に露出されるように層間絶縁膜をエッチングし、ビアホールを形成する。
【００１３】
また、本発明の更なる他の実施例によれば、先ず、導電領域を有する半導体基板の上部に下地層を形成する。次いで、下地層の上部に前記導電領域と接触するように金属配線を形成すると同時に、前記金属配線と隣接した下地層の上部に補助金属配線を形成する。次に、半導体基板の結果物上に層間絶縁膜を形成した後、金属配線及び補助金属配線が同時に露出されるように層間絶縁膜をエッチングしてビアホールを形成する。
【００１４】
また、本発明の他の実施例による半導体素子は、導電領域及び絶縁領域を含む半導体基板と、半導体基板の導電領域に形成される導電パターンと、導電パターンと隣接して配置される補助パターン及び、半導体基板上に形成され、導電パターンと補助パターンとを同時に露出させるコンタクトホールを有する層間絶縁膜を含む。
【００１５】
また、本発明の他の実施例による半導体素子は、素子分離膜が形成され、活性領域が形成された半導体基板と、半導体基板上の所定部分に形成されたゲート電極と、ゲート電極両側の活性領域に形成された接合領域と、ゲート電極両側の接合領域に形成され、前記ゲート電極と同じ高さを有するセルフアライメントコンタクトパッドと、セルフアライメントコンタクトプラグと隣接して配置され、前記素子分離膜の上部に形成される補助パッドと、半導体基板の結果物上に形成され、前記セルフアライメントコンタクトパッド及び補助パッドを同時に露出させるコンタクトホールを有する層間絶縁膜とを含む。
【００１６】
本発明の更なる他の実施例による半導体素子は、導電領域を有する半導体基板と、半導体基板の上部に形成される下地層と、下地層の上部に形成され、前記導電領域と電気的に接触する金属配線と、金属配線と隣接して配置され、前記下地層の上部に形成される補助金属配線と、前記半導体基板の結果物上に形成され、前記金属配線及び補助金属配線を同時に露出させるビアホールを有する層間絶縁膜とを含む。
【００１７】
また、本発明の他の実施例による半導体素子は、集積回路基板と、前記集積回路基板上に形成される主導電層と、前記主金属配線と離隔して集積回路基板上に形成される補助導電層と、前記集積回路基板、主導電層及び補助導電層上に形成され、主導電層及び補助導電層をいずれも露出させるコンタクトホールが形成された層間絶縁膜とを含む。
【００１８】
【発明の実施の形態】
ここで、本発明の実施形態は色々な他の形態に変形でき、本発明の範囲が後述する実施形態によって限定されることと解釈してはならない。本発明の実施形態は当業者に本発明をより完全に説明するために提供されるものである。したがって、図面での要素の形状はより明確な説明を強調するために誇張されており、図面上で同じ符号で表示された要素は同じ要素を意味する。また、ある層が他の層または半導体基板の“上”にあると記載される場合に、ある層は前記他の層または半導体基板に直接接触して存在することもあり、またはその間に第３の層が介されることもある。
【００１９】
図２は本発明による半導体素子の接触構造の平面図である。図３は本発明の一実施形態を説明するための半導体素子の断面図であり、図４は本発明の他の実施形態による半導体素子の断面図である。
【００２０】
まず、図２を参照して、半導体基板５０は導電領域５１及び絶縁領域５２に形成される。この時、導電領域５１は活性領域であるか、金属配線でありうる。また、絶縁領域５２は素子分離膜または層間絶縁膜でありうる。導電領域５１の上部には導電パターン５４ａが形成される。この時、導電パターン５４ａは高集積半導体素子に適用される微細パターンであり、以後、この導電パターン５４ａは上部配線と接触する。
【００２１】
一方、導電パターン５４ａと隣接した領域に補助パターン５４ｂが形成される。補助パターン５４ｂは導電パターン５４ａの形成と同時に、同じ物質よりなりうる。この時、補助パターン５４ｂは導電パターン５４ａと同様に導電物質よりなりうるが、導電パターン５４ａに電気的に影響を及ぼしてはならない。例えば、補助パターン５４ｂは絶縁領域５２の上部に形成されて、電気的にフローティングされていることが望ましい。ここで、補助パターン５４ｂは以後に形成される上部配線との導電パターン５４ａとの接触時に、人為的に導電パターン５４ａの接触面積を増大させるために提供される。
【００２２】
その後、結果物の上部には層間絶縁膜（図示せず）が形成され、導電パターン５４ａが露出されるように層間絶縁膜がエッチングされてコンタクトホール５８が形成される。コンタクトホール５８は導電パターン５４ａと補助パターン５４ｂとの間の距離より大きく形成され、望ましくは、コンタクトホール５８によって導電パターン５４ａと補助パターン５４ｂとが同時に露出されるように形成される。この時、補助パターン５４ｂは、たとえば導電層で形成されるが、フローティングされた状態であるため、上部配線と接触する導電パターン５４ａと同時に接触しても電気的な影響はない。さらに、補助パターン５４ｂが導電パターン５４ａと隣接した領域に形成されるので、実質的にコンタクトホール５８によって露出されうる面積が増加する。したがって、コンタクトホールを形成するためのフォトレジストパターンの整列が容易である。さらに、コンタクトホール５８が導電パターン５４ａだけでなく補助パターン５４ｂにわたって形成されるので、コンタクトホールの面積が増加する。これにより、以後に上部配線の形成時にコンタクトホール内のボイド問題を解決できる。
【００２３】
図３は、本発明の接触構造を半導体メモリ素子のセルフアライメントコンタクトパッドに適用した時の断面図である。
図３を参照して、半導体基板６０の適所にＳＴＩ方式で素子分離膜６２を形成し、活性領域６１を形成する。次に、図面には示さなかったが、公知の方式でゲート電極を形成した後、ゲート電極間の間隙が十分に充填されるように、導電層、例えば、ドーピングされたポリシリコン膜を形成する。ここで、ゲート電極は前述した従来の技術のゲート電極の構造と同一である。その後、ドーピングされたポリシリコン膜をゲート電極の表面が露出されるようにＣＭＰ（ｃｈｅｍｉｃａｌ ｍｅｃｈａｎｉｃａｌ ｐｏｌｉｓｈｉｎｇ）を実施して、ゲート電極間の空間にセルフアライメントコンタクトパッド６４ａを形成する。この時、コンタクトパッド６４ａの形成と同時に、セルフアライメントコンタクトパッド６４ａと隣接した素子分離膜６２の上部に補助パッド６４ｂを形成する。この時、補助パッド６４ｂはゲート電極間の素子分離膜６２の上部にセルフアライメント方式で形成され、素子分離膜６２の上部に形成されるので、電気的にはフローティングされている。
【００２４】
次に、半導体基板６０の上部に層間絶縁膜６６を形成する。次いで、セルフアライメントコンタクトパッド６４ａ及び隣接する補助パッド６４ｂが同時に露出されるように層間絶縁膜６６をエッチングしてコンタクトホール６８を形成する。この時、コンタクトホール６８はセルフアライメントコンタクトパッド６４ａだけでなく、それと隣接する補助パッド６４ｂまで露出されるので、コンタクトホールを形成できる領域の面積が広くなる。これにより、ミスアラインメントの問題点が大きく減少する。また、コンタクトホールの面積を増大させうるので、以後のビットラインまたはストレージ電極の形成時、コンタクトホール内にボイドが発生しない。
【００２５】
図４は、本発明を半導体素子の金属配線に適用させた時の断面図である。
図４を参照して、トランジスタのような電気的素子が形成された半導体基板７０の上部に下地層７２が形成される。下地層７２は色々な素子及び配線を含みうるが、その表面は絶縁性を帯びる。その後、下地層７２の上部に半導体基板７０の電気的素子と接触する金属配線７４ａを公知の方法で形成し、これと同時に、金属配線７４ａと隣接する下地層７２の上部に補助配線７４ｂを形成する。この時、補助配線７４ｂは絶縁性を帯びる下地層７２の上部に形成されるので、いかなる電気的素子とも連結されていないフローティング状態である。
【００２６】
その後、金属配線７４ａ及び補助配線７４ｂが形成された半導体基板７０の上部に層間絶縁膜７６を形成する。次に、金属配線７４ａの所定部分が露出されるように層間絶縁膜７６をエッチングしてビアホール７８を形成する。ビアホール７８の形成時、金属配線７４ａの露出と同時に、隣接する補助配線７４ｂも同時に露出される。
【００２７】
このような補助配線７４ｂの形成によって、ビアホール７８を形成できる面積が広くなって、ミスアラインメントの問題点が大きく減少する。また、ビアホール７８を形成できる面積が増大するので、後続の上部配線の形成時にコンタクトホールの埋込みが容易である。
【００２８】
【発明の効果】
本発明によれば、微細パターンをオープンさせるためのコンタクトホールまたはビアホールの形成時、ミスアラインメントを防止するために、微細パターンの隣接地域に電気的に影響を及ぼさない補助パターンを形成する。補助パターンの形成によってコンタクトホールまたはビアホールを形成できる面積が増大するため、ミスアラインメントの問題点を解決できる。さらに、コンタクトホールまたはビアホール面積の増大によって、コンタクトホールまたはビアホールの埋込みが容易である。
【図面の簡単な説明】
【図１】 従来のセルフアライメントコンタクトパッドを具備した半導体素子の断面図である。
【図２】 本発明による半導体素子の接触構造を説明するための平面図である。
【図３】 本発明の一実施形態を説明するための半導体素子の断面図である。
【図４】 本発明の他の実施形態による半導体素子の断面図である。
【符号の説明】
６０ 半導体基板
６１ 活性領域
６２ 素子分離膜
６４ａ セルフアライメントコンタクトパッド
６４ｂ 補助パッド
６６ 層間絶縁膜
６８ コンタクトホール
【発明の属する技術分野】
本発明は半導体素子及びその製造方法に係り、より具体的には微細なパターンを露出させるためのコンタクトホールの形成時、ミスアラインメントを防止できる半導体素子の構造及びその製造方法に関する。
【０００２】
【従来の技術】
図１は一般のセルフアライメントコンタクトパッドを有する半導体素子の断面図である。
図１を参照して、半導体基板１０上の所定領域に活性領域を形成するための素子分離膜１２を公知のＳＴＩ（ｓｈａｌｌｏｗ ｔｒｅｎｃｈ ｉｓｏｌａｔｉｏｎ）方式で形成する。活性領域及び素子分離膜１２が形成された半導体基板１０の所定部分にゲート電極１８を形成する。この時、ゲート電極１８は基板１０の上部に順次に積層されたゲート絶縁膜１４、導電層１５、キャッピング層１６及び、ゲート絶縁膜１４と導電層１５及びキャッピング層１６の両側壁に形成されたスペーサ１７を含む構造物である。ゲート電極１８の両側の活性領域に不純物を注入して接合領域２０を形成する。接合領域２０と接触するように、ゲート電極１８間の空間にセルフアライメントコンタクト方式によってコンタクトパッド２２を形成した後、半導体基板１０の結果物の上部に層間絶縁膜２４を形成する。その後、層間絶縁膜２４の上部にコンタクトパッド２２を露出させる（expose）ためのフォトレジストパターン（図示せず）を公知のフォトリソグラフィー工程によって形成する。フォトレジストパターンをマスクとして利用して露出された層間絶縁膜２４をエッチングすることによって、コンタクトホール２６を形成する。次いで、露出されたコンタクトパッド２２と接触するように導電層（図示せず）を形成する。
【０００３】
最近、半導体メモリ素子は高速及び大容量を実現するために、集積度が増加しつつある。これにより、コンタクトパッドをはじめとする多数の金属配線の線幅も集積度に比例して減少しつつある。
【０００４】
しかし、このようにコンタクトパッド及び金属配線の線幅が減少すれば、コンタクトホールによって露出されるコンタクトパッドまたは金属配線の面積も小さくなるため、このような微細コンタクトホールを形成するためのフォトレジストパターンを形成し難い。
【０００５】
すなわち、露出させようとするコンタクトパッドまたは金属配線のサイズが非常に小さいので、フォトレジストパターンを形成するためのマスクの整列時、少しでも所定位置から外れれば、コンタクトパッドまたは金属配線と隣接する素子分離膜１２が露出されてしまう。これによって、コンタクトホールを形成するための層間絶縁膜のエッチング時、素子分離膜１２が損傷する問題点が発生する。
【０００６】
このような問題点を解決するために、従来の他の方法としてエッチングストッパを採用する技術が提案されたが、根本的なミスアラインメントの問題は解決し難い。
【０００７】
さらに、コンタクトパッド及び金属配線のサイズが縮まるにつれて、これらコンタクトパッドまたは金属配線を露出させるコンタクトホールの面積も縮まって、アスペクト比が増加する。このように、コンタクトホールのアスペクト比が増大すれば、以後の導電層形成時に導電層がコンタクトホール内に十分に埋込まれず、コンタクトホール内にボイドが発生する恐れがある。ここで、符号２８はミスアラインメントが発生した時の層間絶縁膜を示している。
【０００８】
【発明が解決しようとする課題】
したがって、本発明が解決しようとする技術的課題は、微細なサイズを有する導電パターンを露出させるためのコンタクトホールの形成時、ミスアラインメントを防止できる半導体素子を提供することである。
【０００９】
また、本発明が解決しようとする他の技術的課題は、コンタクトホールのアスペクト比を減少させ、導電層の蒸着時にコンタクトホール内のボイド発生を減らせる半導体素子を提供することである。
【００１０】
また、本発明が解決しようとするさらに他の技術的課題は、前述した半導体素子の製造方法を提供することである。
【００１１】
【課題を解決するための手段】
本発明の一実施例による半導体素子の製造方法は次の通りである。まず、導電領域及び絶縁領域を有する半導体基板上において、導電領域に導電パターンを形成すると同時に導電パターンと隣接した領域に補助パターンを形成する。その後、半導体基板の結果物上に層間絶縁膜を形成し、導電パターンと補助パターンとが同時に露出されるように層間絶縁膜をエッチングし、コンタクトホールを形成する。
【００１２】
また、本発明の他の実施例によれば、まず、半導体基板上に活性領域が形成されるように素子分離膜を形成する。次いで、半導体基板上の所定部分にゲート電極を形成し、ゲート電極両側の活性領域に接合領域を形成する。次に、ゲート電極両側の接合領域にセルフアライメントコンタクトパッドを形成すると同時に、セルフアライメントコンタクトパッドと隣接した素子分離膜に補助パッドを形成する。次いで、半導体基板の結果物上に層間絶縁膜を形成した後、セルフアライメントコンタクトパッド及び補助パッドが同時に露出されるように層間絶縁膜をエッチングし、ビアホールを形成する。
【００１３】
また、本発明の更なる他の実施例によれば、先ず、導電領域を有する半導体基板の上部に下地層を形成する。次いで、下地層の上部に前記導電領域と接触するように金属配線を形成すると同時に、前記金属配線と隣接した下地層の上部に補助金属配線を形成する。次に、半導体基板の結果物上に層間絶縁膜を形成した後、金属配線及び補助金属配線が同時に露出されるように層間絶縁膜をエッチングしてビアホールを形成する。
【００１４】
また、本発明の他の実施例による半導体素子は、導電領域及び絶縁領域を含む半導体基板と、半導体基板の導電領域に形成される導電パターンと、導電パターンと隣接して配置される補助パターン及び、半導体基板上に形成され、導電パターンと補助パターンとを同時に露出させるコンタクトホールを有する層間絶縁膜を含む。
【００１５】
また、本発明の他の実施例による半導体素子は、素子分離膜が形成され、活性領域が形成された半導体基板と、半導体基板上の所定部分に形成されたゲート電極と、ゲート電極両側の活性領域に形成された接合領域と、ゲート電極両側の接合領域に形成され、前記ゲート電極と同じ高さを有するセルフアライメントコンタクトパッドと、セルフアライメントコンタクトプラグと隣接して配置され、前記素子分離膜の上部に形成される補助パッドと、半導体基板の結果物上に形成され、前記セルフアライメントコンタクトパッド及び補助パッドを同時に露出させるコンタクトホールを有する層間絶縁膜とを含む。
【００１６】
本発明の更なる他の実施例による半導体素子は、導電領域を有する半導体基板と、半導体基板の上部に形成される下地層と、下地層の上部に形成され、前記導電領域と電気的に接触する金属配線と、金属配線と隣接して配置され、前記下地層の上部に形成される補助金属配線と、前記半導体基板の結果物上に形成され、前記金属配線及び補助金属配線を同時に露出させるビアホールを有する層間絶縁膜とを含む。
【００１７】
また、本発明の他の実施例による半導体素子は、集積回路基板と、前記集積回路基板上に形成される主導電層と、前記主金属配線と離隔して集積回路基板上に形成される補助導電層と、前記集積回路基板、主導電層及び補助導電層上に形成され、主導電層及び補助導電層をいずれも露出させるコンタクトホールが形成された層間絶縁膜とを含む。
【００１８】
【発明の実施の形態】
ここで、本発明の実施形態は色々な他の形態に変形でき、本発明の範囲が後述する実施形態によって限定されることと解釈してはならない。本発明の実施形態は当業者に本発明をより完全に説明するために提供されるものである。したがって、図面での要素の形状はより明確な説明を強調するために誇張されており、図面上で同じ符号で表示された要素は同じ要素を意味する。また、ある層が他の層または半導体基板の“上”にあると記載される場合に、ある層は前記他の層または半導体基板に直接接触して存在することもあり、またはその間に第３の層が介されることもある。
【００１９】
図２は本発明による半導体素子の接触構造の平面図である。図３は本発明の一実施形態を説明するための半導体素子の断面図であり、図４は本発明の他の実施形態による半導体素子の断面図である。
【００２０】
まず、図２を参照して、半導体基板５０は導電領域５１及び絶縁領域５２に形成される。この時、導電領域５１は活性領域であるか、金属配線でありうる。また、絶縁領域５２は素子分離膜または層間絶縁膜でありうる。導電領域５１の上部には導電パターン５４ａが形成される。この時、導電パターン５４ａは高集積半導体素子に適用される微細パターンであり、以後、この導電パターン５４ａは上部配線と接触する。
【００２１】
一方、導電パターン５４ａと隣接した領域に補助パターン５４ｂが形成される。補助パターン５４ｂは導電パターン５４ａの形成と同時に、同じ物質よりなりうる。この時、補助パターン５４ｂは導電パターン５４ａと同様に導電物質よりなりうるが、導電パターン５４ａに電気的に影響を及ぼしてはならない。例えば、補助パターン５４ｂは絶縁領域５２の上部に形成されて、電気的にフローティングされていることが望ましい。ここで、補助パターン５４ｂは以後に形成される上部配線との導電パターン５４ａとの接触時に、人為的に導電パターン５４ａの接触面積を増大させるために提供される。
【００２２】
その後、結果物の上部には層間絶縁膜（図示せず）が形成され、導電パターン５４ａが露出されるように層間絶縁膜がエッチングされてコンタクトホール５８が形成される。コンタクトホール５８は導電パターン５４ａと補助パターン５４ｂとの間の距離より大きく形成され、望ましくは、コンタクトホール５８によって導電パターン５４ａと補助パターン５４ｂとが同時に露出されるように形成される。この時、補助パターン５４ｂは、たとえば導電層で形成されるが、フローティングされた状態であるため、上部配線と接触する導電パターン５４ａと同時に接触しても電気的な影響はない。さらに、補助パターン５４ｂが導電パターン５４ａと隣接した領域に形成されるので、実質的にコンタクトホール５８によって露出されうる面積が増加する。したがって、コンタクトホールを形成するためのフォトレジストパターンの整列が容易である。さらに、コンタクトホール５８が導電パターン５４ａだけでなく補助パターン５４ｂにわたって形成されるので、コンタクトホールの面積が増加する。これにより、以後に上部配線の形成時にコンタクトホール内のボイド問題を解決できる。
【００２３】
図３は、本発明の接触構造を半導体メモリ素子のセルフアライメントコンタクトパッドに適用した時の断面図である。
図３を参照して、半導体基板６０の適所にＳＴＩ方式で素子分離膜６２を形成し、活性領域６１を形成する。次に、図面には示さなかったが、公知の方式でゲート電極を形成した後、ゲート電極間の間隙が十分に充填されるように、導電層、例えば、ドーピングされたポリシリコン膜を形成する。ここで、ゲート電極は前述した従来の技術のゲート電極の構造と同一である。その後、ドーピングされたポリシリコン膜をゲート電極の表面が露出されるようにＣＭＰ（ｃｈｅｍｉｃａｌ ｍｅｃｈａｎｉｃａｌ ｐｏｌｉｓｈｉｎｇ）を実施して、ゲート電極間の空間にセルフアライメントコンタクトパッド６４ａを形成する。この時、コンタクトパッド６４ａの形成と同時に、セルフアライメントコンタクトパッド６４ａと隣接した素子分離膜６２の上部に補助パッド６４ｂを形成する。この時、補助パッド６４ｂはゲート電極間の素子分離膜６２の上部にセルフアライメント方式で形成され、素子分離膜６２の上部に形成されるので、電気的にはフローティングされている。
【００２４】
次に、半導体基板６０の上部に層間絶縁膜６６を形成する。次いで、セルフアライメントコンタクトパッド６４ａ及び隣接する補助パッド６４ｂが同時に露出されるように層間絶縁膜６６をエッチングしてコンタクトホール６８を形成する。この時、コンタクトホール６８はセルフアライメントコンタクトパッド６４ａだけでなく、それと隣接する補助パッド６４ｂまで露出されるので、コンタクトホールを形成できる領域の面積が広くなる。これにより、ミスアラインメントの問題点が大きく減少する。また、コンタクトホールの面積を増大させうるので、以後のビットラインまたはストレージ電極の形成時、コンタクトホール内にボイドが発生しない。
【００２５】
図４は、本発明を半導体素子の金属配線に適用させた時の断面図である。
図４を参照して、トランジスタのような電気的素子が形成された半導体基板７０の上部に下地層７２が形成される。下地層７２は色々な素子及び配線を含みうるが、その表面は絶縁性を帯びる。その後、下地層７２の上部に半導体基板７０の電気的素子と接触する金属配線７４ａを公知の方法で形成し、これと同時に、金属配線７４ａと隣接する下地層７２の上部に補助配線７４ｂを形成する。この時、補助配線７４ｂは絶縁性を帯びる下地層７２の上部に形成されるので、いかなる電気的素子とも連結されていないフローティング状態である。
【００２６】
その後、金属配線７４ａ及び補助配線７４ｂが形成された半導体基板７０の上部に層間絶縁膜７６を形成する。次に、金属配線７４ａの所定部分が露出されるように層間絶縁膜７６をエッチングしてビアホール７８を形成する。ビアホール７８の形成時、金属配線７４ａの露出と同時に、隣接する補助配線７４ｂも同時に露出される。
【００２７】
このような補助配線７４ｂの形成によって、ビアホール７８を形成できる面積が広くなって、ミスアラインメントの問題点が大きく減少する。また、ビアホール７８を形成できる面積が増大するので、後続の上部配線の形成時にコンタクトホールの埋込みが容易である。
【００２８】
【発明の効果】
本発明によれば、微細パターンをオープンさせるためのコンタクトホールまたはビアホールの形成時、ミスアラインメントを防止するために、微細パターンの隣接地域に電気的に影響を及ぼさない補助パターンを形成する。補助パターンの形成によってコンタクトホールまたはビアホールを形成できる面積が増大するため、ミスアラインメントの問題点を解決できる。さらに、コンタクトホールまたはビアホール面積の増大によって、コンタクトホールまたはビアホールの埋込みが容易である。
【図面の簡単な説明】
【図１】 従来のセルフアライメントコンタクトパッドを具備した半導体素子の断面図である。
【図２】 本発明による半導体素子の接触構造を説明するための平面図である。
【図３】 本発明の一実施形態を説明するための半導体素子の断面図である。
【図４】 本発明の他の実施形態による半導体素子の断面図である。
【符号の説明】
６０ 半導体基板
６１ 活性領域
６２ 素子分離膜
６４ａ セルフアライメントコンタクトパッド
６４ｂ 補助パッド
６６ 層間絶縁膜
６８ コンタクトホール
Claims (17)
- 導電領域及び絶縁領域を有する半導体基板を提供する段階と、
前記半導体基板上の導電領域に導電パターンを形成する段階と、
前記導電パターンと隣接した領域に補助パターンを形成する段階と、
前記半導体基板の結果物上に層間絶縁膜を形成する段階と、
前記導電パターンと補助パターンとが同時に露出されるように層間絶縁膜をエッチングし、コンタクトホールを形成する段階とを含み、
前記補助パターンは絶縁領域の上部に形成され、前記半導体基板を通じて前記導電パターンと電気的にフローティングされることを特徴とする半導体素子の製造方法。 - 前記導電パターンを形成する段階と前記補助パターンを形成する段階とは同時に進行されることを特徴とする請求項１に記載の半導体素子の製造方法。
- 前記導電パターンと補助パターンとは同じ物質よりなることを特徴とする請求項１に記載の半導体素子の製造方法。
- 半導体基板上に活性領域が形成されるように素子分離膜を形成する段階と、半導体基板上の所定部分にゲート電極を形成する段階と、前記ゲート電極両側の活性領域に接合領域を形成する段階と、前記ゲート電極両側の接合領域にコンタクトパッドを形成する段階と、前記コンタクトパッドと隣接した素子分離膜に補助パッドを形成する段階と、前記半導体基板、コンタクトパッド及び補助パッドの上部に層間絶縁膜を形成する段階と、前記整列コンタクトパッド及び補助パッドが少なくてもオープンされるように層間絶縁膜をエッチングし、コンタクトホールを形成する段階とを含むことを特徴とする半導体素子の製造方法。
- 前記コンタクトパッドは前記ゲート電極と同じ厚さを有することを特徴とする請求項４に記載の半導体素子の製造方法。
- 前記補助パッドとコンタクトパッドとは同じ物質よりなることを特徴とする請求項４に記載の半導体素子の製造方法。
- 導電領域を有する半導体基板を提供する段階と、
前記半導体基板の上部に下地層を形成する段階と、
前記下地層の上部に前記導電領域と接触するように金属配線を形成する段階と、
前記金属配線と隣接した下地層の上部に補助金属配線を形成する段階と、
前記半導体基板の結果物上に層間絶縁膜を形成する段階と、
前記金属配線及び補助金属配線が同時に露出されるように層間絶縁膜をエッチングし、ビアホールを形成する段階とを含み、
前記補助金属配線は、前記下地層を通じて前記金属配線と電気的にフローティングされることを特徴とする半導体素子の製造方法。 - 前記金属配線と補助金属配線とは同時に形成することを特徴とする請求項７に記載の半導体素子の製造方法。
- 導電領域と絶縁領域とを含む半導体基板と、
前記半導体基板の導電領域上に形成される導電パターンと、
前記導電パターンと隣接して配置される補助パターンと、
前記半導体基板上に形成され、前記導電パターンと補助パターンとを同時に露出させるコンタクトホールを有する層間絶縁膜とを含み、
前記補助パターンは前記半導体基板の絶縁領域上に形成されて前記半導体基板を通じて前記導電パターンと電気的にフローティングされることを特徴とする半導体素子。 - 前記補助パターンは前記導電パッドと同じ物質よりなることを特徴とする請求項９に記載の半導体素子。
- 素子分離膜が形成され、活性領域が形成された半導体基板と、半導体基板上の所定部分に形成されたゲート電極と、前記ゲート電極両側の活性領域に形成された接合領域と、前記ゲート電極両側の接合領域に形成され、前記ゲート電極と同じ高さを有するコンタクトパッドと、前記コンタクトパッドと隣接して配置され、前記素子分離膜の上部に形成される補助パッドと、前記半導体基板の結果物上に形成され、前記セルフアライメントコンタクトパッド及び補助パッドを同時に露出させるコンタクトホールを有する層間絶縁膜とを含むことを特徴とする半導体素子。
- 前記補助パッドと前記コンタクトパッドとは同じ物質よりなることを特徴とする請求項１１に記載の半導体素子。
- 前記補助パッドと前記コンタクトパッドとは前記ゲート電極と同じ高さを有することを特徴とする請求項１１に記載の半導体素子。
- 導電領域を有する半導体基板と、
前記半導体基板の上部に形成される下地層と、
前記下地層の上部に形成され、前記導電領域と電気的に接触する金属配線と、
前記金属配線と隣接して配置され、前記下地層の上部に形成される補助金属配線と、
前記半導体基板の結果物上に形成され、前記金属配線及び補助金属配線を同時に露出させるビアホールを有する層間絶縁膜とを含み、
前記補助金属配線は、前記下地層を通じて前記金属配線と電気的にフローティングされることを特徴とする半導体素子。 - 集積回路基板と、
前記集積回路基板上に形成される主導電層と、
前記主導電層に隣接し、かつ、前記集積回路基板を通じて前記主導電層と電気的にフローティングされるように前記集積回路基板上に形成される補助導電層と、
前記集積回路基板、主導電層及び補助導電層上に形成され、主導電層及び補助導電層をいずれも露出させるコンタクトホールが形成された層間絶縁膜とを含むことを特徴とする半導体素子の製造方法。 - 前記主導電層と補助導電層とは同じ物質よりなることを特徴とする請求項１５に記載の半導体素子の製造方法。
- 前記集積回路上に主導電層と補助導電層とを連結するコネクタをさらに含むことを特徴とする請求項１５に記載の半導体素子の製造方法。
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