KR19980065728A - 반도체소자의 접촉창 형성방법 - Google Patents

반도체소자의 접촉창 형성방법 Download PDF

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Abstract

반도체 소자의 접촉창 형성방법을 개시하고 있다. 이는, 반도체 기판 상에 제1 절연층을 형성하는 단계; 상기 제1 절연층의 소정부분을 식각하여 상기 기판을 노출시킨 다음 상기 기판과 접속되는 비트라인을 형성하는 단계; 비트라인이 형성된 결과물 전면에 제2 절연층, 제3 절연층 및 제4 절연층을 형성하는 단계; 상기 제4 절연층, 제3 절연층, 제2 절연층을 상기 비트라인의 측벽이 노출되도록 식각하여 소정깊이를 갖는 개구부를 형성하는 단계; 상기 결과물 전면에 절연물을 일정 두께로 증착한 다음 이방성식각공정을 통하여 상기 개구부 내에 스페이서를 형성하는 단계; 및 상기 스페이서를 마스크로 사용하고 상기 제1 절연층을 식각하여 상기 기판의 소정부위를 노출시키는 스토리지 콘택홀을 형성하는 단계를 구비한다. 따라서, 접촉창 형성시 비트라인 측벽의 나이트라이드 스페이서를 이용하기 때문에 미스얼라인이 발생되지 않는 자기정렬 콘택을 형성할 수 있다.

Description

반도체 소자의 접촉창 형성방법
본 발명은 반도체소자 제조방법에 관한 것으로, 특히 셀프얼라인 콘택을 형성하여 공정여유도(Process Margin)을 개선할 수 있는 반도체소자 접촉창 형성방법에 관한 것이다.
반도체소자가 고집적화됨에 따라 배선의 넓이 뿐만 아니라 배선과 배선 사이의 간격도 현저히 감소되고 있는 추세이다. 또한, 배선 간격의 감소는 배선 사이에 놓일 콘택홀의 크기 감소를 초래하게 되어 소자의 마진은 더욱 감소하게 된다.
더욱이, 비트라인 형성후 커패시터를 형성하는 구조(Capacitor Over Bitline, 이하 COB)에 있어서, 활성영역에 형성할 접촉창의 크기는 더욱 감소하고 있으며, 여러개의 도전층을 사용하는 반도체소자에서는 도전층 간의 층간절연막에 의해 도전층 사이의 높이가 높아지게 되므로 수직 단차의 증가로 인하여 접촉창을 형성하는 공정이 매우 어려워지게 된다. 접촉창 형성을 위한 사진공정시 초점심도의 여유를 주기 위해서는 접촉창이 형성될 부위의 인접 도전층간의 간격이 접촉창을 중심으로 일정거리 만큼의 경계를 두어야 한다.
도1은 종래 기술에 따른 반도체소자 제조방법을 설명하기 위해 도시한 단면도이다.
반도체기판(1) 상에 활성영역과 소자분리영역을 구분하기 위한 필드산화막(3)을 형성하고 그 위에 제1 절연층(5)을 형성한 다음 패터닝하여 비트라인 콘택홀(도시되지 않음)을 형성하고, 이를 매립하는 비트라인(7)을 형성한다. 이어서, 상기 비트라인(7) 상에 제2 절연층(9)을 형성하고 그 위에 제3 절연층(11) 및 제4 절연층(13)을 적층한다. 다음, 상기 제4 절연층, 제3 절연층, 제2 절연층 및 제1 절연층(13,11,9, 및 7)을 차례로 식각하여 상기 기판(1)의 소정영역을 노출시키는 스토리지 콘택홀(h)을 형성한다.
여기에서, 상기 종래기술에 따르면, 상기 제2 절연층(9)은 통상 평탄화에 유리한 BPSG 또는 USG 나 HTO가 사용된다. 또한, 충분한 평탄화를 위해서는 일정 높이 이상이 유구되며 이로인해 수직방향으로의 증가를 피할수 없다.
또한 커패시터의 스토리지 전극과 활성영역을 접촉하기 위한 상기 스토리지 콘택홀(h) 형성시, 콘택홀에 인접된 비트라인과의 여유도는 극히 부족하게 되며, 콘택홀 형성을 위한 사진공정시 얼라인먼트의 초점심도 및 미스얼라인 등의 공정여유도 부족으로 인해 비트라인과 비트라인 콘택이 쇼트되는 문제가 야기된다.
다시말해, 종래의 기술에 따르면, 첫째, 스토리지 콘택홀 형성시 층간절연을 위한 HTO, BPSG, SiON 등의 식각공정이 복잡하고 매우 큰 수직단차로 인하여 공정 안정성이 부족한 문제가 있다.
둘째, 스토리지 콘택홀이 비트라인 콘택홀 형성후 그 상층부에 형성되기 때문에 콘택이 형성될 부위의 수직단차가 매우 크게 된다. 따라서, 스토리지 콘택홀에 인접한 비트라인과의 이격이 매우 작아, 전기적 절연 특성 확보를 할 수 없고, 사진공정 진행시 공정 여유도 부족 등으로 인해 스토리지 콘택홀과 비트라인간의 쇼트를 유발하게 되어 소자의 불량이 야기된다.
셋째, 콘택홀 형성을 위한 식각공정에서 콘택홀이 완전히 오픈되지 않는 문제가 발생되며, 콘택홀을 완전히 오픈하기 위해 과도 식각을 실시해야 하기 때문에 실리콘 기판의 손상을 유발한다.
넷째, 수직 단차의 증가는 후속되는 커패시터 형성 및 금속 배선형성 공정의 어려움을 초래한다.
본 발명이 이루고자 하는 기술적 과제는, 셀프얼라인 콘택을 형성하여 공정여유도(Process Margin)을 개선할 수 있는 반도체소자 접촉창 형성방법을 제공하는 것이다.
도 1은 종래 기술에 따른 반도체소자 제조방법을 설명하기 위해 도시한 단면도이다.
도 2 내지 도 6은 본 발명의 제1 실시예에 따른 접촉창 형성방법을 설명하기 위해 도시한 단면도들이다.
도 7은 본 발명의 제2 실시예에 따른 접촉창 형성방법을 설명하기 위해 도시한 단면도이다.
상기 과제를 이루기 위하여 본 발명은, 반도체 기판 상에 제1 절연층을 형성하는 단계; 상기 제1 절연층의 소정부분을 식각하여 상기 기판을 노출시킨 다음 상기 기판과 접속되는 비트라인을 형성하는 단계; 비트라인이 형성된 결과물 전면에 제2 절연층, 제3 절연층 및 제4 절연층을 형성하는 단계; 상기 제4 절연층, 제3 절연층, 제2 절연층을 상기 비트라인의 측벽이 노출되도록 식각하여 소정깊이를 갖는 개구부를 형성하는 단계; 상기 결과물 전면에 절연물을 일정 두께로 증착한 다음 이방성식각공정을 통하여 상기 개구부 내에 스페이서를 형성하는 단계; 및 상기 스페이서를 마스크로 사용하고 상기 제1 절연층을 식각하여 상기 기판의 소정부위를 노출시키는 스토리지 콘택홀을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체소자의 접촉창 형성방법을 제공한다.
따라서, 접촉창 형성시 비트라인 측벽의 나이트라이드 스페이서를 이용하기 때문에 미스얼라인이 발생되지 않는 자기정렬 콘택을 형성할 수 있다. 또한, 스페이서를 형성함으로써 사진공정의 여유도 확보 및 설계 여유도 확보를 꾀할 수 있으며, 접촉창과의 전기적 절연 특성 확보를 위해 비트라인과 같은 도전층 폭을 감소시키지 않아도 되며 공정 마진을 크게 향상시킬 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다.
도2 내지 도6은 본 발명의 제1 실시예에 따른 접촉창 형성방법을 설명하기 위해 도시한 단면도들이다.
도2를 참조하면, 반도체 기판(50) 상에 활성영역과 소자분리영역을 정의하기 위한 필드산화막(52)을 형성하고, 그 결과물 상에 게이트 도전층(도시되지 않음) 등을 형성하여 트랜지스터(도시되지 않음)를 형성한 뒤 이를 절연시키기 위한 제1 절연층(54)을 형성한다. 다음, 상기 제1 절연층(54)의 소정부분을 식각하여 상기 기판을 노출시킨 다음 상기 기판과 접속되는 비트라인(56)을 형성한다. 비트라인(56)이 형성된 결과물 전면에 제2 절연층(58)을 형성하고, 상기 제2 절연층(58) 상에 제3 절연층(60) 및 제4 절연층(62)을 형성한다.
여기서, 상기 제1 절연층(54)은 HTO 또는 LTO로 형성하고, 제2 절연층(58)은 LPCVD 또는 APCVD를 이용한 BPSG로 800 내지 900Å의 두께를 갖도록 형성하는 것이 바람직하다. 이때 어닐공정을 통해 제2 절연층(58) 표면을 평탄화함으로써 후속공정이 용이하도록 하는 것이 바람직하다.
상기 비트라인은 폴리실리콘 및 텅스텐실리사이드를 적층하여 형성하는 것이 바람직하다.
도3을 참조하면, 상기 제4 절연층(62) 상에 포토레지스트를 도포한 다음 패터닝하여 상기 제4 절연층(62)을 부분적으로 노출시키는 포토레지스트 패턴(64)을 형성한다.
상기 포토레지스트 패턴(64)을 식각마스크로 사용하고 상기 제4 절연층(62), 제3 절연층(60) 및 제2 절연층(58) 및 비트라인(56)을 식각한다. 이때 상기 비트라인(56)의 측벽이 노출되도록 식각하는데 특히 건식식각을 이용함으로써 식각에 의해 비트라인이 손상되는 것을 방지한다.
도4를 참조하면, 상기 포토레지스트 패턴(64)을 통상의 방법으로 제거하고, 그 결과물 전면에 스페이서 형성을 위한 절연물을 일정 두께로 증착한 다음 이방성식각공정을 통하여 상기 개구부 내에 스페이서(66)를 형성한다.
여기서, 상기 스페이서 형성을 위한 절연물은 예컨대 나이트라이드를 사용하고 APCVD 또는 LPCVD 방법으로 적층하는 것이 바람직하다. 이후 형성될 스토리지 전극과 상기 비트라인(56)과 절연 특성을 확보할 수 있도록 상기 스페이서(66)는 충분한 두께로 형성한다.
스페이서 형성을 위한 상기 절연층의 적층 두께는 스페이서 형성후 스토리지 콘택홀의 크기를 결정함과 동시에 비트라인 콘택홀과의 절연 특성에 영향을 주기 때문에 그 두께(t)는 비트라인 간격(d)의 2배보다 작은 두께(t＜d/2), 예컨대 2000∼3000Å으로 형성한다. 한편, 종래기술에서는 비트라인 형성후 후속 BPSG 증착 및 어닐링과정에서 비트라인 쉬프트가 발생하는 문제가 야기될 수 있으나, 상기 실시예에 따르면 비트라인 측면을 스페이서 식각용 나이트라이드가 감싸고 있기 때문에 별도의 절연층 없이 종래의 문제점을 해결할 수 있다.
도5를 참조하면, 상기 스페이서(66)를 마스크로 사용하고 상기 제1 절연층(54)을 식각하여 상기 기판의 소정부위를 노출시키는 스토리지 콘택홀(H)을 형성한다.
여기서, 이방성식각을 실시하게 되는데, 나이트라이드에 대한 산화물의 선택비를 조절하여 상기 비트라인을 감싸고 있는 나이트라이드 스페이서 부위는 식각되지 않고 제1 절연층(54)인 BPSG만이 식각되도록 한다.
나이트라이드 스페이서(66)를 마스크로 하여 하부 제1 절연층이 식각되기 때문에 미스얼라인이 발생하지 않는 자기 정렬 콘택을 형성할 수 있으며, 비트라인과의 마진은 스페이서(66)에 의해 확보되었으므로 고려하지 않아도 된다.
이때, 활성영역에 형성될 접촉창의 크기는 사진공정에서 정의되는 포토레지스트 CD DP 의존하지 않고 비트라인 간격에 의해 정의된다.
도6을 참조하면, 스토리지 콘택홀(H)이 형성된 상기 결과물 전면에 도전물을 증착한 다음 패터닝하여 스토리지 전극(68)을 형성하고, 그 위에 유전체막(70) 및 플레이트전극(72)을 차례로 형성하여 커패시터를 완성한다.
도7은 본 발명의 제2 실시예에 따른 접촉창 형성방법을 설명하기 위해 도시한 단면도이다. 본 발명의 제2 실시예는 랜딩패드를 형성하는 커패시터-오버-비트라인(Capacitor Over Bit line)에 적용하는 것을 제외하고는 상기 제1 실시예와 동일하다.
도7을 참조하면, 반도체 기판(50) 상에 활성영역과 소자분리영역을 정의하기 위한 필드산화막(52)을 형성하고, 그 졀과물 상에 게이트 도전층(도시되지 않음) 등을 형성하여 트랜지스터(도시되지 않음)를 형성하는 단계까지 상기 제1 실시예와 동일하게 진행한 뒤, 상기 결과물 전면에 도전물을 증착한 다음 패터닝하여 활성영역과 연결되는 랜딩패드(80)를 형성한다.
다음에, 랜딩패드(80)가 형성된 결과물 전면에 제1 절연층(54)을 형성하는 등 후속공정은 상기 제1 실시예와 동일하게 진행한다.
상술한 바와 같이 본 발명에 따르면, 접촉창 형성시 비트라인 측벽의 나이트라이드 스페이서를 이용하기 때문에 미스얼라인이 발생되지 않는 자기정렬 콘택을 형성할 수 있다. 비트라인 측벽의 일정 두께 이상의 나이트라이드 절연층으로 인하여 접촉창에 채워질 스토리지전극과의 충분한 전기적 절연 특성을 확보할 수 있으므로 인접 도전층간의 쇼트를 방지할 수 있다.
또한, 스페이서를 형성함으로써 사진공정의 여유도 확보 및 설계 여유도 확보를 꾀할 수 있으며, 접촉창과의 전기적 절연 특성 확보를 위해 비트라인과 같은 도전층 폭을 감소시키지 않아도 되며 공정 마진을 크게 향상시킬 수 있다.
스페이서를 마스크로 사용하여 형성되는 접촉창의 크기는 비트라인을 감싸고 있는 스페이서 간격에 의해 결정되고, 스토리지 콘택홀 형성을 위한 건식식각시 충분한 식각을 진행할 수 있게 되어 콘택이 오픈되지 않는 불량이 방지된다.

Claims (3)

  1. 반도체 기판 상에 제1 절연층을 형성하는 단계; 상기 제1 절연층의 소정부분을 식각하여 상기 기판을 노출시킨 다음 상기 기판과 접속되는 비트라인을 형성하는 단계; 비트라인이 형성된 결과물 전면에 제2 절연층, 제3 절연층 및 제4 절연층을 형성하는 단계; 상기 제4 절연층, 제3 절연층, 제2 절연층을 상기 비트라인의 측벽이 노출되도록 식각하여 소정깊이를 갖는 개구부를 형성하는 단계; 상기 결과물 전면에 절연물을 일정 두께로 증착한 다음 이방성식각공정을 통하여 상기 개구부 내에 스페이서를 형성하는 단계; 및 상기 스페이서를 마스크로 사용하고 상기 제1 절연층을 식각하여 상기 기판의 소정부위를 노출시키는 스토리지 콘택홀을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체소자의 접촉창 형성방법.
  2. 제1항에 있어서, 상기 제1 절연층 및 제2 절연층은 산화물로 형성하고, 상기 스페이서는 질화물로 형성하는 것을 특징으로 하는 반도체소자의 접촉창 형성방법.
  3. 제1항에 있어서, 상기 제1 절연층 형성전 반도체 기판 상에 활성영역과 전기적으로 연결되는 랜딩패드를 형성하는 것을 특징으로 하는 반도체소자의 접촉창 형성방법.
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* Cited by examiner, † Cited by third party
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KR100493407B1 (ko) * 2000-11-22 2005-06-07 주식회사 하이닉스반도체 반도체 소자의 제조 방법
KR100477839B1 (ko) * 1997-12-23 2005-07-07 주식회사 하이닉스반도체 자기정렬방식의전하저장전극콘택홀형성방법

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