KR20050049635A - 반도체 소자의 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 비트라인 콘택 플러그의 형성없이 다마신(Damascene) 공정을 이용하여 비트라인을 형성함으로써, 비트라인 콘택 플러그 형성을 위한 식각 공정시 게이트 전극과의 쇼트가 발생할 가능성을 줄이고, 디램 높이가 전체적으로 낮아지게 할 수 있으며, 패턴불량이 발생하는 문제를 해결함으로써, 공정수율 및 소자의 신뢰성을 향상시킬 수 있다.
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 비트라인 콘택 플러그의 형성없이 다마신(Damascene) 공정을 이용하여 비트라인을 형성함으로써, 패턴불량이 발생하는 것을 방지하여 공정수율 및 소자의 신뢰성을 향상시킬 수 있는 반도체 소자의 제조 방법에 관한 것이다.
도 1 은 종래 기술에 따라 형성된 반도체 소자의 사시도이며, 도 2a 내지 도 2d 는 반도체 소자의 제조 공정 단면도로서 도 1 의 ⓐ와 ⓑ의 절단면에 따라 도시한 것이다.
도 2a 를 참조하면, 반도체 기판(10) 상부에 소자분리영역으로 예정되어 있는 부분 상에 소자분리막(12)을 형성하여 활성영역을 정의한 후 게이트 전극 (13) 등의 소정의 하부구조물(도시안됨)을 형성한다. 그다음, 상기 구조의 전표면에 제1 층간절연막(14)을 증착한다.
도 2b 를 참조하면, 제1 층간절연막(14)에 랜딩 플러그 마스크(도시안됨)를 이용한 사진식각 공정으로 반도체 기판(10)과 소자분리막(12)의 일부를 노출시키는 랜딩 플러그 콘택 홀을 형성한다.
그다음, 상기 랜딩 플러그 콘택 홀을 매립하는 랜딩 플러그 물질층을 증착한다. 그후, 상기 랜딩 플러그 물질을 평탄화하여 랜딩 플러그(16)를 형성한다.
도 2c 를 참조하면, 상기 구조의 전표면에 제2 층간절연막(18)을 증착하고, 비트라인 콘택 홀 마스크(도시안됨)를 이용한 사진식각 공정으로 랜딩플러그 (16)를 노출시키는 비트라인 콘택 홀을 형성한다.
그다음, 상기 구조의 전표면에 상기 비트라인 콘택 홀을 매립하는 비트라인 콘택용 물질층을 증착한 후 평탄화시켜 비트라인 콘택 플러그(20)를 형성한다.
도 2d 를 참조하면, 비트라인 콘택 플러그(20)의 상부에 비트라인 물질층을 증착한다. 그다음, 비트라인 마스크를 이용한 패터닝으로 비트라인(22)을 형성한다.
상기와 같은 종래 기술에 따른 반도체 소자의 제조 방법은, 비트라인 콘택 홀의 형성을 위한 식각 공정시 게이트 전극과의 쇼트가 발생할 우려가 있으며, 비트라인 콘택 플러그의 높이만큼 전체적인 반도체 소자의 높이가 높아지게 되는 문제점도 있으며, 패턴 불량이 발생되어, 공정수율과 소자의 신뢰성이 떨어지는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 본 발명의 목적은 랜딩 플러그의 형성 후, 비트라인 콘택 플러그를 형성하지 않고 다마신(Damascene) 공정을 이용하여 비트라인을 형성함으로써, 비트라인 콘택 플러그의 형성시 발생되는 게이트 전극과의 쇼트를 방지하고, 반도체 소자의 전체적인 높이를 낮출 수 있으며, 패턴 불량의 발생을 방지하여 공정수율 및 소자의 신뢰성을 향상시킬 수 있는 반도체 소자의 제조 방법을 제공함에 있다.
본 발명은 상기와 같은 목적을 달성하기 위한 것으로서, 본 발명에 따른 반도체 소자의 제조 방법의 특징은,
반도체 소자의 제조 방법에 있어서,
반도체 기판 상에 활성영역을 정의하는 소자분리막을 형성하는 공정과,
상기 구조의 전표면에 제1 층간절연막을 증착하는 공정과,
상기 제1 층간절연막을 식각하여 상기 활성영역의 소정 영역 및 상기 소자분리막상의 소정영역을 노출시키는 랜딩플러그 콘택 홀을 형성하는 공정과,
상기 랜딩 플러그 콘택 홀을 매립하는 랜딩플러그를 형성하는 공정과,
상기 구조의 전표면에 제2 층간절연막을 증착하는 공정과,
비트라인 마스크를 이용한 사진식각 공정으로 상기 제2 층간절연막을 식각하여 비트라인 영역을 형성하는 공정과,
상기 비트라인 영역의 제2 층간절연막의 측벽에 비트라인 스페이서를 형성하는 공정과,
상기 비트라인 영역을 매립하여 비트라인을 형성하는 공정을 구비함에 있다.
또한 본 발명의 다른 특징은, 상기 비트라인 스페이서는 질화막으로 형성함을 특징으로 한다.
이하, 본 발명에 따른 반도체 소자의 제조 방법에 관하여 첨부도면을 참조하여 상세히 설명하면 다음과 같다.
도 3a 내지 도 3e 는 본 발명에 따른 반도체 소자의 제조공정도이다.
도 3a 를 참조하면, 반도체 기판(40) 상에 "I"형 활성영역을 정의하는 소자분리막(42)을 형성한 후 게이트 전극 등의 소정의 하부구조물(도시안됨)을 형성한다.
그다음, 상기 구조의 전표면에 제1 층간절연막(44)을 증착한다.
도 3b 를 참조하면, 상기 제1 층간절연막(44)에 랜딩플러그 콘택 마스크(도시안됨)를 이용한 사진식각 공정으로 랜딩 플러그 콘택 홀을 형성한다. 여기서, 상기 랜딩플러그 콘택 마스크는 상기 "I" 형 활성영역에 중첩되며 소자분리막(42) 상에 철부가 형성되는 "T" 형인 것이 바람직하다.
그다음, 상기 랜딩 플러그 콘택 홀을 메우는 랜딩 플러그 물질을 증착하고 평탄화하여 랜딩 플러그(46)를 형성한다. 여기서 상기 랜딩플러그는 "T" 형으로 형성되고, 그 철부는 소자분리막(42) 상에 위치하게 된다.
도 3c 를 참조하면, 상기 구조의 전표면에 제2 층간절연막(48)을 증착한다. 그다음, 비트라인 마스크(도시안됨)를 이용한 사진식각 공정으로 제2 층간절연막 (48)을 식각하여 랜딩플러그(46)의 철부를 노출시키는 비트라인 영역(50)을 형성한다.
도 3d 를 참조하면, 상기 구조의 전표면에 비트라인 스페이서용 물질층을 증착하고 블랭킷 엣치 공정을 수행하여 비트라인 스페이서(52)를 형성한다. 여기서, 비트라인 스페이서(52)는 질화막인 것이 바람직하다.
도 3e 를 참조하면, 상기 구조의 전표면에 비트라인 물질을 증착하고 평탄화 공정을 수행하여 제2 층간절연막(48)을 노출시켜 비트라인(54)을 형성한다. 여기서, 비트라인 콘택 플러그의 형성없이 랜딩플러그(46)와 비트라인(54)이 바로 연결되도록 구성함으로써, 종래 기술에 의한 비트라인 콘택 플러그의 형성시 발생되는 게이트와의 쇼트를 방지하고, 반도체 소자의 전체적인 높이를 낮출 수 있으며, 패턴불량을 방지하여 공정수율과 소자의 신뢰성을 향상시킬 수 있다.
이상에서 설명한 바와 같이, 본 발명에 따른 반도체 소자의 제조 방법은 비트라인 콘택 플러그의 형성 없이 랜딩 플러그와 비트라인이 연결되도록 구성함으로써, 종래의 기술에 의한 비트라인 콘택 플러그의 형성시 발생되는 게이트와의 쇼트를 방지하고, 반도체 소자의 전체적인 높이를 낮출 수 있으며, 패턴불량을 방지하여 공정수율과 소자의 신뢰성을 향상시킬 수 있는 효과가 있다.
도 1 은 반도체 소자의 사시도.
도 2a 내지 도 2d 는 종래 기술에 따른 반도체 소자의 제조 공정도.
도 3a 내지 도 3h 는 본 발명에 따른 반도체 소자의 제조 공정도.
< 도면의 주요부분에 대한 부호의 설명 >
10,40 : 반도체 기판 12,42 : 소자분리막
13 : 게이트 전극 14,44 : 제1 층간절연막
16,46 : 랜딩 플러그 18,48 : 제2 층간절연막
20 : 비트라인 콘택 플러그 22,54 : 비트라인
50 : 비트라인 영역 52 : 비트라인 스페이서
Claims (2)
- 반도체 기판 상에 활성영역을 정의하는 소자분리막을 형성하는 공정과,상기 구조의 전표면에 제1 층간절연막을 증착하는 공정과,상기 제1 층간절연막을 식각하여 상기 활성영역의 소정 영역 및 상기 소자분리막상의 소정영역을 노출시키는 랜딩플러그 콘택 홀을 형성하는 공정과,상기 랜딩 플러그 콘택 홀을 매립하는 랜딩플러그를 형성하는 공정과,상기 구조의 전표면에 제2 층간절연막을 증착하는 공정과,비트라인 마스크를 이용한 사진식각 공정으로 상기 제2 층간절연막을 식각하여 비트라인 영역을 형성하는 공정과,상기 비트라인 영역의 제2 층간절연막의 측벽에 비트라인 스페이서를 형성하는 공정과,상기 비트라인 영역을 매립하여 비트라인을 형성하는 공정을 포함하는 반도체 소자의 제조 방법
- 제1항에 있어서,상기 비트라인 스페이서는 질화막으로 형성함을 특징으로 하는 반도체 소자의 제조 방법.
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| US8674420B2 (en) | 2008-10-06 | 2014-03-18 | Samsung Electronics Co., Ltd. | Semiconductor devices including buried gate electrodes and methods of forming semiconductor devices including buried gate electrodes |
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2003
- 2003-11-22 KR KR1020030083329A patent/KR20050049635A/ko not_active Application Discontinuation
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| US8674420B2 (en) | 2008-10-06 | 2014-03-18 | Samsung Electronics Co., Ltd. | Semiconductor devices including buried gate electrodes and methods of forming semiconductor devices including buried gate electrodes |
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