KR100348309B1 - 반도체 소자 제조방법 - Google Patents

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Abstract

본 발명은 워드라인과 비트라인과의 콘택을 위한 패드를 동시에 형성하여 공정을 보다 간소화시키는데 적당한 반도체 소자 제조방법을 제공하기 위한 것으로 본 발명의 반도체 소자 제조방법은 반도체 기판에 선택적으로 액티브 영역들을 정의하는 공정과, 상기 액티브 영역을 포함한 전면에 절연층과 전도성 물질을 차례로 형성하는 공정과, 상기 전도성 물질 및 절연층을 패터닝하여 상기 액티브 영역의 일측으로 지나는 비트라인과 상기 액티브 영역상에 게이트 전극들을 형성하는 공정과, 상기 게이트 전극 일측의 액티브 영역으로부터 성장되는 패드를 형성하여 상기 비트라인과 전기적으로 연결시키는 공정과, 상기 비트라인을 포함한 전면에 절연층을 형성한 후, 상기 게이트 전극들이 노출되도록 홀을 형성하는 공정과, 상기 홀을 통해 상기 게이트 전극들을 전기적으로 연결시키는 배선층을 형성하는 공정을 포함하여 이루지는 것을 특징으로 한다.

Description

반도체 소자 제조방법{METHOD FOR FABRICATING SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자에 관한 것으로 특히, 공정을 보다 간소화하는데 적당한 반도체 소자의 제조방법에 관한 것이다.
일반적으로 소자가 집적화됨에 따라 디자인 룰(design rule)이 감소하게되고, 그로 인해 패턴의 폭이 작아지는 미세패턴으로 공정이 진행되고 있다.
이러한 상황하에서 비트라인 콘택을 정의하고, 패터닝하는 것이 매우 어렵고, 설사 미세하게 비트라인 콘택을 형성하였다 하더라도 콘택 저항을 감소시키기 위한 별도의 공정을 진행하지 않으면 안된다.
이에, 별도의 비트라인 콘택을 형성하지 않고 액티브 영역을 씨드로하여 실리콘을 성장시키는 SEL(Silicon Elevated Layer)공정이 도입되었다.
즉, SEL공정을 이용하여 비트라인과 액티브를 전기적으로 연결시키는 공정에 의해 공정의 단순화, 특히 고집적화 소자에서의 콘택저항 감소 및 공정의 여유도를 확보할 수 있었다.
이하, 첨부된 도면을 참조하여 종래 기술에 따른 반도체 소자 제조방법을 설명하기로 한다.
도 1a 내지 1d는 종래 기술에 따른 반도체 소자 제조방법을 설명하기 위한 레이아웃 공정도이다.
도 1a에 도시된 바와 같이, 반도체 기판에 아이솔레이션 마스크를 이용하여 아이솔레이션 영역을 정의한 후, 상기 아이솔레이션 영역의 기판을 식각하여 트렌치를 형성한다.
이후, 상기 트렌치를 절연물질로 매립하여 소자 격리 영역(11)을 형성한 후, 전면에 게이트 절연막(도시되지 않음)을 형성한다.
여기서, 미설명 부호 "12"는 액티브 영역이다.
이후, 상기 게이트 절연막상에 워드라인 물질을 형성한 후, 워드라인 마스크를 이용한 식각 공정으로 도 1b에 도시된 바와 같이, 복수개의 워드라인(13)들을 형성한다.
이어서, 도면에는 도시되지 않았지만, 기판 전면에 층간절연막을 형성한 후, CMP(Chemical Mechanical Polishing) 공정을 이용하여 평탄화시킨 후, 비트라인 콘택이 형성될 부위의 층간절연막을 선택적으로 제거하여 홀을 형성한다.
이후, ESL(Elevated Silicon Layer) 공정으로 상기 액티브 영역을 씨드(Seed)로 이용한 결정 성장을 통해 패드(14)를 형성한다.
이때, 상기 액티브 영역을 씨드로 하는 결정성장은 수직 방향뿐만 아니라 수평방향으로도 성장될 수 있도록 제어한다.
이어, 도면에는 도시되지 않았지만, 상기 패드(14)를 포함한 전면에 층간절연막을 형성한 후, CMP공정을 이용한 평탄화 공정을 실시하고, 상기 패드(14)가 노출되도록 상기 층간절연막을 제거하여 홀을 형성한다.
이후, 도 1d에 도시한 바와 같이, 상기 홀을 포함한 전면에 비트라인 물질을 형성한 후, 비트라인 마스크를 이용한 식각 공정으로 상기 홀을 통해 패드(14)와 연결되는 비트라인(15)들을 형성하면 종래 기술에 따른 반도체 소자 제조공정이 완료된다.
그러나 상기와 같은 종래 반도체 소자 제조방법은 비트라인과의 콘택을 위한 패드와 워드라인을 별도의 공정으로 형성하므로 그에 따른 마스크 및 평탄화 공정이 여러번 반복되어 전체 공정이 복잡해지며 코스트를 증가시키는 요인으로 작용하는 문제점이 있었다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 안출한 것으로 워드라인과 비트라인과의 콘택을 위한 패드를 동시에 형성하여 공정을 보다 간소화시키는데 적당한 반도체 소자 제조방법을 제공하는데 그 목적이 있다.
도 1a 내지 1d는 종래 기술에 따른 반도체 소자 제조방법을 설명하기 위한 공정단면도
도 2a 내지 2g는 본 발명에 따른 반도체 소자 제조방법을 설명하기 위한 공정단면도
도면의 주요부분에 대한 부호의 설명
21 : 제 1 절연층 22 : 소자 격리영역
23 : 액티브 영역 24 : 전도성 물질
24a : 비트라인 24b : 게이트 전극
25 : 사이드월 스페이서 27 : 패드
28 : 홀 29 : 배선층
상기의 목적을 달성하기 위한 본 발명의 반도체 소자 제조방법은 반도체 기판에 선택적으로 액티브 영역들을 정의하는 공정과, 상기 액티브 영역을 포함한 전면에 절연층과 전도성 물질을 차례로 형성하는 공정과, 상기 전도성 물질 및 절연층을 패터닝하여 상기 액티브 영역의 일측으로 지나는 비트라인과 상기 액티브 영역상에 게이트 전극들을 형성하는 공정과, 상기 게이트 전극 일측의 액티브 영역으로부터 성장되는 패드를 형성하여 상기 비트라인과 전기적으로 연결시키는 공정과, 상기 비트라인을 포함한 전면에 절연층을 형성한 후, 상기 게이트 전극들이 노출되도록 홀을 형성하는 공정과, 상기 홀을 통해 상기 게이트 전극들을 전기적으로 연결시키는 배선층을 형성하는 공정을 포함하여 이루어지는 것을 특징으로 한다.
이하, 본 발명에 따른 반도체 소자 제조방법을 첨부된 도면을 참조하여 설명하기로 한다.
도 2a 내지 2g는 본 발명에 따른 반도체 소자 제조방법을 설명하기 위한 공정단면도이다.
도 2a에 도시한 바와 같이, 아이솔레이션 마스크를 이용하여 반도체 기판에 선택적으로 아이솔레이션 영역을 정의한 후, 상기 아이솔레이션 영역의 기판을 식각하여 트렌치를 형성한다.
이후, 상기 트렌치의 내면에 제 1 절연층(21)을 형성하고 트렌치를 절연물질로 매립한 후, 화학기계적단면연마(CMP:Chemical Mechanical Polishing)법을 이용한 평탄화 공정을 진행하여 트렌치 타입의 소자 격리영역(22)을 형성한다.
이때, 상기 제 1 절연층(21)의 물질은 실리콘 나이트라이드(SiN)를 이용하며, 미설명 부호 "23"는 액티브 영역을 지시한다.
이후, 도면에는 도시되지 않았지만 게이트 절연층을 형성한 후, 도 2b에 도시한 바와 같이, 반도체 기판 전면에 전도성 물질(24)을 형성한다.
이어, 도 2c에 도시한 바와 같이, 변형된 비트라인 마스크를 이용한 식각 공정으로 상기 전도성 물질(24)을 패터닝하여 액티브 영역과 액티브 영역 사이로 지나가는 비트라인(24a)들과 상기 각 액티브 영역(23)상에 게이트 전극(24b)들을 형성한다.
도면에 도시된 바와 같이, 상기 게이트 전극은 라인 형태가 아니므로 인접한 셀과는 각각 분리된 구조를 가진다. 따라서, 후 공정에서 상기 게이트 전극들을 하나로 연결시키는 인터커넥션 공정을 진행한다.
상기 인터커넥션 공정은 이후에 설명하기로 한다.
이어, 도 2d에 도시한 바와 같이, 전면에 절연층을 형성한 후, 에치백하여 상기 비트라인(24a) 및 게이트 전극(24b) 양측면에 사이드월 스페이서(25)를 형성한다.
이후, 도 2e에 도시한 바와 같이, 각 액티브 영역(23)과 비트라인(24a) 사이에 존재하는 사이드월 스페이서(25)를 제거하기 위해 마스크를 이용한 식각 공정으로 해당 부분(26)의 사이드월 스페이서(25)를 제거한다.
이후, 도 2f에 도시한 바와 같이, ESL(Elevated Silicon Layer)공정을 이용한 결정 성장을 통해 상기 액티브 영역(23)으로부터 성장되는 패드(27)를 형성한다.
이때, ESL공정은 상기 패드(27)가 인접한 비트라인(24a)과 전기적으로 연결될 때까지 진행된다. 즉, 결정 성장이 수직 방향뿐만 아니라 수평 방향으로도 이루어지도록 제어한다.
따라서, 상기 ESL공정에 의해 비트라인(24a)과 각 액티브 영역(23)의 패드(27)가 전기적으로 연결된다.
이후, 도면에는 도시되지 않았지만, 상기 패드(27)를 포함한 기판 전면에 층간절연막을 형성한 후, CMP공정으로 평탄화를 실시한다.
상기 층간절연막상에 워드라인 콘택용 마스크를 이용하여 상기 층간절연막을 선택적으로 제거하여 전술한 인터커넥션 공정을 진행하기 위한 홀(28)들을 형성한다.
마지막으로 도 2g에 도시한 바와 같이, 상기 홀(28)들을 통해 상기 게이트 전극(24b)들을 연결하는 배선층(29)들을 형성하면 본 발명에 따른 반도체 소자 제조공정이 완료된다.
이상 상술한 바와 같이, 본 발명의 반도체 소자 제조방법은 다음과 같은 효과가 있었다.
비트라인과의 콘택을 위한 도전성의 패드와 워드라인으로 사용되는 게이트전극을 동시에 형성하므로 공정을 간소화할 수 있고, 그로 인해 마스크 및 평탄화 공정을 최소화하여 공정 시간 및 코스트를 절감시킬 수 있다.

Claims (3)

  1. 반도체 기판에 선택적으로 액티브 영역들을 정의하는 공정과,
    상기 액티브 영역을 포함한 전면에 절연층과 전도성 물질을 차례로 형성하는 공정과,
    상기 전도성 물질 및 절연층을 패터닝하여 상기 액티브 영역의 일측으로 지나는 비트라인과 상기 액티브 영역상에 게이트 전극들을 형성하는 공정과,
    상기 게이트 전극 일측의 액티브 영역으로부터 성장되는 패드를 형성하여 상기 비트라인과 전기적으로 연결시키는 공정과,
    상기 비트라인을 포함한 전면에 절연층을 형성한 후, 상기 게이트 전극들이 노출되도록 홀을 형성하는 공정과,
    상기 홀을 통해 상기 게이트 전극들을 전기적으로 연결시키는 배선층을 형성하는 공정을 포함하여 이루어지는 것을 특징으로 하는 반도체 소자 제조방법.
  2. 제 1 항에 있어서, 상기 액티브 영역들을 정의하는 공정은,
    상기 기판을 아이솔레이션 마스크를 이용하여 아이솔레이션 영역을 정의하는 공정과,
    상기 아이솔레이션 영역의 기판을 소정 깊이로 식각하여 트렌치를 형성하는 공정과,
    상기 트렌치 내면에 실리콘 질화막을 형성하는 공정과,
    상기 트렌치를 절연물질로 매립하는 공정과,
    전면을 평탄화하는 공정을 더 포함하여 이루어지는 것을 특징으로 하는 반도체 소자 제조방법.
  3. 제 1 항에 있어서, 상기 게이트 전극을 형성한 후, 상기 게이트 전극 및 비트라인을 포함한 전면에 절연층을 형성하는 공정과,
    상기 절연층을 에치백하여 상기 게이트 전극 및 비트라인의 양측면에 사이드월 스페이서를 형성하는 공정과,
    상기 비트라인과 상기 액티브 영역을 전기적으로 연결시키기 위한 패드를 형성할 부위에 상응하는 상기 사이드월 스페이서를 제거하는 공정을 더 포함하여 이루어지는 것을 특징으로 하는 반도체 소자 제조방법.
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