KR19990080898A - 반도체 메모리 장치의 제조 방법 및 그의 레이아웃 - Google Patents

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Abstract

본 발명은 사진 공정에서의 마진을 확보하고, 선택비를 개선하는 반도체 메모리 장치의 제조 방법 및 그의 레이아웃에 관한 것으로, 게이트 전극층의 상부 표면이 노출될 때까지 도전층을 CMP 공정으로 도전층 패드가 형성된다. 도전층 패드를 포함하여 반도체 기판 상에 스토리지 노드 콘택홀 형성 영역과 비트 라인 콘택홀 형성 영역을 포함하는 엑티브 영역을 정의하기 위한 마스크 패턴이 형성된다. 마스크 패턴을 사용하고, 게이트 전극층의 절연층 및 소자 격리막을 식각 정지층으로 사용하여 도전층 패드 및 그 하부의 반도체 기판의 일부 두께가 식각된다. 이와 같은 반도체 메모리 장치의 제조 방법 및 그의 레이아웃에 의해서, 폴리실리콘 패드 형성시 폴리실리콘과 질화막(또는 산화막)과의 선택비를 이용함으로써 높은 선택비를 얻을 수 있고, 반도체 기판에 소자 격리막을 한 번에 형성하지 않고 나누어 형성함으로써 사진 공정에서 마진을 확보할 수 있다.

Description

반도체 메모리 장치의 제조 방법 및 그의 레이아웃(A SEMICONDUCTOR MEMORY DEVICE AND METHOD OF FABRICATING THE SAME)
본 발명은 반도체 메모리 장치의 제조 방법 및 그의 레이아웃에 관한 것으로, 좀 더 구체적으로는 사진 공정에서의 마진을 확보하고, 선택비를 개선하는 반도체 메모리 장치의 제조 방법 및 그의 레이아웃에 관한 것이다.
현재의 DRAM은, 소자가 형성되는 영역(active)과 형성되지 않는 영역(field)을 정의하기 위한 격리(isolation) 공정, 트랜지스터를 형성하기 위한 게이트 공정 그리고, 트랜지스터의 소스 영역과 드레인 영역의 배선을 위한 콘택 공정으로 형성된다.
이러한 공정은, DRAM의 밀도가 증가할수록 패턴이 형성되는 공간이 작아지고 공정의 포토 오정렬 마진(photo misalign margin)이 감소하게 된다. 그러므로, 콘택과 워드 라인의 접촉(touch), 콘택과 엑티브의 불일치(mismatch) 등의 현상이 나타날 확률이 높아 양산에서 수율(yield)이 감소할 수 있다.
콘택과 워드 라인 등의 사진 공정시 오정렬 마진을 확보하기 위한 공정으로 자기 정렬 콘택(self-align contact) 공정이 개발되었으나 이 공정도 SiO2와 Si3N4의 폴리머(polymer)에 대한 비교적 낮은 선택비(30:20:1)를 이용한 공정이어서 공정의 안정화 및 선택비 개선의 한계 등의 문제점이 발생된다.
본 발명은 상술한 제반 문제점을 해결하기 위해 제안된 것으로서, 식각 선택비를 향상시킬 수 있고, 사진 공정에서 마진을 확보할 수 있는 반도체 메모리 장치의 제조 방법 및 그의 레이아웃을 제공함에 그 목적이 있다.
도 1a 내지 도 1c는 본 발명의 실시예에 따른 반도체 메모리 장치의 제조 방법의 공정들을 순차적으로 보여주는 평면도;
도 2a 내지 도 2c는 본 발명의 실시예에 따른 반도체 메모리 장치의 제조 방법의 공정들을 순차적으로 보여주는 흐름도로서, 각각 도 1a 내지 도 1c의 2a-2a' 내지 2c-2c' 라인을 따라 절취한 단면도;
도 3a 내지 도 3c는 본 발명의 실시예에 따른 반도체 메모리 장치의 제조 방법의 공정들을 순차적으로 보여주는 흐름도로서, 각각 도 1a 내지 도 1c의 3a-3a' 내지 3c-3c' 라인을 따라 절취한 단면도;
도 4 및 도 5는 각각 도 2c 및 도 3c의 반도체 기판 식각 후 반도체 기판 상에 절연층을 형성한 후의 단면도.
* 도면의 주요 부분에 대한 부호의 설명
10 : 반도체 기판 11, 23 : 소자 격리막 패턴
12, 12a : 엑티브 패턴 13 : 제 1 도전층
14 : 제 1 절연층 15 : 제 2 절연층
16 : 게이트 전극층 18 : 도전층
19 : 도전층 패드 20 : 포토레지스트 패턴
22 : 제 3 절연층
(구성)
상술한 목적을 달성하기 위한 본 발명에 의하면, 반도체 메모리 장치의 제조 방법은, 반도체 기판에 엑티브 영역과 소자 격리 영역을 정의하기 위한 소자 격리막을 형성하는 단계와; 상기 엑티브 영역과 소자 격리 영역 상에 도전막 패턴 및 이를 둘러싸도록 형성된 절연막을 갖는 게이트 전극층을 형성하는 단계와; 상기 게이트 전극층을 포함하여 상기 반도체 기판 상에 상기 소자 격리막 및 절연막과 식각 선택비를 갖는 도전층을 형성하는 단계와; 상기 게이트 전극층의 상부 표면이 노출될 때까지 상기 도전층을 CMP 공정으로 도전층 패드를 형성하는 단계와; 상기 도전층 패드를 포함하여 상기 반도체 기판 상에 스토리지 노드 콘택홀 형성 영역과 비트 라인 콘택홀 형성 영역을 포함하는 엑티브 영역을 정의하기 위한 마스크 패턴을 형성하는 단계와; 상기 마스크 패턴을 사용하고, 상기 게이트 전극층의 절연층 및 소자 격리막을 식각 정지층으로 사용하여 상기 도전층 패드 및 그 하부의 반도체 기판의 일부 두께를 식각하는 단계를 포함한다.
이 방법의 바람직한 실시예에 있어서, 상기 반도체 메모리 장치의 제조 방법은, 상기 반도체 기판 식각 후, 상기 마스크 패턴을 제거하는 단계와; 상기 반도체 기판을 완전히 덮도록 절연층을 형성하여 상기 반도체 기판이 식각된 부위에 소자 격리막을 더 형성하는 단계를 더 포함할 수 있다.
상술한 목적을 달성하기 위한 본 발명에 의하면, 반도체 메모리 장치의 레이아웃은, 스토리지 노드 콘택홀 형성 영역과 비트 라인 콘택홀 형성 영역을 포함하는 엑티브 패턴들과; 상기 엑티브 패턴들 둘레에 바 형태로 형성된 복수 개의 소자 격리막 패턴들과; 상기 엑티브 패턴들 및 상기 소자 격리막 패턴들과 교차하도록 형성된 복수 개의 워드 라인들을 포함한다.
(작용)
도 1c 및 도 2c 그리고 도 3c를 참조하면, 본 발명의 실시예에 따른 신규한 반도체 메모리 장치의 제조 방법 및 그의 레이아웃은, 게이트 전극층의 상부 표면이 노출될 때까지 도전층을 CMP 공정으로 도전층 패드가 형성된다. 도전층 패드를 포함하여 반도체 기판 상에 스토리지 노드 콘택홀 형성 영역과 비트 라인 콘택홀 형성 영역을 포함하는 엑티브 영역을 정의하기 위한 마스크 패턴이 형성된다. 마스크 패턴을 사용하고, 게이트 전극층의 절연층 및 소자 격리막을 식각 정지층으로 사용하여 도전층 패드 및 그 하부의 반도체 기판의 일부 두께가 식각된다. 이와 같은 반도체 메모리 장치의 제조 방법 및 그의 레이아웃에 의해서, 폴리실리콘 패드 형성시 폴리실리콘과 질화막(또는 산화막)과의 선택비를 이용함으로써 높은 선택비를 얻을 수 있고, 반도체 기판에 소자 격리막을 한 번에 형성하지 않고 나누어 형성함으로써 사진 공정에서 마진을 확보할 수 있다.
(실시예)
이하, 도 1 내지 도 5를 참조하여 본 발명의 실시예를 상세히 설명한다.
도 2a 내지 도 2c 및 도 3a 내지 도 3c에 있어서, 도 1a 내지 도 1c에 도시된 반도체 메모리 장치의 구성 요소와 동일한 기능을 갖는 구성 요소에 대해서는 동일한 참조 번호를 병기한다.
도 1a 내지 도 1c는 본 발명의 실시예에 따른 반도체 메모리 장치의 제조 방법의 공정들을 순차적으로 보여주는 평면도이고, 도 2a 내지 도 2c는 본 발명의 실시예에 따른 반도체 메모리 장치의 제조 방법의 공정들을 순차적으로 보여주는 흐름도로서, 각각 도 1a 내지 도 1c의 2a-2a' 내지 2c-2c' 라인을 따라 절취한 단면도이다. 그리고, 도 3a 내지 도 3c는 본 발명의 실시예에 따른 반도체 메모리 장치의 제조 방법의 공정들을 순차적으로 보여주는 흐름도로서, 각각 도 1a 내지 도 1c의 3a-3a' 내지 3c-3c' 라인을 따라 절취한 단면도이다.
도 1a 참조하면, 반도체 기판(10)에 바(bar) 형태의 소자 격리막(11)이 형성된다. 도 2a 및 도 3a에 있어서, 상기 소자 격리막(11)은 엑티브(active) 영역과 소자 격리(field) 영역을 정의하며, STI(Shallow Trench Isolation) 공정으로 형성된다.
도 1b에 있어서, 상기 소자 격리막(11)을 교차하여 워드 라인(16)이 형성된다. 도 2b 및 도 3b에 있어서, 상기 엑티브 영역(12)에 웰(well) 형성이나 문턱 전압(Vt)을 조정하기 위한 불순물 이온이 주입된다. 상기 소자 격리막(11)을 포함한 반도체 기판(10) 상에 제 1 도전층(13) 예를 들어, 폴리 실리콘이 형성된다. 상기 제 1 도전층(13) 상에 제 1 절연층(14)이 형성된다. 상기 제 1 도전층(13)과 제 1 절연층(14)은 포토리소그라피와 식각으로 패터닝되어 게이트 전극층(16)이 형성된다.
상기 게이트 전극층(16)을 포함하여 상기 반도체 기판(10) 상에 제 2 절연층(15)이 형성된다. 상기 제 1 절연층(14)과 제 2 절연층(15)은 Si3N4와 SiO2 중 어느 하나로 형성된다. 상기 제 2 절연층(15)이 에치백 공정으로 식각되어 상기 게이트 전극층(16) 양측에 절연용 스페이서(15)가 형성된다. 상기 게이트 전극층(16)을 포함하여 상기 반도체 기판(10) 상에 제 2 도전층(18) 예를 들어, 폴리실리콘이 형성된다. 상기 게이트 전극층(16)의 상부 표면이 노출될 때까지 상기 제 2 도전층(18)이 전면 에치백 또는 CMP 공정으로 식각되어 도전층 패드(19)가 형성된다.
도 1c를 참조하면, 스토리지 노드 콘택홀 형성 영역과 비트 라인 콘택홀 형성 영역을 포함하는 엑티브 패턴들(12)이 형성된다. 도 2c 및 도 3c를 참조하면, 상기 도전층 패드(19)를 포함하여 상기 반도체 기판(10) 상에 스토리지 노드 콘택홀 형성 영역과 비트 라인 콘택홀 형성 영역을 포함하는 엑티브 영역을 정의하기 위한 포토레지스트 패턴(20)이 형성된다.
상기 포토레지스트 패턴(20)이 마스크로 사용되고, 상기 도전층 패드(19) 및 소자 격리막(11)이 식각 정지층으로 사용되어 상기 도전층 패드(19) 및 그 하부의 반도체 기판(10)의 일부 두께가 식각된다. 상기 일부 두께는 적어도 상기 소자 격리막(11)과 동일한 두께이다.
상기 절연층(14 및 15)과 폴리실리콘(18)의 선택비(60:100:1)를 이용함으로써 기존의 SiO2와 Si3N4의 폴리머(polymer)의 선택비(20:30:1)보다 향상된 식각 선택비를 갖는다.
도 4 및 도 5는 각각 도 2c 및 도 3c의 반도체 기판 식각 후 반도체 기판 상에 절연층을 형성한 후의 단면도이다.
도 4 및 도 5에 도시된 바와 같이, 상기 반도체 기판(10) 식각 후, 상기 마스크 패턴(20)이 제거된다. 상기 반도체 기판(10)을 완전히 덮도록 제 3 절연층(22)이 형성되어 반도체 기판(10)이 식각된 부위에 소자 격리막(23)이 더 형성된다. 결론적으로, 상기 엑티브 패턴들(12)을 제외한 나머지 부분(23)이 소자 격리 영역이 되어 원하는 소자 격리 영역이 완성된다.
본 발명은, 폴리실리콘 패드 형성시 폴리실리콘과 질화막(또는 산화막)과의 선택비를 이용함으로써 높은 선택비를 얻을 수 있고, 반도체 기판에 소자 격리막을 한 번에 형성하지 않고 나누어 형성함으로써 사진 공정에서 마진을 확보할 수 있는 효과가 있다.

Claims (7)

  1. 반도체 기판(10)에 엑티브 영역과 소자 격리 영역을 정의하기 위한 소자 격리막(11)을 형성하는 단계와;
    상기 엑티브 영역과 소자 격리 영역 상에 도전막 패턴(13) 및 이를 둘러싸도록 형성된 절연막(14 및 15)을 갖는 게이트 전극층(16)을 형성하는 단계와;
    상기 게이트 전극층(16)을 포함하여 상기 반도체 기판(10) 상에 상기 소자 격리막(11) 및 절연막(14 및 15)과 식각 선택비를 갖는 도전층(18)을 형성하는 단계와;
    상기 게이트 전극층(16)의 상부 표면이 노출될 때까지 상기 도전층(18)을 CMP 공정으로 도전층 패드(19)를 형성하는 단계와;
    상기 도전층 패드(19)를 포함하여 상기 반도체 기판(10) 상에 스토리지 노드 콘택홀 형성 영역과 비트 라인 콘택홀 형성 영역을 포함하는 엑티브 영역을 정의하기 위한 마스크 패턴(20)을 형성하는 단계와;
    상기 마스크 패턴(20)을 사용하고, 상기 게이트 전극층(16)의 절연층(15) 및 소자 격리막(11)을 식각 정지층으로 사용하여 상기 도전층 패드(19) 및 그 하부의 반도체 기판(10)의 일부 두께를 식각하는 단계를 포함하는 반도체 메모리 장치의 제조 방법.
  2. 제 1 항에 있어서,
    상기 절연막(15)은 Si3N4와 SiO2 중 어느 하나로 형성되는 반도체 메모리 장치의 제조 방법.
  3. 제 1 항에 있어서,
    상기 도전층(18)은, 폴리실리콘으로 형성되는 반도체 메모리 장치의 제조 방법.
  4. 제 1 항에 있어서,
    상기 도전층(18)의 평탄화 식각 공정은, 전면 에치백 공정과 CMP 공정 중 어느 하나로 수행되는 반도체 메모리 장치의 제조 방법.
  5. 제 1 항에 있어서,
    상기 반도체 기판(10)의 식각 공정에 있어서, 일부 두께는 적어도 상기 소자 격리막(11)과 동일한 두께인 반도체 메모리 장치의 제조 방법.
  6. 제 1 항에 있어서,
    상기 반도체 기판(10) 식각 후, 상기 마스크 패턴(20)을 제거하는 단계와;
    상기 반도체 기판(10)을 완전히 덮도록 절연층(22)을 형성하여 상기 반도체 기판(10)이 식각된 부위(23)에 소자 격리막을 더 형성하는 단계를 더 포함하는 반도체 메모리 장치의 제조 방법.
  7. 스토리지 노드 콘택홀 형성 영역과 비트 라인 콘택홀 형성 영역을 포함하여 형성된 엑티브 패턴들(12)과;
    상기 엑티브 패턴들(12) 둘레에 바 형태로 형성된 복수 개의 소자 격리막 패턴들(11)과;
    상기 엑티브 패턴들(12) 및 상기 소자 격리막 패턴들(11)과 교차하도록 형성된 복수 개의 워드 라인들(16)을 포함하는 반도체 메모리 장치의 레이아웃.
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100348309B1 (ko) * 1999-12-31 2002-08-09 주식회사 하이닉스반도체 반도체 소자 제조방법
US8263460B2 (en) 2010-04-07 2012-09-11 Hynix Semiconductor Inc Method for manufacturing semiconductor device with buried gates
US8610203B2 (en) 2010-04-07 2013-12-17 Hynix Semiconductor Inc. Semiconductor device with buried gates

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