KR100668840B1 - 반도체 소자의 제조방법 - Google Patents

반도체 소자의 제조방법

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Abstract

본 발명은 단채널 효과 및 콘택저항을 감소시킬 수 있는 반도체 소자의 제조방법에 관한 것이다. 본 발명은 액티브 영역을 한정하는 소자분리막이 구비된 반도체 기판을 제공하는 단계; 상기 액티브 영역에 오목부와 볼록부를 형성하는 단계; 상기 오목부 상에 게이트를 형성하는 단계; 상기 게이트 양측의 볼록부를 포함한 영역에 불순물을 이온주입하여 소오스/드레인 영역을 형성하는 단계;를 포함한다.

Description

반도체 소자의 제조방법{Method of manufacturing semiconductor device}
도 1a 내지 도 1d는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
10: 기판 10a: 볼록부
10b: 오목부 11: 소자분리막
12,13: 감광막 패턴 14: 게이트
15: 스페이서 16: 소오스/드레인 영역
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는, 단채널 효과 및 콘택저항을 감소시킬 수 있는 반도체 소자의 제조방법에 관한 것이다.
반도체 소자의 고집적화에 따라 필연적으로 게이트의 선폭이 감소하고, 콘택저항이 증가하고 있다.
게이트의 선폭이 감소함에 따라 채널 길이가 감소하여 문턱전압이 급격하게 줄어드는 단채널효과가 유발되고, 이로 인해, 트랜지스터 및 소자 특성의 저하가 야기된다. 또한, 콘택저항이 증가함에 따라, 리프레쉬 특성이 저하된다.
이에, 종래의 평면형 액티브를 갖는 반도체 소자 반도체 소자의 고집적화를 위해서는 단채널효과 및 콘택저항의 개선이 필요하다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로, 본 발명의 목적은 단채널 효과를 감소시키고 콘택저항을 개선할 수 있는 반도체 소자의 제조방법을 제공함에 있다.
상기와 같은 목적을 달성하기 위하여, 본 발명은 액티브 영역을 한정하는 소자분리막이 구비된 반도체 기판을 제공하는 단계; 상기 액티브 영역에 오목부와 볼록부를 형성하는 단계; 상기 오목부 상에 게이트를 형성하는 단계; 상기 게이트 양측의 볼록부를 포함한 영역에 불순물을 이온주입하여 소오스/드레인 영역을 형성하는 단계;를 포함한다.
(실시예)
이하, 첨부한 도면을 참고하여 본 발명의 바람직한 실시예를 상술하기로 한다.
도 1a 내지 도 1d는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도이다.
도 1a를 참조하면, 반도체 기판(10) 내에 액티브 영역을 한정하는 소자분리막(11)을 형성한다. 그런다음, 상기 액티브 영역 상에 감광막을 도포하고, 노광 및 현상 공정을 진행하여 소오스/드레인 예정 영역의 일부를 가리는 감광막 패턴(12)을 형성한다.
도 1b를 참조하면, 상기 감광막 패턴(12)을 마스크로 이용하여 노출된 액티브 영역을 식각해서 소오스/드레인 예정 영역에 볼록부(10a)를 형성한다 그런다음, 볼록부(10a)가 형성된 기판 상에 게이트 예정 영역의 일부를 노출시키는 감광막 패턴(13)을 형성한다
도 1c를 참조하면, 상기 감광막 패턴(13)을 마스크로 이용하여 노출된 액티브 영역을 식각하여 게이트 예정 영역에 오목부(10b)를 형성한 다음, 상기 감광막 패턴(13)을 제거한다.
도 1d를 참조하면, 상기 오목부를 포함한 기판 상에 게이트 절연막, 게이트 도전막 및 하드마스크막을 증착하고, 상기 막들을 패터닝하여 게이트(14)를 형성한다. 이어서, 상기 게이트(14)를 덮도록 기판 전면 상에 질화막을 증착한 다음, 상기 질화막을 블랭킷 식각하여 게이트 양측벽에 스페이서(15)를 형성한다. 그런다음, 상기 스페이서(15)를 포함한 게이트(14) 양측의 기판 표면 내에 불순물을 이온주입하여, 볼록부(10a)를 포함하는 소오스/드레인 영역(16)을 형성한다.
이후, 도시하지는 않았으나, 기판 결과물 전면 상에 층간절연막을 형성하고, 공지된 일련의 후속공정을 진행하여, 비트라인 콘택 플러그 및 스토리지 노드 콘택 플러그 형성을 포함한 반도체 소자의 제조를 완성한다.
이와 같이, 본 발명은 게이트 하단부를 오목하게 형성하여 채널 길이를 증가시킴으로써, 단채널 효과를 방지할 수 있다. 또한, 소오스/드레인 영역의 상단부 를 볼록하게 형성하여, 콘택 플러그와 접합영역의 접촉면적을 증가시킴으로써, 콘택저항을 감소시킬 수 있다.
본 발명을 특정의 바람직한 실시예에 관련하여 도시하고 설명하였으나, 본 발명이 그에 한정되는 것은 아니고 이하의 특허청구의 범위에 의해 마련되는 본 발명의 정신이나 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변화될 수 있다는 것을 당 업계에서 통상의 지식을 가진 자는 용이하게 알 수 있다.
이상에서와 같이, 본 발명은 게이트 하단부를 오목하게 형성하여 채널길이를 증가시킬 수 있으며, 접합영역의 상단부를 볼록하게 형성하여 콘택 저항을 감소시킬 수 있는바, 소자의 특성을 향상시킬 수 있다.

Claims (1)

  1. 액티브 영역을 한정하는 소자분리막이 구비된 반도체 기판을 제공하는 단계;
    상기 액티브 영역에 오목부와 볼록부를 형성하는 단계;
    상기 오목부 상에 게이트를 형성하는 단계;
    상기 게이트 양측의 볼록부를 포함한 영역에 불순물을 이온주입하여 소오스/드레인 영역을 형성하는 단계;를 포함하는 반도체 소자의 제조방법.
KR1020050032675A 2005-04-20 2005-04-20 반도체 소자의 제조방법 KR100668840B1 (ko)

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