KR101161663B1 - 벌브형 리세스 게이트 형성방법 - Google Patents
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Abstract
본 발명은 벌브 형 홈 내의 돌기 부분을 제거하여 오프 누설전류(Off Leakage Current)를 방지함으로써 반도체 소자의 셀 특성을 개선시킬 수 있는 벌브형 리세스 게이트의 형성방법을 개시한다. 개시된 본 발명의 벌브형 리세스 게이트의 형성방법은, 반도체 기판의 활성 영역에 트렌치형의 제1홈과 상기 제1홈의 하부로 연장된 볼 타입의 제2홈으로 구성된 벌브형 홈을 형성하는 단계; 상기 제2홈 내의 저부에 매립물질을 형성하는 단계; 상기 벌브형 홈의 상기 매립물질이 형성된 상부 측벽의 돌기부분을 식각하는 단계; 상기 제2홈 내의 매립물질을 제거하는 단계; 및 상기 매립물질이 제거된 상기 벌브형 홈에 대응하는 게이트를 형성하는 단계; 포함한다.
Description
도 1은 종래기술에 따른 벌브형 리세스 게이트를 형성하는데 이용되는 레티클의 레이아웃.
도 2a 내지 도 2c는 도 1의 A－A´선 및 B－B´선에 대응하며, 종래기술에 따른 벌브형 리세스 게이트 형성방법을 설명하기 위한 공정별 단면도.
도 3a 내지 도 3f는 도 1의 B－B´선에 대응하며, 본 발명의 실시예에 따른 벌브형 리세스 게이트 형성방법을 설명하기 위한 공정별 단면도.
*도면의 주요 부분에 대한 부호의 설명*
31 : 반도체 기판 32 : 소자분리막
H1 : 제1홈 33 : 스페이서용 절연막
34 : 제1마스크패턴 H2 : 제2홈
HB : 벌브형 홈 35 : 매립물질
36 : 게이트절연막 37 : 게이트도전막
38 : 하드마스크막 39 : 리세스 게이트
본 발명은 벌브형(Bulb Type) 리세스 게이트의 형성방법에 관한 것으로, 특히, 벌브형 홈 내의 돌기 부분을 제거하여 오프 누설전류(Off Leakage Current)를 방지함으로써 반도체 소자의 셀 특성을 개선시킬 수 있는 벌브형 리세스 게이트의 형성방법에 관한 것이다.
반도체 소자의 고집적화가 진행됨에 따라 트랜지스터의 채널 길이(Channel Length)가 감소하게 되면서 문턱 전압(Threshold Voltage : Vt)이 급격히 낮아지는, 이른바 단채널효과(Short Channel Effect)가 발생하게 되었다.
이에, 유효 채널 길이(Effective Channel Length)를 확보할 수 있는 다양한 형태의 리세스 채널(Recess Channel)을 갖는 반도체 소자의 구현방법이 제안된 바 있다. 또한, 70nm급 이하 소자의 제조시 유효 채널 길이(Effective Channel Length)를 더욱 증가시키기 위해 리세스 게이트 형성영역에 벌브형(Bulb Type)의 홈을 형성하는 방법에 대한 연구가 진행되고 있다. 상기 벌브형 리세스 게이트의 경우, 채널 길이가 증가함에 따라 기판의 도핑 농도를 줄일 수 있으며, DIBL(Drain-Induced Barrier Lowering)이 개선된다는 장점이 있다.
도 1은 종래기술에 따른 벌브형 리세스 게이트를 형성하는데 이용되는 레티클의 레이아웃으로서, 도시된 바와 같이, 활성 영역(11)과 상기 활성 영역(11)을 정의하는 소자분리막(12)의 게이트 형성 영역에 벌브형 리세스 게이트(13)가 형성된다.
이하에서는, 도 2a 내지 도 2c를 참조하여 상기 돌기 부분이 형성되는 종래의 벌브형 리세스 게이트 형성방법을 설명하기로 한다.
도 2a를 참조하면, 반도체 기판(21)의 소자분리 영역을 식각하여 트렌치를 형성한 다음, 상기 트렌치를 산화막으로 매립하여 활성 영역을 정의하는 소자분리막(22)을 형성한다. 이어서, 상기 소자분리막(22)에 의해 정의된 반도체 기판(21) 활성 영역의 리세스 게이트 형성 영역을 식각하여 트렌치형의 제1홈(H1)을 형성한다.
도 2b를 참조하면, 상기 트렌치형 제1홈(H1)의 저면을 좀더 식각해서 볼 타입의 제2홈(H2)을 형성하여, 상기 트렌치형의 제1홈(H1)과 볼 타입의 제2홈(H2)으로 구성된 벌브형 홈(HB)을 형성한다.
도 2c를 참조하면, 상기 벌브형 홈(HB)을 포함한 기판(21) 결과물 상에 게이트절연막(23)과 게이트도전막(24) 및 하드마스크막(25)을 차례로 증착한 다음, 상기 하드마스크막(25)과 게이트도전막(24) 및 게이트절연막(23)을 식각하여 상기 벌브형 홈(HB) 상에 리세스 게이트(26)를 형성한다. 이어서, 상기 리세스 게이트(26) 양측벽에 스페이서(27)를 형성하고, 상기 리세스 게이트(26)의 양측 기판(21) 표면 내에 소오스/드레인 영역(도시안됨)을 형성한다.
이후, 도시하지는 않았으나, 공지된 일련의 후속 공정을 차례로 진행하여 리세스 게이트를 갖는 반도체 소자를 제조한다.
그러나, 전술한 종래기술의 경우에는, 상기 벌브형 홈(HB)의 형성시 채널 폭 방향의 양측단에서 기판(21)의 일부가 식각되지 않고 잔류하여, 도 1 및 도 2b의 B－B´선에 대응하는 단면도에 도시된 바와 같이, 상기 벌브형 홈 내에 채널 폭 방향의 양측단에서 돌기 부분(C)이 형성된다는 문제점이 있다.
상기 돌기 부분(C)이 형성된 벌브형 홈 상에 게이트가 형성되면 소오스 영역과 드레인 영역 간의 기생 채널, 또는, 단채널효과(Short Channel Effect)가 유발되며, 상기 단채널효과로 인하여 오프 누설전류(Off Leakage Current)가 발생하므로 반도체 소자의 셀 특성이 저하된다.
따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출된 것으로서, 벌브 형 홈 내의 돌기 부분을 제거하여 소오스 영역과 드레인 영역 간의 기생 채널, 또는, 단채널효과(Short Channel Effect)를 억제할 수 있는 벌브형 리세스 게이트 형성방법을 제공함에 그 목적이 있다.
또한, 본 발명은 상기 단채널효과를 억제함으로써 오프 누설전류(Off Leakage Current)를 방지할 수 있는 벌브형 리세스 게이트 형성방법을 제공함에 다른 목적이 있다.
게다가, 본 발명은 상기 오프 누설전류를 방지하여 반도체 소자의 셀 특성을 개선시킬 수 있는 벌브형 리세스 게이트의 형성방법을 제공함에 또 다른 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 벌브형(Bulb Type) 리세스 게이트 형성방법은, 반도체 기판의 활성 영역에 트렌치형의 제1홈과 상기 제1홈의 하부로 연장된 볼 타입의 제2홈으로 구성된 벌브형 홈을 형성하는 단계; 상기 제2홈 내의 저부에 매립물질을 형성하는 단계; 상기 벌브형 홈의 상기 매립물질이 형성된 상부 측벽의 돌기부분을 식각하는 단계; 상기 제2홈 내의 매립물질을 제거하는 단계; 및 상기 매립물질이 제거된 상기 벌브형 홈에 대응하는 게이트를 형성하는 단계;를 포함한다.
여기서, 상기 제2홈 내의 저부에 매립물질을 형성하는 단계는, 상기 제1 및 제2홈이 완전 매립되도록 기판 전면 상에 매립물질을 증착하는 단계; 및 상기 매립물질이 제2홈의 저부에만 잔류되도록 에치백하는 단계;를 포함한다.
상기 매립물질은 1～5000Å의 두께로 증착한다.
상기 매립물질은 감광막과 질화막 중 최소한 어느 하나 이상으로 형성한다.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
먼저, 본 발명의 기술적 원리를 간략하게 설명하면, 본 발명은 벌브형 홈 내에 게이트 물질을 증착하여 리세스 게이트를 형성하기 전에, 상기 벌브형 홈이 형성된 기판 결과물에 대해 식각 공정을 수행하여 상기 벌브형 홈 양측벽에 형성된 돌기 부분을 제거한다.
이렇게 하면, 상기 돌기 부분으로 인하여 유발되는 단채널효과(Short Channel Effect) 및 오프 누설전류(Off Leakage Current)를 방지하여 반도체 소자의 셀 특성을 개선할 수 있다.
자세하게, 도 3a 내지 도 3f는 도 1의 B－B´선에 대응하며, 본 발명의 실시예에 따른 벌브형 리세스 게이트의 형성방법을 설명하기 위한 공정별 단면도로서, 이를 설명하면 다음과 같다.
도 3a를 참조하면, 활성 영역과 소자분리 영역을 갖는 반도체 기판(31)의 소자분리 영역을 식각하여 트렌치(도시안됨)를 형성한 후, 상기 트렌치를 산화막으로 매립하여 활성 영역을 정의하는 소자분리막(32)를 형성한다.
그 다음, 상기 소자분리막(32)이 구비된 반도체 기판(31) 상에 게이트 형성 영역을 노출시키는 리세스 마스크(도시안됨)를 형성한다. 이어서, 상기 리세스 마스크에 의해 노출된 기판(31)의 활성 영역 부분을 식각하여 트렌치형의 제1홈(H1)을 형성한다.
계속해서, 제1홈(H1)을 포함한 기판(31) 전면 상에 산화막 재질의 스페이서용 절연막(33)을 형성한다. 다음으로, 상기 스페이서용 절연막(33)이 상기 제1홈(H1)의 양측벽에만 잔류하도록 기판(31)을 건식 식각하고, 이어서, 상기 스페이서용 절연막(33)이 건식 식각된 기판(31) 결과물 상에 제1홈(H1)을 노출시키는 제1마스크패턴(34)을 형성한다.
도 3b를 참조하면, 상기 제1마스크패턴(34)에 의해 노출된 제1홈(H1)의 저면을 좀더 식각해서 볼 타입의 제2홈(H2)을 형성하여, 상기 트렌치형의 제1홈(H1)과 볼 타입의 제2홈(H2)으로 구성된 벌브형 홈(HB)을 형성한다. 그 다음, 상기 제1마스크패턴(34)과 스페이서용 절연막(33)을 제거한다.
여기서, 상기 제2홈(H2)을 형성하기 위한 식각 공정시 상기 제1홈(H1)의 하부와 제2홈(H2)의 상부가 접하는 부분의 기판(31) 일부가 식각되지 않은 채 잔류되며, 이로 인해, 상기 벌브형 홈(HB) 내의 채널 폭 방향 양측단에 돌기 부분(C)이 존재하게 된다.
도 3c를 참조하면, 상기 벌브형 홈(HB)이 형성된 기판(31) 결과물 상에 벌브형 홈(HB)을 매립하도록 1～5000Å 정도의 두께로 매립물질(35)을 증착한다. 상기 매립물질(35)은 감광막, 또는, 질화막으로 형성한다. 이어서, 상기 매립물질(35)이 제2홈(H2)의 저부에만 잔류하도록, 자세하게, 상기 돌기 부분(C)이 노출되는 정도의 깊이로 잔류하도록 기판(31) 결과물을 에치백한다.
도 3d를 참조하면, 상기 매립물질(35)이 잔류된 기판(31) 결과물 상에 제1 및 제2홈(H1,H2)을 노출시키는 제2마스크패턴(도시안됨)을 형성한 다음, 상기 돌기 부분이 제거되도록 제2마스크패턴에 의해 노출된 기판(31)의 제1홈(H1)의 양측벽 및 제2홈(H2)의 상부를 식각한다.
이때, 상기 식각공정을 통해 벌브형 홈(HB)의 형성시 잔류된 돌기 부분(C)이 제거된다. 이어서, 상기 제2마스크패턴을 제거한다.
도 3e를 참조하면, 상기 돌기 부분(C)이 제거된 벌브형 홈(HB) 저부의 매립물질(35)을 제거한다. 여기서, 상기 벌브형 홈(HB)에는 돌기 부분(C)이 존재하지 않으므로, 상기 돌기 부분이 잔류한 채 게이트를 형성할 경우 발생되는 단채널효과와 이로 인해 유발되는 오프 누설전류를 방지하여 셀 특성을 개선할 수 있다.
도 3f를 참조하면, 상기 매립물질(35)이 제거된 제2홈(H2)과 제1홈(H1) 상에 게이트절연막(36)과 게이트도전막(37) 및 하드마스크막(38)을 차례로 형성한다. 상기 게이트절연막(36)은 통상 열산화 공정을 통해 산화막으로 형성하고, 상기 게이트도전막(37)은 통상 폴리실리콘막으로 형성하며, 상기 하드마스크막(38)은 통상 질화막으로 형성한다.
계속해서, 상기 하드마스크막(38)과 게이트도전막(37) 및 게이트절연막(36)을 식각하여 벌브형 리세스 게이트(39)를 형성한 다음, 상기 리세스 게이트(39)의 양측벽에 스페이서(도시안됨)를 형성한다. 이어서, 상기 리세스 게이트(39)의 양측 기판 내에 소오스/드레인 영역(도시안됨)을 형성한다.
여기서, 본 발명은 상기 벌브형 홈(HB) 상에 게이트물질을 증착하여 리세스 게이트를 형성하기 전, 상기 식각공정을 통해 벌브형 홈(HB)의 형성시 잔류된 돌기 부분을 제거한다. 따라서, 상기 돌기 부분이 잔류한 채 게이트를 형성할 경우 발생되는 단채널효과 및 상기 단채널효과로 인해 유발되는 오프 누설전류를 방지하여 셀 특성을 개선할 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
이상에서와 같이, 본 발명은 벌브형 홈의 형성시 발생한 돌기 부분을 제거함으로써 상기 돌기 부분으로 인해 유발되는 소오스 영역과 드레인 영역 간의 기생 채널, 또는, 단채널효과(Short Channel Effect)를 억제할 수 있다.
또한, 본 발명은 상기 단채널효과를 억제함으로써 오프 누설전류(Off Leakage Current)를 방지할 수 있으며, 이를 통해, 반도체 소자의 셀 특성을 개선 시킬 수 있다.
Claims (4)
- 반도체 기판의 활성 영역에 트렌치형의 제1홈과 상기 제1홈의 하부로 연장된 볼 타입의 제2홈으로 구성된 벌브형 홈을 형성하는 단계;상기 제2홈 내의 저부에 매립물질을 형성하는 단계;상기 벌브형 홈의 상기 매립물질이 형성된 상부 측벽의 돌기부분을 식각하는 단계;상기 제2홈 내의 매립물질을 제거하는 단계; 및상기 매립물질이 제거된 상기 벌브형 홈 상에 게이트를 형성하는 단계;를 포함하는 것을 특징으로 하는 벌브형 리세스 게이트 형성방법.
- 청구항 2은(는) 설정등록료 납부시 포기되었습니다.제 1 항에 있어서,상기 제2홈 내의 저부에 매립물질을 형성하는 단계는,상기 제1 및 제2홈이 완전 매립되도록 기판 전면 상에 매립물질을 증착하는 단계; 및상기 매립물질이 제2홈의 저부에만 잔류되도록 에치백하는 단계;를 포함하는 것을 특징으로 하는 벌브형 리세스 게이트 형성방법.
- 청구항 3은(는) 설정등록료 납부시 포기되었습니다.제 2 항에 있어서,
- 청구항 4은(는) 설정등록료 납부시 포기되었습니다.제 1 항에 있어서,상기 매립물질은 감광막과 질화막 중 최소한 어느 하나 이상으로 형성하는 것을 특징으로 하는 벌브형 리세스 게이트 형성방법.
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| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| LAPS | Lapse due to unpaid annual fee |