KR100929630B1 - 반도체 소자 및 그의 제조 방법 - Google Patents
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Abstract
반도체 소자는, 활성영역을 한정하는 소자분리막이 형성되어 있고, 상기 활성 영역의 게이트 형성 영역에 홈이 형성된 반도체 기판; 상기 홈 상에 형성된 게이트; 상기 게이트의 양측벽에 형성된 스페이서를 포함하는 반도체 소자에 있어서, 상기 홈의 상부 측벽에 버퍼막이 형성되어 있는 것을 특징으로 한다.
Description
도 1은 종래 리세스 게이트의 형성 방법 및 리세스 게이트에서의 오정렬을 설명하기 위하여 도시한 단면도.
도 2는 본 발명의 실시예에 따른 리세스 게이트 모스펫을 도시한 단면도.
도 3a 내지 도 3e는 본 발명의 실시예에 따른 리세스 게이트 모스펫의 제조 방법을 설명하기 위하여 도시한 공정별 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
200 : 반도체 기판 202 : 활성영역
204 : 소자분리막 206 : 게이트절연막
208 : 폴리실리콘막 210 : 금속계막
212 : 하드마스크막 214: 게이트 스페이서
216 : 게이트 222 : 버퍼막
A : 홈
본 발명은 반도체 소자 및 그의 제조 방법에 관한 것으로서, 보다 상세하게는, 리세스 게이트의 형성시 게이트와 홈 간의 오정렬에 의한 리세스 게이트의 누설전류 발생을 방지할 수 있는 반도체 소자 및 그의 제조 방법에 관한 것이다.
반도체 메모리 소자의 고집적화가 진행됨에 따라 채널의 길이 및 폭이 작아지는 문제로 인하여 반도체 소자의 누설전류가 증가하고 동작 속도가 느려짐으로써 셀(Cell) 지역의 채널 특성 확보, 문턱전압 마진 및 리프레쉬 시간 감소 문제로 상당한 어려움을 겪고 있어 반도체 메모리 소자의 고집적화에 부합하는 문턱전압을 확보하면서 리프레쉬 특성을 확보하기 위한 다양한 연구들이 활발하게 진행되고 있다.
이에, 상기 반도체 소자의 채널 길이를 확보하기 위하여 소스/드레인 접합 영역의 위치를 변경하거나 또는 채널 영역을 리세스(Recess)시켜 홈을 형성한 리세스 게이트 모스펫 구조가 제안되었다.
상기 리세스 게이트 모스펫 구조는 홈 상에 게이트를 형성하여 유효 채널 길이(Effective Channel Length)를 증가시킨 구조로서 단채널효과(Short Channel Effect)를 줄여주어 소자 특성을 향상시킬 수 있고, 특히, 최근에는 채널 길이가 증가함에 따라 기판의 도핑 농도를 줄일 수 있고, DIBL(Drain-Induced Barrier Lowering)을 개선할 수 있는 벌브(Bulb) 타입의 리세스 게이트가 상용화 단계에 이르렀다.
상기 리세스 게이트 모스펫 구조가 제안되기 이전에는 채널 길이의 축소에 따라 보다 얕은 접합을 형성하여 DIBL 마진을 확보해왔다. 물론, 소스와 드레인 하 단 영역에 모스펫의 소스와 드레인간의 강한 전기장에 의한 드리프트성의 전류를 차단하는 레이어(Punch Through Stop Layer)를 이온주입으로 형성하는 것이 기본 공정이기는 하나, 나노미터(nm)급의 채널 길이를 형성하기 위해서는 얕은 접합을 통한 소스와 드레인의 디플리션(Depletion) 영역 감소가 필수적이기 때문에, 리세스 게이트 모스펫 구조와 같은 3차원 형상을 가진 트랜지스터의 사용은 피할 수 없는 현실이다.
도 1은 종래 리세스 게이트의 형성 방법 및 리세스 게이트에서의 오정렬을 설명하기 위하여 도시한 단면도이다.
도시된 바와 같이, 우선, 활성영역(102)을 한정하는 소자분리막(104)이 형성된 반도체 기판(100)의 게이트 형성 영역을 식각하여 홈(A)을 형성한다.
이어서, 상기 홈(A)의 표면을 포함한 반도체 기판(100) 상에 게이트절연막(106)을 형성하고, 상기 홈(A)을 포함하여 게이트절연막(106) 상에 폴리실리콘막(108), 금속계막(110) 및 하드마스크막(112)을 차례로 형성한 후, 식각 공정을 진행하여 상기 홈(A) 상에 게이트(116)를 형성하고, 상기 게이트(116)의 양측벽에 게이트 스페이서(114)를 형성한다.
여기서, 상기 리세스 모스펫 구조의 반도체 소자는 채널 길이를 확보하는데 가장 효과적인 방법이지만, 반도체 소자가 고집적화될수록 게이트 패턴과 홈 간에 포토리소그라피(Photolithography) 장비 및 물질의 한계로 인한 오정렬(Miss align)이 발생하여 게이트절연막의 노출, 즉, 게이트절연막의 식각으로 인하여 리세스 게이트 모스펫에서 누설전류가 발생한다.
따라서, 상기 게이트절연막의 노출을 방지하기 위해서 반도체 소자의 디자인 룰(Design rule)에 비해 최대한 좁게 형성되어야 하고, 이를 위하여 좁은 마스크패턴을 형성해야 하지만 포토리소그라피 공정의 한계로 인하여 어려움을 겪고 있다.
또한, 좁은 마스크패턴을 형성하더라도 식각 공정에서 최종적으로 반도체 소자의 채널이 형성될 바닥 부분에 원하는 깊이와 폭을 가진 균일한 홈을 형성하기 어렵고, 수직 형태의 홈을 형성하기 위해서는 선택비가 낮은 식각 공정을 사용하여야 하지만, 이럴 경우 소자분리막 부분에서의 버퍼막 손실이 과도하게 발생하여 셀의 특성을 열화시킨다.
본 발명은 리세스 게이트의 형성시 게이트와 홈 간의 오정렬에 의한 리세스 게이트의 누설전류 발생을 방지할 수 있는 반도체 소자 및 그의 제조 방법을 제공한다.
일 실시예에 있어서, 반도체 소자는, 활성영역을 한정하는 소자분리막이 형성되어 있고, 상기 활성 영역의 게이트 형성 영역에 홈이 형성된 반도체 기판; 상기 홈 상에 형성된 게이트; 상기 게이트의 양측벽에 형성된 스페이서를 포함하는 반도체 소자에 있어서, 상기 홈의 상부 측벽에 버퍼막이 형성되어 있는 것을 특징으로 한다.
상기 버퍼막은 반도체 기판의 표면으로부터 100 ∼ 2,000Å의 깊이로 형성된 것을 특징으로 한다.
상기 버퍼막의 두께는 20 ∼ 200Å인 것을 특징으로 한다.
상기 버퍼막은 에피탁시 실리콘층 또는 폴리실리콘층인 것을 특징으로 한다.
다른 실시예에 있어서, 반도체 소자의 제조 방법은, 활성영역을 한정하는 소자분리막이 형성된 반도체 기판 내의 게이트 형성 영역에 홈을 형성하는 단계; 상기 홈의 내부에 희생막을 형성하는 단계; 상기 홈 내부의 희생막을 일정 높이로 제거하는 단계; 상기 일정 높이로 제거된 희생막 상의 홈의 측벽에 버퍼막을 형성하는 단계; 상기 희생막을 제거하는 단계; 상기 버퍼막 및 홈의 기판 표면을 포함한 반도체 기판 상에 게이트절연막을 형성하는 단계; 및 상기 게이트절연막이 형성된 반도체 기판 상에 게이트를 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 희생막은 스핀-온 증착법(Spin-on) 증착법, 과수-실란계 물질을 사용한 화학적 기상 증착법 또는 원자층 증착법으로 형성하는 것을 특징으로 한다.
상기 버퍼막은 반도체 기판의 표면으로부터 100 ∼ 2,000Å의 깊이로 형성하는 것을 특징으로 한다.
상기 버퍼막은 20 ∼ 200Å의 두께로 형성하는 것을 특징으로 한다.
상기 버퍼막은 에피탁시 실리콘층 또는 폴리실리콘층으로 형성하는 것을 특징으로 한다.
상기 버퍼막은 에피탁시층 형성법 또는 화학적 기상 증착법으로 형성하는 것을 특징으로 한다.
상기 반도체 기판 상에 게이트를 형성하는 단계는, 상기 홈의 내부를 포함하여 반도체 기판의 게이트절연막 상에 폴리실리콘막, 금속계막 및 하드마스크막을 형성하는 단계; 상기 하드마스크막 상에 게이트 형성 영역을 노출시키는 마스크패턴을 형성하는 단계; 상기 노출된 영역의 하드마스크막, 금속계막, 폴리실리콘막 및 게이트절연막을 식각하여 게이트를 형성하는 단계; 및 상기 마스크패턴을 제거하는 단계를 포함하는 것을 특징으로 한다.
상기 일정 높이로 제거된 희생막 상의 홈의 측벽에 절연층을 형성하는 단계 후, 상기 희생막을 제거하는 단계 전, 상기 홈 내부에 형성된 절연층에 대한 스페이서 식각 공정을 진행하는 단계를 더 포함하는 것을 특징으로 한다.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
도 2는 본 발명의 실시예에 따른 리세스 게이트 모스펫을 도시한 단면도이다.
도시된 바와 같이, 반도체 기판(200)에 활성영역(202)을 한정하는 소자분리막(204)이 형성되어 있고, 상기 활성영역(202)의 게이트 형성 영역에는 리세스된 홈(A)이 형성되어 있으며, 상기 홈(A)의 상부 측벽에는 버퍼막(222)이 형성되어 있다. 그리고, 상기 버퍼막(222)을 포함한 홈(A)의 표면에는 게이트절연막(206)이 형성되어 있고, 상기 홈(A)이 매립되도록 게이트절연막(206) 상에는 폴리실리콘막(208), 금속계막(210) 및 하드마스크막(212)으로 구성된 게이트(216)가 형성되어 있으며, 상기 게이트(216)의 양측벽에는 게이트 스페이서(214)가 형성되어 있다.
여기서, 상기 버퍼막(222)은 에피탁시(Epitaxy) 형성법을 사용하여 형성된 에피탁시 실리콘층 또는 화학적 기상 증착법에 의해 형성된 폴리실리콘층으로써, 반도체 기판의 표면으로부터 100 ∼ 2,000Å의 깊이와 20 ∼ 200Å의 두께로 형성되어 있다.
그리고, 상기 버퍼막(222)은 종래 리세스 게이트를 형성하는 공정에서 발생하는 게이트(216)와 홈(A) 간의 오정렬로 인한 게이트절연막(206)의 노출, 즉, 게이트를 형성하기 위한 식각 공정에서 발생하는 게이트절연막(206)의 식각으로 인하여 발생하는 리세스 게이트 모스펫의 누설 전류를 방지하기 위하여 형성된 것이다.
따라서, 리세스 게이트를 형성하기 위한 홈의 형성시 반도체 소자의 고집적화에 의한 오정렬을 방지할 수 있고, 게이트의 홈을 종래 일반적인 홈의 크기와 동일하게 형성하고 그 내부에 버퍼막을 형성함으로써 리세스 게이트의 폭을 좁히는 효과를 발생시켜 오정렬이 발생하더라도 게이트절연막의 노출, 즉, 게이트절연막의 식각으로 인해 리리세스 게이트 모스펫에서 누설전류 발생을 방지할 수 있다.
도 3a 내지 도 3e는 본 발명의 실시예에 따른 리세스 게이트 모스펫의 제조 방법을 설명하기 위하여 도시한 공정별 단면도이다.
도 3a를 참조하면, 활성영역(302)을 한정하는 소자분리막(304)이 형성된 반도체 기판(300) 상에 하드마스크용 산화막 및 폴리실리콘막으로 리세스 게이트가 형성될 영역의 반도체 기판(300) 부분을 노출시키는 마스크패턴(318)을 형성한 후, 상기 노출된 반도체 기판(300) 부분을 식각하여 홈(A)을 형성한다.
도 3b를 참조하면, 상기 마스크패턴(미도시)을 제거한 후, 상기 홈(A)의 내부에 스핀-온 증착법(Spin-on) 증착법, 과수-실란계 물질을 사용한 화학적 기상 증 착법(Chemical vapor deposition : CVD) 또는 원자층 증착법(Atomic layer deposition : ALD)을 사용하여 희생막(320)을 형성한다. 이때, 3차원 형상의 홈(A) 내부의 상기 희생막(320)을 용이하게 제거하기 위하여 반도체 기판(300) 상의 다른 막들과 선택비가 큰 물질을 희생막으로 사용한다.
도 3c를 참조하면, 상기 희생막(320)을 일정한 높이로 에치 백(Etch back) 등의 방법을 이용하여 제거한 후, 상기 홈(A)의 희생막이 제거된 부분의 측벽에 에피탁시(Epitaxy) 형성법 또는 화학적 기상 증착법을 이용하여 에피탁시 실리콘층 또는 폴리실리콘층으로 이루어진 버퍼막(322)을 형성한다. 이때, 상기 버퍼막(322)이 폴리실리콘층이라면 스페이서 식각 공정을 진행하여 측벽에만 버퍼막(322)을 남기고 반도체 기판(300)의 표면 및 홈(A)의 바닥 부분의 폴리실리콘층을 제거하며, 에피탁시 실리콘층으로 이루어지면 에피탁시 실리콘층의 모양을 개선하기 위하여 스페이서 식각 공정을 진행할 수 있다.
도 3d를 참조하면, 상기 측벽에 버퍼막(322)이 형성된 홈(A) 내부의 희생막(미도시)을 건식 또는 습식 식각 공정을 통하여 제거한 후, 상기 버퍼막(322) 및 홈(A)의 표면을 포함한 반도체 기판 상에 게이트절연막(306)을 형성한다.
도 3e를 참조하면, 상기 버퍼막(322)이 형성된 홈(A)을 포함하여 반도체 기판(300)의 게이트절연막(306) 상에 폴리실리콘막(308), 금속계막(310) 및 하드마스크막(312)을 차례로 형성한다.
그런 다음, 상기 하드마스크막(312) 상에 게이트 형성 영역을 노출시키는 마스크패턴(미도시)을 형성한 후 하드마스크막(312), 금속계막(310), 폴리실리콘 막(308) 및 게이트절연막(306)을 식각하여 게이트를 형성하고, 게이트의 양측벽에 게이트 스페이서(314)를 형성한다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
이상에서와 같이, 본 발명에서는 리세스 게이트를 형성하기 위한 홈의 형성시 반도체 소자의 고집적화에 의한 오정렬을 방지할 수 있고, 게이트의 홈을 종래 일반적인 홈의 크기와 동일하게 형성하고 그 내부에 버퍼막을 형성함으로써 리세스 게이트의 폭을 좁히는 효과를 발생시켜 오정렬이 발생하더라도 게이트절연막의 노출, 즉, 게이트절연막의 식각으로 인해 리리세스 게이트 모스펫에서 누설전류 발생을 방지할 수 있다.
Claims (12)
- 활성영역을 한정하는 소자분리막이 형성되어 있고, 상기 활성 영역의 게이트 형성 영역에 홈이 형성된 반도체 기판;상기 홈 상에 형성된 게이트;상기 게이트의 양측벽에 형성된 스페이서; 및상기 홈의 상부 측벽에 형성되며, 에피탁시 실리콘층 및 폴리실리콘층 중 어느 하나로 이루어진 버퍼막;을 포함하는 반도체 소자.
- 제 1 항에 있어서,상기 버퍼막은 반도체 기판의 표면으로부터 100 ∼ 2,000Å의 깊이로 형성된 것을 특징으로 하는 반도체 소자.
- 제 1 항에 있어서,상기 버퍼막의 두께는 20 ∼ 200Å인 것을 특징으로 하는 반도체 소자.
- 삭제
- 활성영역을 한정하는 소자분리막이 형성된 반도체 기판 내의 게이트 형성 영역에 홈을 형성하는 단계;상기 홈의 내부에 희생막을 형성하는 단계;상기 홈 내부의 희생막을 일정 높이로 제거하는 단계;상기 일정 높이로 제거된 희생막 상의 홈의 측벽에 버퍼막을 형성하는 단계;상기 희생막을 제거하는 단계;상기 버퍼막 및 홈의 기판 표면을 포함한 반도체 기판 상에 게이트절연막을 형성하는 단계; 및상기 게이트절연막이 형성된 반도체 기판 상에 게이트를 형성하는 단계; 를포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 5 항에 있어서,상기 희생막은 스핀-온 증착법(Spin-on) 증착법, 과수-실란계 물질을 사용한 화학적 기상 증착법 또는 원자층 증착법으로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 5 항에 있어서,상기 버퍼막은 반도체 기판의 표면으로부터 100 ∼ 2,000Å의 깊이로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 5 항에 있어서,상기 버퍼막은 20 ∼ 200Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 5 항에 있어서,상기 버퍼막은 에피탁시 실리콘층 또는 폴리실리콘층으로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 9 항에 있어서,상기 버퍼막은 에피탁시층 형성법 또는 화학적 기상 증착법으로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 5 항에 있어서,상기 반도체 기판 상에 게이트를 형성하는 단계는,상기 홈의 내부를 포함하여 반도체 기판의 게이트절연막 상에 폴리실리콘막, 금속계막 및 하드마스크막을 형성하는 단계;상기 하드마스크막 상에 게이트 형성 영역을 노출시키는 마스크패턴을 형성하는 단계;상기 노출된 영역의 하드마스크막, 금속계막, 폴리실리콘막 및 게이트절연막을 식각하여 게이트를 형성하는 단계; 및상기 마스크패턴을 제거하는 단계;를포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 5 항에 있어서,상기 일정 높이로 제거된 희생막 상의 홈의 측벽에 절연층을 형성하는 단계 후, 상기 희생막을 제거하는 단계 전, 상기 홈 내부에 형성된 절연층에 대한 스페이서 식각 공정을 진행하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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| KR20050011376A (ko) * | 2003-07-23 | 2005-01-29 | 삼성전자주식회사 | 리세스 게이트 트랜지스터 구조 및 그에 따른 형성방법 |
| KR100562657B1 (ko) | 2004-12-29 | 2006-03-20 | 주식회사 하이닉스반도체 | 리세스게이트 및 그를 구비한 반도체장치의 제조 방법 |
| KR100650828B1 (ko) * | 2005-06-16 | 2006-11-27 | 주식회사 하이닉스반도체 | 반도체 소자의 리세스 게이트 형성 방법 |
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Patent Citations (3)
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