CN111463275A - 半导体结构及其形成方法 - Google Patents

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Abstract

一种半导体结构及其形成方法，形成方法包括：提供基底，基底包括衬底以及凸出于衬底的鳍部，鳍部露出的衬底上形成有隔离层，隔离层覆盖鳍部的部分侧壁；形成横跨鳍部的伪栅结构，包括伪栅层，伪栅结构覆盖鳍部的部分顶部和部分侧壁；在伪栅结构露出的衬底上形成层间介质层，层间介质层露出伪栅结构顶部；去除伪栅层，在层间介质层内形成开口；去除开口露出的部分厚度隔离层，在隔离层内形成凹槽；在凹槽和开口内形成栅极结构，栅极结构横跨鳍部且覆盖鳍部的部分顶部和部分侧壁。本发明实施例有利于降低鳍部内发生源漏穿通现象、关态漏电流问题的概率，提升半导体结构的电学性能。

Description

半导体结构及其形成方法
技术领域
本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。
背景技术
随着半导体工艺技术的逐步发展，半导体工艺节点遵循摩尔定律的发展趋势不断减小。为了适应工艺节点的减小，MOSFET场效应管的沟道长度也相应不断缩短。然而随着器件沟道长度的缩短，器件源极与漏极间的距离也随之缩短，因此栅极对沟道的控制能力变差，栅极电压夹断(pinch off)沟道的难度也越来越大，使得亚阈值漏电(subthresholdleakage)现象，即所谓的短沟道效应(short-channel effects，SCE)更容易发生。
因此，为了更好的适应器件尺寸按比例缩小的要求，半导体工艺逐渐开始从平面MOSFET向具有更高功效的三维立体式的器件过渡，如鳍式场效应晶体管(FinFET)。FinFET中，栅极至少可以从两侧对超薄体(鳍部)进行控制，与平面MOSFET相比，栅极对沟道的控制能力更强，能够很好的抑制短沟道效应；且FinFET相对于其他器件，与现有集成电路制造具有更好的兼容性。
发明内容
本发明实施例解决的问题是提供一种半导体结构及其形成方法，提升半导体结构的电学性能。
为解决上述问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，所述基底包括衬底以及凸出于所述衬底的鳍部，所述鳍部露出的衬底上形成有隔离层，所述隔离层覆盖所述鳍部的部分侧壁；形成横跨所述鳍部的伪栅结构，包括伪栅层，所述伪栅结构覆盖所述鳍部的部分顶部和部分侧壁；在所述伪栅结构露出的衬底上形成层间介质层，所述层间介质层露出所述伪栅结构顶部；去除所述伪栅层，在所述层间介质层内形成开口；去除所述开口露出的部分厚度隔离层，在所述隔离层内形成凹槽；在所述凹槽和开口内形成栅极结构，所述栅极结构横跨所述鳍部且覆盖所述鳍部的部分顶部和部分侧壁。
相应的，本发明实施例还提供一种半导体结构，包括：衬底；鳍部，凸出于所述衬底；隔离层，位于所述鳍部露出的衬底上，所述隔离层覆盖所述鳍部的部分侧壁；栅极结构，横跨所述鳍部且覆盖所述鳍部的部分顶部和部分侧壁，所述栅极结构还位于所述隔离层内。
与现有技术相比，本发明实施例的技术方案具有以下优点：
在半导体领域中，栅极结构对鳍部顶部的控制能力较强，越靠近隔离层露出的鳍部底部，栅极结构对鳍部的控制能力越弱，因此，靠近隔离层露出的鳍部底部内发生源漏穿通(punch through)现象、关态漏电流(Off current leakage)的问题最为严重，本发明实施例去除伪栅层，在层间介质层内形成开口后，去除所述开口露出的部分厚度隔离层，在所述隔离层内形成凹槽，后续形成栅极结构后，栅极结构还位于所述凹槽内，与未在所述隔离层内形成凹槽的方案相比，所述栅极结构还覆盖了鳍部位于隔离层中的部分侧壁，因此加强了栅极结构对鳍部的控制能力，有利于降低鳍部内发生源漏穿通、关态漏电流问题的概率；而且，与通过形成穿通停止掺杂区(punch through stopper)以改善源漏穿通、关态漏电流的方案相比，本发明实施例避免了进行离子掺杂以形成穿通停止掺杂区的步骤，从而避免了所述掺杂离子在后续退火处理的过程中发生扩散的问题，避免了无规则掺杂波动对半导体结构电学性能的影响，降低了半导体结构发生差异(variation)问题的概率，优化了半导体结构的电学性能。
可选方案中，在所述隔离层内形成凹槽之前，还包括：在所述开口的侧壁上形成内壁层，因此后续能够以所述内壁层为掩膜，去除所述内壁层露出的部分厚度隔离层，有利于减小所述内壁层下方隔离层的损失，保证了源漏掺杂层和凹槽之间具有足够的距离，后续在所述凹槽和开口内形成栅极结构后，源漏掺杂层和位于凹槽内的栅极结构之间也具有足够的距离，从而降低栅极结构和源漏掺杂层之间因距离过近而发生短接问题的概率。
附图说明
图1至图19是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
具体实施方式
在半导体领域中，栅极结构通常仅覆盖露出于隔离层的鳍部的部分侧壁，栅极结构对鳍部顶部的控制能力较强，越靠近隔离层露出的鳍部底部，栅极结构对鳍部的控制能力越弱，因此，靠近隔离层露出的鳍部底部内发生源漏穿通现象、关态漏电流的问题最为严重，降低了半导体结构的电学性能。
为了改善上述问题，目前提供了一种半导体结构的形成方法，在形成衬底、凸出于衬底的鳍部、以及在鳍部露出的衬底上形成隔离层后，在鳍部底部内进行离子掺杂处理以形成穿通停止掺杂区，所述掺杂离子的类型与后续源漏掺杂层内的掺杂离子类型相反，从而能够对源漏掺杂层中的掺杂离子起到阻挡的作用，降低了鳍部底部内发生源漏穿通、关态漏电流问题的概率。
但是，在半导体领域中，后续工艺步骤中通常还包括退火处理的步骤，所述穿通停止掺杂区中的掺杂离子容易在后续退火处理的过程中发生扩散的问题，进而容易扩散到鳍部以外的结构内，从而导致半导体结构发生差异问题的概率较高，而且所述离子掺杂处理产生的无规则掺杂波动也会降低半导体结构的电学性能。
为了解决所述技术问题，本发明实施例提供一种半导体结构的形成方法，包括提供基底，所述基底包括衬底以及凸出于所述衬底的鳍部，所述鳍部露出的衬底上形成有隔离层，所述隔离层覆盖所述鳍部的部分侧壁；形成横跨所述鳍部的伪栅结构，包括伪栅层，所述伪栅结构覆盖所述鳍部的部分顶部和部分侧壁；在所述伪栅结构露出的衬底上形成层间介质层，所述层间介质层露出所述伪栅结构顶部；去除所述伪栅层，在所述层间介质层内形成开口；去除所述开口露出的部分厚度隔离层，在所述隔离层内形成凹槽；在所述凹槽和开口内形成栅极结构，所述栅极结构横跨所述鳍部且覆盖所述鳍部的部分顶部和部分侧壁。
在半导体领域中，栅极结构对鳍部顶部的控制能力较强，越靠近隔离层露出的鳍部底部，栅极结构对鳍部的控制能力越弱，因此，靠近隔离层露出的鳍部底部内发生源漏穿通现象、关态漏电流的问题最为严重，本发明实施例去除伪栅层，在层间介质层内形成开口后，去除所述开口露出的部分厚度隔离层，在所述隔离层内形成凹槽，后续形成栅极结构后，栅极结构还位于所述凹槽内，与未在所述隔离层内形成凹槽的方案相比，所述栅极结构还覆盖了鳍部位于隔离层中的部分侧壁，因此加强了栅极结构对鳍部的控制能力，有利于降低鳍部内发生源漏穿通、关态漏电流问题的概率；而且，与通过形成穿通停止掺杂区以改善源漏穿通、关态漏电流的方案相比，本发明实施例避免了进行离子掺杂以形成穿通停止掺杂区的步骤，从而避免了所述掺杂离子在后续退火处理的过程中发生扩散的问题，避免了无规则掺杂波动对半导体结构电学性能的影响，降低了半导体结构发生差异问题的概率，优化了半导体结构的电学性能。
为使本发明实施例的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图1至图19是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
参考图1，示出了立体图，提供基底，所述基底包括衬底100以及凸出于所述衬底100的鳍部110，所述鳍部110露出的衬底100上形成有隔离层111，所述隔离层111覆盖所述鳍部110的部分侧壁。
所述衬底100用于为后续形成半导体结构提供工艺平台。
本实施例中，所述衬底100为硅衬底。在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料。
所述鳍部110用于后续提供鳍式场效应晶体管的导电沟道。
本实施例中，所述鳍部110与所述衬底100由对同一半导体层进行刻蚀所得到。在其他实施例中，所述鳍部也可以是外延生长于所述衬底上的半导体层，从而达到精确控制所述鳍部高度的目的。
因此，本实施例中，所述鳍部110的材料与所述衬底100的材料相同，所述鳍部110的材料为硅。其他实施例中，所述鳍部的材料还可以是锗、锗化硅、碳化硅、砷化镓或镓化铟。
所述隔离层111用于对相邻器件之间起到电学隔离的作用。
本实施例中，所述隔离层111的材料为氧化硅。在其他实施例中，所述隔离结构的材料还可以为氮化硅、氮氧化硅、碳氧化硅、碳氮化硅或碳氮氧化硅等绝缘材料。
参考图2至图4，分别示出了立体图、图2中沿AA1方向的剖面图、以及图2中沿BB1方向的剖面图，形成横跨所述鳍部110的伪栅结构114，包括伪栅层113，所述伪栅结构114覆盖所述鳍部110的部分顶部和部分侧壁。
所述伪栅结构114为后续形成栅极结构占据空间位置。
所述伪栅层113的材料可以为多晶硅、氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮化硅、碳氮氧化硅或非晶碳。本实施例中，所述伪栅层113的材料为多晶硅。
需要说明的是，本实施例中，所述伪栅结构114还包括伪栅氧化层112(如图3所示)，位于所述伪栅层113底部。
所述伪栅氧化层112的材料可以为氧化硅或氮氧化硅。本实施例中，所述伪栅氧化层112的材料为氧化硅。
本实施例中，所述伪栅氧化层112还覆盖所述伪栅层113露出的鳍部110表面。在另一些实施例中，所述伪栅氧化层还可以仅位于所述伪栅层和侧墙底部。在其他实施例中，所述伪栅结构也可以仅包括所述伪栅层。
还需要说明的是，为方便示意和描述，本实施例中，仅在图2中示意出了衬底100、鳍部110、隔离层111、以及所述伪栅结构114中的伪栅层113。
结合参考图3至图4，本实施例中，形成所述伪栅结构114之后，还包括：在所述伪栅结构114的侧壁上形成侧墙118。
所述侧墙118用于在后续工艺步骤中保护伪栅层113的侧壁，所述侧墙118还用于定义后续源漏掺杂层的形成区域。
本实施例中，所述侧墙118为叠层结构，所述侧墙118相应包括位于所述伪栅结构114侧壁上的第一侧墙115、位于所述第一侧墙115侧壁上的第二侧墙116、以及位于所述第二侧墙116侧壁上的第三侧墙117。在其他实施例中，所述侧墙还可以为单层结构。
本实施例中，所述第一侧墙115和第三侧墙117的材料为氧化硅，所述第二侧墙116的材料为氮化硅。
参考图5至图7，分别示出了立体图、图5中沿AA1方向的剖面图、以及图5中沿BB1方向的剖面图，在所述伪栅结构114露出的衬底100上形成层间介质层122，所述层间介质层122露出所述伪栅结构114顶部。
所述层间介质层122用于对相邻器件之间起到隔离作用，所述层间介质层122还用于为后续栅极结构的形成提供工艺平台。
因此，所述层间介质层122的材料为绝缘材料，例如氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种。
本实施例中，所述层间介质层122为单层结构，所述层间介质层122的材料为氧化硅。
结合参考图6，需要说明的是，形成伪栅结构114之后，在所述伪栅结构114露出的衬底100上形成层间介质层122之前，还包括：在所述伪栅结构114两侧的鳍部110内形成源漏掺杂层120。
本实施例中，通过外延工艺形成所述源漏掺杂层120。
当形成NMOS晶体管时，所述源漏掺杂层120包括掺杂有N型离子的应力层，所述应力层的材料为Si或SiC，所述应力层为NMOS晶体管的沟道区提供拉应力作用，从而有利于提高NMOS晶体管的载流子迁移率，其中，所述N型离子为P离子、As离子或Sb离子；当形成PMOS晶体管时，所述源漏掺杂层120包括掺杂有P型离子的应力层，所述应力层的材料为Si或SiGe，所述应力层为PMOS晶体管的沟道区提供压应力作用，从而有利于提高PMOS晶体管的载流子迁移率，其中，所述P型离子为B离子、Ga离子或In离子。
还需要说明的是，结合参考图6和图7，本实施例中，形成所述源漏掺杂层120之后，形成所述层间介质层122之前，还包括：形成保形覆盖所述源漏掺杂层120表面的刻蚀阻挡层121，所述刻蚀阻挡层121还保形覆盖所述隔离层111和伪栅氧化层112表面、以及第三侧墙117的侧壁。
本实施例中，所述刻蚀阻挡层121为接触孔刻蚀阻挡层(Contact Etch StopLayer，CESL)，用于定义后续接触孔刻蚀工艺中的刻蚀停止位置，从而有利于降低所述接触孔刻蚀工艺对源漏掺杂层120的损伤。
本实施例中，所述刻蚀阻挡层121的材料为氮化硅。氮化硅材料的致密度较大，硬度较高，从而保证所述刻蚀阻挡层121能够起到定义后续接触孔刻蚀工艺中刻蚀停止位置的作用。
因此，本实施例中，形成所述层间介质层122的步骤中，所述层间介质层122覆盖所述刻蚀阻挡层121。
参考图8至图9，图8是基于图6的剖面图，图9是基于图7的剖面图，去除所述伪栅层113(如图7所示)，在所述层间介质层122内形成开口200。
所述开口200用于为后续形成栅极结构提供空间位置，所述开口200还用于为后续去除部分厚度隔离层111提供工艺平台。
具体地，采用干法刻蚀和湿法刻蚀相结合的工艺，去除所述伪栅层113，这有利于在提高生产产能的同时，减小所述伪栅氧化层112的损伤，尤其是侧墙118下方伪栅氧化层112的损伤，从而有利于在将伪栅层113完全去除、以及使所述开口200的剖面满足工艺需求的同时，降低后续栅极结构和源漏掺杂层120发生短接的概率。
参考图10至图17，去除所述开口200露出的部分厚度隔离层111，在所述隔离层111内形成凹槽300(如图13所示)。
在半导体领域中，栅极结构对鳍部顶部的控制能力较强，越靠近隔离层露出的鳍部底部，栅极结构对鳍部的控制能力越弱，因此，靠近隔离层露出的鳍部底部内发生源漏穿通、关态漏电流的问题最为严重，本发明实施例在层间介质层122内形成开口200后，去除所述开口200露出的部分厚度隔离层111，在所述隔离层111内形成凹槽300，后续形成栅极结构后，栅极结构还位于所述凹槽300内，与未在所述隔离层内形成凹槽的方案相比，所述栅极结构还覆盖了鳍部110位于隔离层111中的部分侧壁，因此加强了栅极结构对鳍部110的控制能力，有利于降低鳍部110内发生源漏穿通、关态漏电流问题的概率；而且，与通过形成穿通停止掺杂区以改善源漏穿通、关态漏电流的方案相比，本发明实施例避免了进行离子掺杂以形成穿通停止掺杂区的步骤，从而避免了所述掺杂离子在后续退火处理的过程中发生扩散的问题，避免了无规则掺杂波动对半导体结构电学性能的影响，降低了半导体结构发生差异问题的概率，优化了半导体结构的电学性能。
需要说明的是，本实施例中，所述凹槽300的深度d(如图13所示)不宜过小，也不宜过大。如果所述凹槽300的深度d过小，则提高后续栅极结构对鳍部110控制能力的效果不明显，进而导致改善源漏穿通、关态漏电流问题的效果降低；如果所述凹槽300的深度d过大，则所述凹槽300底部的剩余隔离层111厚度相应较小，则后续在所述凹槽300内形成栅极结构的难度较大，形成所述栅极结构的过程中产生空洞等缺陷的概率较高，而且所述凹槽300的深度d过大还容易导致后续栅极结构和衬底100的距离过近，栅极结构和衬底100所形成的寄生电容较大。为此，本实施例中，所述凹槽300的深度d为5nm至20nm。
本实施例中，所述凹槽300底部低于所述源漏掺杂层120底部。
通过使所述凹槽300底部低于源漏掺杂层120底部，后续在所述开口200和凹槽300内形成栅极结构后，所述栅极结构底部相应低于源漏掺杂层120底部，进一步增强了栅极结构对鳍部110的控制能力，从而有利于进一步提高改善源漏穿通、关态漏电流问题的效果。
结合参考图10和图11，图10是基于图8的剖面图，图11是基于图9的剖面图，需要说明的是，本实施例中，在所述隔离层111内形成所述凹槽300之前，还包括：在所述开口200的侧壁上形成内壁层123。
通过在所述开口200的侧壁上形成内壁层123，后续能够以所述内壁层123为掩膜，去除所述内壁层123露出的部分厚度隔离层111，有利于减小所述内壁层123下方隔离层111的损失，保证了后续凹槽和源漏掺杂层120之间具有足够的距离，后续在所述凹槽300和开口200内形成栅极结构后，源漏掺杂层120和位于凹槽内的栅极结构之间也具有足够的距离，从而降低栅极结构和源漏掺杂层120之间因距离过近而发生短接问题的概率。
而且，本实施例中，所述鳍部110表面还形成有伪栅氧化层112，伪栅氧化层112和隔离层111的材料相同，因此，所述内壁层123的设置还能够降低在形成所述凹槽300的过程中，所述侧墙118下方伪栅氧化层112发生损失的概率，从而进一步降低了后续栅极结构和源漏掺杂层120发生短接问题的概率。
需要说明的是，在所述开口200的侧壁上形成内壁层123的步骤中，沿垂直于开口200侧壁的方向，所述内壁层123的宽度不宜过小，也不宜过大。如果内壁层123的宽度过小，在后续去除内壁层123露出的部分厚度隔离层111的步骤中，所述内壁层123容易发生损耗，从而难以起到减小内壁层123下方伪栅氧化层112和隔离层111损失的作用；如果所述内壁层123的宽度过大，则后续在所述隔离层111内所形成凹槽的开口宽度相应过小，从而导致后续位于凹槽内的栅极结构宽度过小，降低了位于凹槽内的栅极结构用于改善源漏穿通、关态漏电流问题的作用。为此，本实施例中，所述内壁层123的宽度为3nm至10nm。
为减小所述内壁层123对后续工艺制程的影响，本实施例中，所述内壁层123为易于去除的材料。具体地，所述内壁层123的材料可以为无定型碳或无定型锗。本实施例中，所述内壁层123的材料为无定型碳。
无定型碳为容易获得的材料，有利于降低形成所述内壁层123的工艺成本，而且，所述无定型碳材料后续可以通过氧化工艺去除，有利于降低后续去除所述内壁层123的工艺操作难度和复杂度。
具体地，本实施例中，形成所述内壁层123的步骤包括：形成保形覆盖所述开口200底部和侧壁的内壁材料层(图未示)；去除位于所述开口200底部的内壁材料层，保留位于所述开口200侧壁上的剩余内壁材料层作为所述内壁层123。
本实施例中，采用原子层沉积工艺形成所述内壁材料层。通过选用原子层沉积工艺，有利于提高内壁材料层的厚度均一性，使内壁层123的厚度能够得到精确控制；而且，原子层沉积工艺的间隙填充性能和阶梯覆盖性好，相应提高了所述内壁材料层的保形覆盖能力。在其他实施例中，还可以采用化学气相沉积工艺形成所述内壁材料层。
由于所述内壁材料层保形覆盖所述开口200的底部和侧壁，因此，本实施例中，可以采用无掩膜干法刻蚀工艺去除位于所述开口200底部的内壁材料层，形成所述内壁层123的步骤不需用到光罩(Mask)，降低了工艺成本。
而且，采用干法刻蚀工艺有利于提高刻蚀过程的各向异性，从而在保证去除位于开口200底部的内壁材料层的同时，降低了对位于开口200侧壁上的内壁材料层横向刻蚀的概率，使所述内壁层123的宽度能够满足工艺需求。
形成所述内壁层123后，结合参考图12和图13，图12是基于图10的剖面图，图13是基于图11的剖面图，相应地，在所述隔离层111内形成所述凹槽300的步骤包括：以所述内壁层123为掩膜，去除所述内壁层123露出的伪栅氧化层112和部分厚度隔离层111。
本实施例中，采用干法刻蚀工艺，去除所述内壁层123露出的伪栅氧化层112和部分厚度隔离层111。干法刻蚀工艺具有各向异性刻蚀的特性，且刻蚀剖面控制性较好，有利于使所述凹槽300的剖面满足工艺需求，降低形成所述凹槽300的过程中，所述隔离层111发生横向损失的概率。在其他实施例中，根据实际工艺需求，还可以采用湿法刻蚀工艺、或者湿法刻蚀和干法刻蚀相结合的刻蚀工艺，去除所述内壁层露出的伪栅氧化层和部分厚度隔离层。
因此，本实施例中，去除所述内壁层123露出的伪栅氧化层112和隔离层111后，沿所述鳍部110的延伸方向，所述凹槽300的剖面为矩形。在其他实施例中，根据实际工艺，沿所述鳍部的延伸方向，所述凹槽的剖面还可以为倒梯形或其他形状。
需要说明的是，结合参考图14和图15，图14是基于图12的剖面图，图15是基于图13的剖面图，在所述隔离层111内形成所述凹槽300后，形成方法还包括：去除所述内壁层123(如图13所示)。
通过去除所述内壁层123，从而为去除开口200露出的剩余伪栅氧化层112提供工艺基础。
本实施例中，所述内壁层123的材料为无定形碳，因此采用氧化工艺去除所述内壁层123，工艺步骤简单，工艺成本低，而且不易产生副作用。在其他实施例中，当所述内壁层的材料为无定型锗时，相应采用湿法刻蚀工艺去除所述内壁层。
还需要说明的是，结合参考图16和图17，图16是基于图14的剖面图，图17是基于图15的剖面图，去除所述内壁层123后，形成方法还包括：去除所述开口200露出的剩余伪栅氧化层112。
通过剩余伪栅氧化层112，从而露出剩余伪栅氧化层112下方的鳍部110，为后续形成横跨所述鳍部110的栅极结构提供工艺基础。
本实施例中，采用湿法刻蚀工艺去除所述开口200露出的剩余伪栅氧化层112。湿法刻蚀工艺具有各向同性刻蚀的特性，且剩余伪栅氧化层112覆盖所述开口200露出的鳍部110部分顶部和部分侧壁，因此采用湿法刻蚀工艺有利于将开口200所露出鳍部110部分顶部和部分侧壁上的剩余伪栅氧化层112完全去除；而且，湿法刻蚀工艺操作简单，有利于降低工艺复杂度。在其他实施例中，根据实际工艺需求，相应可以采用干法刻蚀、或湿法刻蚀和干法刻蚀相结合的工艺去除所述开口露出的剩余伪栅氧化层。
需要说明的是，所述伪栅氧化层112和隔离层111的材料相同，因此，在去除所述开口200露出的剩余伪栅氧化层112的步骤中，也会对所述隔离层111进行刻蚀，且由于本实施例所采用的湿法刻蚀工艺具有各向同性刻蚀的特性，因此，所述湿法刻蚀工艺也会对所述凹槽300侧壁的隔离层111横向刻蚀，且由于刻蚀溶液较难到达凹槽300底部，越接近所述凹槽300的底部，所述湿法刻蚀工艺对凹槽300侧壁上的隔离层111的刻蚀速率越慢，因此，如图17所示，去除所述开口200露出的剩余伪栅氧化层112后，沿鳍部110的延伸方向，所述凹槽300的剖面为倒梯形。
所述凹槽300的剖面为倒梯形，因此，后续在所述凹槽300和开口200内形成栅极结构后，越靠近所述凹槽300的底部，所述栅极结构与源漏掺杂层120的距离越大，这有利于进一步降低栅极结构和源漏掺杂层120发生短接问题的概率。在其他实施例中，根据实际工艺，在去除所述开口露出的剩余伪栅氧化层后，沿鳍部的延伸方向，所述凹槽的剖面还可以为矩形或其他形状。
本实施例中，刻蚀溶液为稀释的氢氟酸溶液。伪栅氧化层112的材料为氧化硅，稀释的氢氟酸溶液为半导体工艺中常用于刻蚀氧化硅的溶液，有利于提高工艺兼容性，降低工艺成本。
所述稀释的氢氟酸溶液中氢氟酸的体积百分比不宜过小，也不宜过大。如果所述体积百分比过小，容易导致刻蚀速率过小，降低了生产产能；如果所述体积百分比过大，容易降低所述湿法刻蚀工艺的刻蚀稳定性和刻蚀均匀性，而且容易导致所述伪栅氧化层112和隔离层111的刻蚀量超出预设范围。为此，本实施例中，所述稀释的氢氟酸溶液中氢氟酸的体积百分比为0.5％至5％。
本实施例中，在常温下进行所述湿法刻蚀工艺，不需对刻蚀溶液进行加热，简化了工艺流程，而且避免了过高或过低的温度对半导体结构造成不良影响。其中，常温指的是生产车间的室内温度。
所述湿法刻蚀工艺的刻蚀时间不宜过短，也不宜过长。如果所述刻蚀时间过短，难以将所述开口200露出的伪栅氧化层112完全去除；如果所述刻蚀时间过长，容易对所述隔离层111造成过刻蚀，而且刻蚀时间过长容易降低生产产能，增加工艺风险。为此，本实施例中，采用重复进行湿法刻蚀工艺的方式去除所述开口200露出的剩余伪栅氧化层112，重复进行湿法刻蚀工艺的次数为3至5次，每次刻蚀时间为5秒至10秒，从而有利于将开口200露出的伪栅氧化层112完全去除，且能够提高刻蚀过程的均匀性和稳定性。
需要说明的是，本实施例中，去除所述开口200露出的剩余伪栅氧化层112后，沿鳍部110的延伸方向上，所述凹槽300顶部的开口宽度小于所述开口200的宽度。在其他实施例中，根据实际工艺需求，去除所述开口露出的剩余伪栅氧化层后，沿鳍部的延伸方向上，所述凹槽顶部的开口宽度还可以和所述开口的宽度相等。
参考图18至图19，图18是基于图16的剖面图，图17是基于图17的剖面图，在所述凹槽300和开口200内形成栅极结构126，所述栅极结构126横跨所述鳍部110且覆盖所述鳍部110的部分顶部和部分侧壁。
所述栅极结构126用于控制鳍式场效应晶体管导电沟道的开启和关断。
与隔离层内未形成有凹槽的方案相比，本实施例中形成的栅极结构126还位于所述凹槽300内，所述栅极结构126还覆盖了鳍部110位于隔离层111中的部分侧壁，因此加强了栅极结构126对鳍部110的控制能力，有利于降低鳍部110内发生源漏穿通、关态漏电流的概率，提升了半导体结构的电学性能。
本实施例中，所述栅极结构126为金属栅结构，因此，形成所述栅极结构126的步骤包括：形成保形覆盖所述凹槽300底部和侧壁、以及所述凹槽300露出的开口200侧壁的高k介质层124；形成所述高k介质层124后，在所述凹槽300和开口200内形成栅电极层125，所述高k介质层124和位于所述高k介质层124上的栅电极层125构成栅极结构126。
所述高k栅介质层124的材料为高k栅介质材料，其中，高k栅介质材料指的是，相对介电常数大于氧化硅相对介电常数的栅介质材料，高k栅介质材料可以为HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、ZrO2或Al2O3。本实施例中，所述高k栅介质层124的材料为HfO2。
所述栅电极层125的材料为Al、Cu、Ag、Au、Pt、Ni、Ti或W。本实施例中，所述栅电极层125的材料相应为W。
相应的，本发明还提供一种半导体结构。参考图18和图19，示出了本发明半导体结构一实施例的结构示意图，图18是在鳍部顶部位置处沿鳍部延伸方向的剖视图，图19是在鳍部一侧位置处沿鳍部延伸方向的剖视图。
所述半导体结构包括：衬底100；鳍部110，凸出于所述衬底100；隔离层111，位于所述鳍部110露出的衬底100上，所述隔离层111覆盖所述鳍部110的部分侧壁；栅极结构126，横跨所述鳍部110且覆盖所述鳍部110的部分顶部和部分侧壁，所述栅极结构126还位于所述隔离层111内。
在半导体领域中，栅极结构对鳍部顶部的控制能力较强，越靠近隔离层露出的鳍部底部，栅极结构对鳍部的控制能力越弱，因此，靠近隔离层露出的鳍部底部内发生源漏穿通现象、关态漏电流的问题最为严重，本发明实施例所述栅极结构126还位于所述隔离层111内，与栅极结构不位于隔离层内的方案相比，所述栅极结构126还覆盖了鳍部110位于隔离层111中的部分侧壁，因此加强了栅极结构126对鳍部110的控制能力，有利于降低鳍部110内发生源漏穿通、关态漏电流问题的概率；而且，与通过形成穿通停止掺杂区以改善源漏穿通、关态漏电流的方案相比，本发明实施例避免了进行离子掺杂以形成穿通停止掺杂区的步骤，从而避免了所述掺杂离子在后续退火处理的过程中发生扩散的问题，避免了无规则掺杂波动对半导体结构电学性能的影响，降低了半导体结构发生差异问题的概率，优化了半导体结构的电学性能。
所述衬底100用于为半导体结构的形成提供工艺平台。
本实施例中，所述衬底100为硅衬底。在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料。
所述鳍部110用于后续提供鳍式场效应晶体管的导电沟道。
本实施例中，所述鳍部110与所述衬底100由对同一半导体层进行刻蚀所得到。在其他实施例中，所述鳍部也可以是外延生长于所述衬底上的半导体层，从而达到精确控制所述鳍部高度的目的。
因此，本实施例中，所述鳍部110的材料与所述衬底100的材料相同，所述鳍部110的材料为硅。其他实施例中，所述鳍部的材料还可以是锗、锗化硅、碳化硅、砷化镓或镓化铟。
所述隔离层111用于对相邻器件之间起到电学隔离的作用。
本实施例中，所述隔离层111的材料为氧化硅。在其他实施例中，所述隔离结构的材料还可以为氮化硅、氮氧化硅、碳氧化硅、碳氮化硅或碳氮氧化硅等绝缘材料。
需要说明的是，所述半导体结构还包括：源漏掺杂层120，位于所述栅极结构126两侧的鳍部110内。
当所述半导体结构为NMOS晶体管时，所述源漏掺杂层120包括掺杂有N型离子的应力层，所述应力层的材料为Si或SiC，所述应力层为NMOS晶体管的沟道区提供拉应力作用，从而有利于提高NMOS晶体管的载流子迁移率，其中，所述N型离子为P离子、As离子或Sb离子；当所述半导体结构为PMOS晶体管时，所述源漏掺杂层120包括掺杂有P型离子的应力层，所述应力层的材料为Si或SiGe，所述应力层为PMOS晶体管的沟道区提供压应力作用，从而有利于提高PMOS晶体管的载流子迁移率，其中，所述P型离子为B离子、Ga离子或In离子。
所述栅极结构126用于控制鳍式场效应晶体管导电沟道的开启和关断。
本实施例中，所述栅极结构126为金属栅结构，因此，所述栅极结构126包括高k介质层124、以及位于所述高k介质层124上的栅电极层125。
所述高k栅介质层124的材料为高k栅介质材料，其中，高k栅介质材料指的是，相对介电常数大于氧化硅相对介电常数的栅介质材料，高k栅介质材料可以为HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、ZrO2或Al2O3。本实施例中，所述高k栅介质层124的材料为HfO2。
所述栅电极层125的材料为Al、Cu、Ag、Au、Pt、Ni、Ti或W。本实施例中，所述栅电极层125的材料相应为W。
本实施例中，所述栅极结构126还位于所述隔离层111内且栅极结构126底部低于隔离层111顶部，从而加强了栅极结构126对鳍部110的控制能力，降低了鳍部110内发生源漏穿通、关态漏电流问题的概率。
需要说明的是，所述栅极结构126底部至所述隔离层111顶部的距离不宜过小，也不宜过大。如果所述距离过小，则提高栅极结构126对鳍部110控制能力的效果不明显，进而导致改善源漏穿通、关态漏电流问题的效果降低；如果所述距离过大，则所述栅极结构126底部的剩余隔离层111厚度相应过小，容易增加所述栅极结构126的形成难度，且所述栅极结构126内产生空洞等缺陷的概率较高，而且容易导致所述栅极结构126和衬底100的距离过近，栅极结构126和衬底100所形成的寄生电容过大。为此，本实施例中，所述栅极结构126底部至所述隔离层111顶部的距离为5nm至10nm。
本实施例中，所述栅极结构126底部低于所述源漏掺杂层120底部，通过使所述凹槽300底部低于源漏掺杂层120底部，进一步提高了栅极结构126对鳍部110的控制能力，从而有利于进一步提高改善源漏穿通、关态漏电流问题的效果。
还需要说明的是，本实施例中，沿鳍部110的延伸方向上，位于所述隔离层111内的栅极结构126的剖面为倒梯形。因此，越靠近栅极结构126的底部，所述栅极结构126与源漏掺杂层120的距离越大，这有利于进一步降低栅极结构126和源漏掺杂层120发生短接问题的概率。在其他实施例中，根据形成半导体结构的实际工艺，沿鳍部的延伸方向上，位于所述隔离层内的栅极结构的剖面还可以为矩形或其他形状。
此外，本实施例中，沿鳍部110的延伸方向上，位于所述隔离层111内的栅极结构126的宽度为第一宽度，所述隔离层111露出的栅极结构126的宽度为第二宽度，所述第一宽度小于所述第二宽度，从而有利于避免位于所述隔离层111内的栅极结构126和源漏掺杂层120的距离过近，降低了栅极结构126和源漏掺杂层120发生短接问题的概率。在其他实施例中，根据实际工艺需求，所述第一宽度还可以等于第二宽度。
本实施例中，所述半导体结构还包括：侧墙118，位于所述栅极结构126的侧壁上。
所述侧墙118用于对栅极结构126的侧壁起到保护作用，所述侧墙118还用于定义源漏掺杂层120的形成区域。
本实施例中，所述侧墙118为叠层结构，所述侧墙118相应包括位于所述栅极结构126侧壁上的第一侧墙115、位于所述第一侧墙115侧壁上的第二侧墙116、以及位于所述第二侧墙116侧壁上的第三侧墙117。在其他实施例中，所述侧墙还可以为单层结构。
本实施例中，所述第一侧墙115和第三侧墙117的材料为氧化硅，所述第二侧墙116的材料为氮化硅。
需要说明的是，所述栅极结构126为通过后形成高k栅介质层形成金属栅极(highk last metal gate last)的工艺所形成，且在形成所述栅极结构126之前，所采用的伪栅结构为叠层结构，因此所述半导体结构还包括：位于所述侧墙118和所述鳍部110之间的伪栅氧化层112(如图18所示)。其中，在去除所述伪栅结构以形成所述栅极结构126的过程中，所述侧墙118和所述鳍部110之间的伪栅氧化层112在所述侧墙118的保护下被保留。
本实施例中，所述伪栅氧化层112的材料为氧化硅。在其他实施例中，所述伪栅氧化层的材料还可以为氮氧化硅。
本实施例中，所述伪栅氧化层112还位于所述栅极结构126和源漏掺杂层120露出的鳍部110表面。在其他实施例中，所述伪栅氧化层还可以仅位于所述侧墙和鳍部之间。
在另一些实施例中，当所采用的伪栅结构为单层结构时，所述半导体结构相应也可以不包括所述栅氧化层。
还需要说明的是，所述半导体结构还包括：层间介质层122，位于所述栅极结构126露出的衬底100上，所述层间介质层122露出所述栅极结构126顶部。
所述层间介质层122用于对相邻器件之间起到隔离作用，所述层间介质层122还用于为栅极结构126的形成提供工艺平台。
因此，所述层间介质层122的材料为绝缘材料，例如氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种。
本实施例中，所述层间介质层122为单层结构，所述层间介质层122的材料为氧化硅。
此外，本实施例中，所述半导体结构还包括：刻蚀阻挡层121，保形覆盖所述源漏掺杂层120表面，所述刻蚀阻挡层121还保形覆盖所述隔离层111和伪栅氧化层112表面、以及第三侧墙117的侧壁。
本实施例中，所述刻蚀阻挡层121为接触孔刻蚀阻挡层，用于定义后续接触孔刻蚀工艺中的刻蚀停止位置，从而有利于降低所述接触孔刻蚀工艺对源漏掺杂层120的损伤。
本实施例中，所述刻蚀阻挡层121的材料为氮化硅。氮化硅材料的致密度较大，硬度较高，从而保证所述刻蚀阻挡层121能够起到定义后续接触孔刻蚀工艺中刻蚀停止位置的作用。
因此，本实施例中，所述层间介质层122还覆盖所述刻蚀阻挡层121。
所述半导体结构可以采用前述实施例所述的形成方法所形成，也可以采用其他形成方法所形成。对本实施例所述半导体结构的具体描述，可参考前述实施例中的相应描述，本实施例在此不再赘述。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (19)

1.一种半导体结构的形成方法，其特征在于，包括：
提供基底，所述基底包括衬底以及凸出于所述衬底的鳍部，所述鳍部露出的衬底上形成有隔离层，所述隔离层覆盖所述鳍部的部分侧壁；
形成横跨所述鳍部的伪栅结构，包括伪栅层，所述伪栅结构覆盖所述鳍部的部分顶部和部分侧壁；
在所述伪栅结构露出的衬底上形成层间介质层，所述层间介质层露出所述伪栅结构顶部；
去除所述伪栅层，在所述层间介质层内形成开口；
去除所述开口露出的部分厚度隔离层，在所述隔离层内形成凹槽；
在所述凹槽和开口内形成栅极结构，所述栅极结构横跨所述鳍部且覆盖所述鳍部的部分顶部和部分侧壁。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，去除所述开口露出的部分厚度隔离层后，所述凹槽的深度为5nm至20nm。
3.如权利要求1所述的半导体结构的形成方法，其特征在于，在所述隔离层内形成所述凹槽之前，还包括：在所述开口的侧壁上形成内壁层；
在所述隔离层内形成所述凹槽的步骤包括：以所述内壁层为掩膜，去除所述内壁层露出的部分厚度隔离层；
在所述隔离层内形成所述凹槽后，还包括：去除所述内壁层。
4.如权利要求3所述的半导体结构的形成方法，其特征在于，形成所述伪栅结构的步骤中，所述伪栅结构还包括伪栅氧化层，位于所述伪栅层底部；
在所述隔离层内形成所述凹槽的步骤包括：以所述内壁层为掩膜，去除所述内壁层露出的伪栅氧化层和部分厚度隔离层；
去除所述内壁层后，还包括：去除所述开口露出的剩余伪栅氧化层。
5.如权利要求4所述的半导体结构的形成方法，其特征在于，去除所述内壁层后，采用湿法刻蚀工艺去除所述开口露出的剩余伪栅氧化层。
6.如权利要求5所述的半导体结构的形成方法，其特征在于，所述湿法刻蚀工艺的参数包括：刻蚀溶液为稀释的氢氟酸溶液，稀释的氢氟酸溶液中氢氟酸的体积百分比为0.5％至5％。
7.如权利要求3所述的半导体结构的形成方法，其特征在于，在所述开口的侧壁上形成内壁层的步骤中，沿垂直于开口侧壁的方向，所述内壁层的宽度为3nm至10nm。
8.如权利要求3所述的半导体结构的形成方法，其特征在于，所述内壁层的材料为无定形碳或无定型锗。
9.如权利要求3所述的半导体结构的形成方法，其特征在于，所述内壁层的材料为无定形碳，采用氧化工艺去除所述内壁层；
或者，所述内壁层的材料为无定型锗，采用湿法刻蚀工艺去除所述内壁层。
10.如权利要求3所述的半导体结构的形成方法，其特征在于，形成所述内壁层的步骤包括：形成保形覆盖所述开口底部和侧壁的内壁材料层；
去除位于所述开口底部的内壁材料层，保留位于所述开口侧壁上的剩余内壁材料层作为所述内壁层。
11.如权利要求10所述的半导体结构的形成方法，其特征在于，采用原子层沉积工艺形成所述内壁材料层。
12.如权利要求10所述的半导体结构的形成方法，其特征在于，采用无掩膜干法刻蚀工艺去除位于所述开口底部的内壁材料层。
13.如权利要求1所述的半导体结构的形成方法，其特征在于，采用干法刻蚀工艺，去除所述开口露出的部分厚度隔离层。
14.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述伪栅结构之后，在所述伪栅结构露出的衬底上形成层间介质层之前，还包括：
在所述伪栅结构两侧的鳍部内形成源漏掺杂层；
形成所述凹槽的步骤中，所述凹槽底部低于所述源漏掺杂层底部。
15.一种半导体结构，其特征在于，包括：
衬底；
鳍部，凸出于所述衬底；
隔离层，位于所述鳍部露出的衬底上，所述隔离层覆盖所述鳍部的部分侧壁；
栅极结构，横跨所述鳍部且覆盖所述鳍部的部分顶部和部分侧壁，所述栅极结构还位于所述隔离层内。
16.如权利要求15所述的半导体结构，其特征在于，所述栅极结构底部至所述隔离层顶部的距离为5nm至10nm。
17.如权利要求15所述的半导体结构，其特征在于，沿所述鳍部的延伸方向上，位于所述隔离层内的栅极结构的宽度为第一宽度，所述隔离层露出的栅极结构的宽度为第二宽度，所述第一宽度小于或等于所述第二宽度。
18.如权利要求15所述的半导体结构，其特征在于，沿所述鳍部的延伸方向上，位于所述隔离层内的栅极结构的剖面为倒梯形。
19.如权利要求15所述的半导体结构，其特征在于，还包括：源漏掺杂层，位于所述栅极结构两侧的鳍部内，且所述源漏掺杂层底部高于所述栅极结构底部。
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