CN111554578A - 半导体结构及其形成方法 - Google Patents

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Abstract

一种半导体结构及其形成方法，形成方法包括：提供基底，基底上形成有栅极结构，栅极结构两侧的基底内形成有源漏掺杂层，基底上形成有保形覆盖源漏掺杂层及其露出的栅极结构侧壁的刻蚀停止层，栅极结构露出的基底上形成有层间介质层；在栅极结构两侧的层间介质层和刻蚀停止层内形成接触孔；沿垂直于接触孔侧壁的方向，刻蚀接触孔侧壁露出的刻蚀停止层，形成由层间介质层、剩余刻蚀停止层和源漏掺杂层围成的沟槽；形成填充沟槽和接触孔的接触孔插塞，接触孔插塞与源漏掺杂层电连接。本发明实施例在使得栅极结构和接触孔插塞所形成的边缘寄生电容满足工艺要求的同时，降低接触孔插塞和源漏掺杂层之间的接触电阻。

Description

半导体结构及其形成方法
技术领域
本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。
背景技术
随着集成电路制造技术的不断发展，人们对集成电路的集成度和性能的要求变得越来越高。为了提高集成度，降低成本，元器件的关键尺寸不断变小，集成电路内部的电路密度越来越大，这种发展使得晶圆表面无法提供足够的面积来制作所需要的互连线。
为了满足关键尺寸缩小过后的互连线所需，目前不同金属层或者金属层与基底的导通是通过互连结构实现的。互连结构包括互连线和形成于接触开口内的接触孔插塞。接触孔插塞与半导体器件相连接，互连线实现接触孔插塞之间的连接，从而构成电路。
晶体管结构内的接触孔插塞包括位于栅极结构表面的接触孔插塞，用于实现栅极结构与外部电路的连接，还包括位于源漏掺杂层表面的接触孔插塞，用于实现源漏掺杂层与外部电路的连接。
发明内容
本发明实施例解决的问题是提供一种半导体结构及其形成方法，提升半导体结构的性能。
为解决上述问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，所述基底上形成有栅极结构，所述栅极结构两侧的基底内形成有源漏掺杂层，所述基底上形成有保形覆盖所述源漏掺杂层、以及所述源漏掺杂层露出的栅极结构侧壁的刻蚀停止层，所述栅极结构露出的基底上形成有层间介质层，所述层间介质层覆盖所述刻蚀停止层且露出所述栅极结构顶部；在所述栅极结构两侧的层间介质层和刻蚀停止层内形成接触孔，所述接触孔露出所述源漏掺杂层顶部，且所述接触孔侧壁与位于栅极结构侧壁上的刻蚀停止层之间保留有部分宽度的层间介质层；沿垂直于所述接触孔侧壁的方向，刻蚀所述接触孔侧壁露出的刻蚀停止层，形成由所述层间介质层、剩余所述刻蚀停止层和源漏掺杂层围成的沟槽；形成填充所述沟槽和接触孔的接触孔插塞，所述接触孔插塞与源漏掺杂层电连接。
相应的，本发明实施例还提供一种半导体结构，包括：基底；栅极结构，位于所述基底上；源漏掺杂层，位于所述栅极结构两侧的基底内；倒T形结构的接触孔插塞，位于所述源漏掺杂层上且与所述源漏掺杂层电连接，所述接触孔插塞包括底部接触孔插塞、以及凸出于所述底部接触孔插塞的顶部接触孔插塞；刻蚀停止层，覆盖所述接触孔插塞露出的源漏掺杂层、以及所述接触孔插塞和源漏掺杂层露出的栅极结构侧壁，所述刻蚀停止层和所述底部接触孔插塞相接触；层间介质层，位于所述栅极结构露出的基底上，所述层间介质层覆盖所述顶部接触孔插塞露出的刻蚀停止层和底部接触孔插塞，且露出所述栅极结构顶部。
与现有技术相比，本发明实施例的技术方案具有以下优点：
本发明实施例在形成所述接触孔后，还沿垂直于所述接触孔侧壁的方向，刻蚀所述接触孔侧壁露出的刻蚀停止层，形成由所述层间介质层、剩余所述刻蚀停止层和源漏掺杂层围成的沟槽，与未形成所述沟槽的方案相比，后续形成接触孔插塞后，所述接触孔插塞还位于所述沟槽内，从而增大了所述接触孔插塞和源漏掺杂层之间的接触面积，因此，通过合理设定接触孔侧壁与位于栅极结构侧壁上刻蚀停止层之间的层间介质层的厚度，在使得所述栅极结构和接触孔插塞所形成的边缘寄生电容满足工艺要求的情况下，易于通过增加所述接触孔插塞和源漏掺杂层之间的接触面积的方式，降低所述接触孔插塞和源漏掺杂层之间的接触电阻，从而提升半导体结构的性能，例如：减小漏端输入电压的电压降、增大有效驱动电流Ieff、以及减小后端(Back End Of Line，BEOL)RC延迟等。
附图说明
图1至图3是一种半导体结构的形成方法中各步骤对应的结构示意图；
图4至图11是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
具体实施方式
目前所形成的器件仍有性能不佳的问题。现结合一种半导体结构的形成方法分析器件性能不佳的原因。
参考图1至图3，示出了一种半导体结构的形成方法中各步骤对应的结构示意图。
参考图1，提供基底1，所述基底1上形成有栅极结构2，所述栅极结构2两侧的基底1内形成有源漏掺杂层3，所述基底1上形成有保形覆盖所述源漏掺杂层3、以及所述源漏掺杂层3露出的栅极结构2侧壁的刻蚀停止层4，所述栅极结构2露出的基底1上形成有层间介质层5，所述层间介质层5覆盖所述刻蚀停止层4且露出所述栅极结构2顶部。
参考图2，在所述栅极结构2两侧的层间介质层5和刻蚀停止层4内形成接触孔10，所述接触孔10露出所述源漏掺杂层3顶部。
参考图3，形成填充所述接触孔10(如图2所示)的接触孔插塞6，所述接触孔插塞6与源漏掺杂层3电连接。
为了降低所述接触孔插塞6和源漏掺杂层3的接触电阻，目前一种做法是使接触孔10的侧壁露出位于栅极结构2侧壁上的刻蚀停止层4，这种方法使所形成的接触孔插塞6尺寸较大，所述接触孔插塞6和源漏掺杂层3的接触面积相应也较大，但是，这也使得所述接触孔插塞6和栅极结构2之间的距离相应较小，容易导致所述接触孔插塞6和栅极结构2所形成的边缘寄生电容较大，导致所形成的半导体结构的电学性能不佳。
因此，亟需提供一种方法，在使得边缘寄生电容满足工艺要求的同时，降低接触孔插塞6和源漏掺杂层3的接触电阻。
为了解决所述技术问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，所述基底上形成有栅极结构，所述栅极结构两侧的基底内形成有源漏掺杂层，所述基底上形成有保形覆盖所述源漏掺杂层、以及所述源漏掺杂层露出的栅极结构侧壁的刻蚀停止层，所述栅极结构露出的基底上形成有层间介质层，所述层间介质层覆盖所述刻蚀停止层且露出所述栅极结构顶部；在所述栅极结构两侧的层间介质层和刻蚀停止层内形成接触孔，所述接触孔露出所述源漏掺杂层顶部，且所述接触孔侧壁与位于栅极结构侧壁上的刻蚀停止层之间保留有部分宽度的层间介质层；沿垂直于所述接触孔侧壁的方向，刻蚀所述接触孔侧壁露出的刻蚀停止层，形成由所述层间介质层、剩余所述刻蚀停止层和源漏掺杂层围成的沟槽；形成填充所述沟槽和接触孔的接触孔插塞，所述接触孔插塞与源漏掺杂层电连接。
本发明实施例在形成所述接触孔后，还沿垂直于所述接触孔侧壁的方向，刻蚀所述接触孔侧壁露出的刻蚀停止层，形成由所述层间介质层、剩余所述刻蚀停止层和源漏掺杂层围成的沟槽，与未形成所述沟槽的方案相比，后续形成接触孔插塞后，所述接触孔插塞还位于所述沟槽内，从而增大了所述接触孔插塞和源漏掺杂层之间的接触面积，因此，通过合理设定接触孔侧壁与位于栅极结构侧壁上刻蚀停止层之间的层间介质层的厚度，在使得所述栅极结构和接触孔插塞所形成的边缘寄生电容满足工艺要求的情况下，易于通过增加所述接触孔插塞和源漏掺杂层之间的接触面积的方式，降低所述接触孔插塞和源漏掺杂层之间的接触电阻，从而提升半导体结构的性能，例如：减小漏端输入电压的电压降、增大有效驱动电流Ieff、以及减小后端RC延迟等。
为使本发明实施例的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图4至图11是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
参考图4，提供基底(未标示)，所述基底上形成有栅极结构113，所述栅极结构113两侧的基底内形成有源漏掺杂层120，所述基底上形成有保形覆盖所述源漏掺杂层120、以及所述源漏掺杂层120露出的栅极结构113侧壁的刻蚀停止层121，所述栅极结构113露出的基底上形成有层间介质层122，所述层间介质层122覆盖所述刻蚀停止层121且露出所述栅极结构113顶部。
所述基底用于为后续形成半导体结构提供工艺平台。
本实施例中，所述基底用于形成鳍式场效应晶体管。因此，所述基底包括衬底100以及凸出于所述衬底100的鳍部110。在其他实施例中，当所述基底用于形成平面型场效应晶体管时，所述基底相应仅包括衬底。
本实施例中，所述衬底100为硅衬底。在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。所述衬底的材料可以是适宜于工艺需要或易于集成的材料。
本实施例中，所述鳍部110与所述衬底100由对同一半导体层进行刻蚀所得到。在其他实施例中，所述鳍部也可以是外延生长于所述衬底上的半导体层，从而达到精确控制所述鳍部高度的目的。
因此，本实施例中，所述鳍部110的材料与所述衬底100的材料相同，所述鳍部110的材料为硅。在其他实施例中，所述鳍部的材料还可以是锗、锗化硅、碳化硅、砷化镓或镓化铟等适宜于形成鳍部的半导体材料。
需要说明的是，所述鳍部110露出的衬底100上还形成有隔离层111，所述隔离层111覆盖所述鳍部110的部分侧壁。
所述隔离层111用于对相邻器件之间起到隔离作用。本实施例中，所述隔离层111的材料为氧化硅。在其他实施例中，所述隔离结构的材料还可以是氮化硅或氮氧化硅等其他绝缘材料。
所述栅极结构113用于控制场效应晶体管导电沟道的开启和关断。
本实施例中，所述栅极结构113横跨所述鳍部110的部分顶部和部分侧壁。
本实施例中，所述栅极结构113为金属栅结构，所述栅极结构113包括高k栅介质层(图未示)以及位于所述高k栅介质层上的栅电极层(图未示)。
本实施例中，所述高k栅介质层的材料为高k介质材料；其中，高k介质材料是指相对介电常数大于氧化硅相对介电常数的介电材料。具体地，所述高k栅介质层的材料为HfO2。在其他实施例中，所述高k栅介质层的材料还可以选自ZrO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO或Al2O3等。
所述栅电极层的材料为Al、Cu、Ag、Au、Pt、Ni、Ti或W。本实施例中，所述栅电极层的材料为W。
在其他实施例中，所述栅极结构还可以多晶硅栅极结构。相应地，所述栅极结构包括栅氧化层以及位于所述栅氧化层上的栅极层。
本实施例中，所述栅极结构113的侧壁上还形成有侧墙116。
所述侧墙116用于对所述栅极结构113的侧壁起到保护作用，所述侧墙116还用于定义源漏掺杂层的形成区域。
所述侧墙116的材料可以为氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮氧化硅、碳氧化硅、氮化硼和碳氮化硼中的一种或多种，所述侧墙116可以为单层结构或叠层结构。本实施例中，所述侧墙116为单层结构，所述侧墙116的材料为氮化硅。
需要说明的是，所述栅极结构113为通过后形成高k栅介质层形成金属栅极(highk last metal gate last)的工艺所形成，且在形成所述栅极结构113之前，所采用的伪栅结构为叠层结构，因此所述侧墙116和鳍部110之间还形成有伪栅氧化层112。其中，在去除所述伪栅结构以形成所述栅极结构113的过程中，所述侧墙116和鳍部110之间的伪栅氧化层112在所述侧墙116的保护下被保留。
本实施例中，所述伪栅氧化层112的材料为氧化硅。在其他实施例中，所述伪栅氧化层的材料还可以为氮氧化硅。
本实施例中，所述伪栅氧化层112还位于所述栅极结构126露出的鳍部110表面。在其他实施例中，所述伪栅氧化层还可以仅位于所述侧墙和鳍部之间。在另一些实施例中，当所采用的伪栅结构为单层结构时，所述基底上相应也可以不形成有所述伪栅氧化层。
本实施例中，所述源漏掺杂层120位于所述栅极结构113两侧的鳍部110内。
当形成NMOS晶体管时，所述源漏掺杂层120包括掺杂有N型离子的应力层，所述应力层的材料为Si或SiC，所述应力层为NMOS晶体管的沟道区提供拉应力作用，从而有利于提高NMOS晶体管的载流子迁移率，其中，所述N型离子为P离子、As离子或Sb离子；当形成PMOS晶体管时，所述源漏掺杂层120包括掺杂有P型离子的应力层，所述应力层的材料为Si或SiGe，所述应力层为PMOS晶体管的沟道区提供压应力作用，从而有利于提高PMOS晶体管的载流子迁移率，其中，所述P型离子为B离子、Ga离子或In离子。
本实施例中，所述刻蚀停止层121为接触孔刻蚀阻挡层(Contact Etch StopLayer，CESL)，用于定义后续接触孔刻蚀工艺中的刻蚀停止位置，有利于降低所述接触孔刻蚀工艺对源漏掺杂层120的损伤。
本实施例中，所述刻蚀停止层121的材料为氮化硅。氮化硅材料的致密度较大，硬度较高，从而保证所述刻蚀停止层121能够起到定义后续接触孔刻蚀工艺中刻蚀停止位置的作用。
本实施例中，所述刻蚀停止层121还保形覆盖所述源漏掺杂层120露出的伪栅氧化层112表面、以及所述隔离层111表面。
所述层间介质层122用于对相邻器件之间起到隔离作用，所述层间介质层122还用于为后续接触孔插塞的形成提供工艺平台。
因此，所述层间介质层122的材料为绝缘材料，例如氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种。本实施例中，所述层间介质层122为单层结构，所述层间介质层122的材料为氧化硅。
需要说明的是，所述栅极结构113顶部还形成有介电材料层115，所述介电材料层115顶部与所述层间介质层122顶部相齐平。
通过所述介电材料层115，后续形成与所述层间介质层122顶部相齐平的接触孔插塞后，所述栅极结构113顶部低于所述接触孔插塞顶部，相应减小了所述栅极结构113和接触孔插塞的有效相对面积，进而减小了所述栅极结构113和接触孔插塞所形成的边缘寄生电容，进一步优化了半导体结构的电学性能；而且，后续形成接触孔插塞的过程中还包括平坦化处理的步骤，所述介电材料层115还能够在所述平坦化处理的步骤中定义平坦化处理停止位置的作用，从而减小所述平坦化处理对栅极结构113的损伤。
所述介电材料层115的材料为氮化硅、氮氧化硅、碳氮氧化硅、硅硼碳氮中的一种或多种。本实施例中，所述介电材料层115与所述刻蚀停止层121的材料相同，所述介电材料层115的材料为氮化硅。氮化硅材料致密度和硬度比较大，相应有利于提高介电材料层115的机械强度，从而提高所述介电材料层115用于定义后续平坦化处理停止位置的效果。
需要说明的是，所述介电材料层115的厚度不宜过小，也不宜过大。如果所述介电材料层115的厚度过小，则所述介电材料层115用于减小栅极结构113和后续接触孔插塞的有效相对面积的效果不显著；如果所述介电材料层115的厚度过大，在所述介电材料层115和栅极结构113总厚度一定的情况下，所述栅极结构113的厚度相应较小，栅极结构113的电阻相应也较大，容易降低所述栅极结构113对鳍部110的控制能力。为此，本实施例中，所述介电材料层115的厚度为10纳米至25纳米。
本实施例中，所述栅极结构113为金属栅结构，形成所述介电材料层115的步骤包括：形成所述接触孔200前，还包括：去除部分厚度的栅极结构113，在所述层间介质层122内形成凹槽(图未示)；在所述凹槽中形成所述介电材料层115，所述介电材料层115与所述层间介质层122顶部相齐平。
结合参考图5，本实施例中，形成层间介质层122之后，还包括：形成覆盖所述介电材料层115的保护层117，所述保护层117与所述刻蚀停止层121的刻蚀选择比大于5。
所述保护层117用于在后续形成接触孔、以及沟槽的刻蚀工艺中，保护所述介电材料层115，避免形成接触孔和沟槽的刻蚀工艺对所述介电材料层115造成损耗。而且，通过选用合适的材料，使所述保护层117与所述刻蚀停止层121的刻蚀选择比大于5，从而使得所述保护层117在后续接触孔刻蚀工艺中的损耗较小，因此能够保证所述保护层117在后续接触孔刻蚀工艺中对介电材料层117的保护作用。
本实施例中，所述保护层117的材料为介电材料。通过选用介电材料，有利于避免所述保护层117对半导体结构的电学性能产生影响。
本实施例中，所述保护层117的材料为氧化硅。氧化硅材料与氮化硅材料的刻蚀选择比较大，从而有利于保证所述保护层117后续接触孔刻蚀工艺中对介电材料层117的保护作用；而且，氧化硅是工艺常用、成本较低的介电材料，且具有较高的工艺兼容性，有利于降低所述保护层117的形成难度和工艺成本、以及后续去除所述保护层117的难度。
具体地，本实施例中，采用原子层沉积工艺形成所述保护层117，有利于提高所述保护层117的厚度均一性，且有利于精确控制所述保护层117的厚度。在其他实施例中，还可以采用等离子体增强化学气相沉积工艺或其他合适的沉积工艺形成所述保护层。
本实施例中，所述保护层117还覆盖所述层间介质层122顶部。
参考图6至图7，在所述栅极结构113两侧的层间介质层122和刻蚀停止层121内形成接触孔200，所述接触孔200露出所述源漏掺杂层120顶部，且所述接触孔200侧壁与位于栅极结构113侧壁上的刻蚀停止层121之间保留有部分宽度的层间介质层122。
所述接触孔200用于为后续形成接触孔插塞提供空间位置。
通过使所述接触孔200侧壁与位于栅极结构113侧壁上的刻蚀停止层121之间保留有部分宽度的层间介质层122，从而为后续沿垂直于所述接触孔200侧壁的方向，刻蚀所述接触孔200露出的刻蚀停止层121提供工艺基础，而且保留部分宽度的层间介质层122，有利于增大后续接触孔插塞与所述栅极结构113之间的距离，进而减小接触孔插塞与所述栅极结构113所形成的边缘寄生电容。
本实施例中，形成所述接触孔200的步骤包括：
如图6所示，在所述层间介质层122顶部形成掩膜层123，所述掩膜层123中形成有露出所述栅极结构113两侧层间介质层122顶部的掩膜开口400。
具体的，所述掩膜开口400包括靠近所述栅极结构113一侧的第一侧壁400a，位于所述栅极结构113侧壁上的刻蚀停止层121包括远离所述栅极结构113一侧的第二侧壁121a，所述第一侧壁400a位于所述第二侧壁121a远离所述栅极结构113的一侧。
通过使所述第一侧壁400a位于所述第二侧壁121a远离所述栅极结构113的一侧，从而在后续形成接触孔之后，保证所述接触孔侧壁和位于所述栅极结构113侧壁上的刻蚀停止层121之间能够保留有部分宽度的层间介质层122。
本实施例中，所述掩膜层123的材料为光刻胶。光刻胶为半导体工艺中常用的掩膜材料，有利于提高工艺兼容性。
本实施例中，所述掩膜层123位于所述保护层117上。
如图7所示，以所述掩膜层123为掩膜，刻蚀所述掩膜开口400露出的层间介质层122和所述层间介质层122底部的刻蚀停止层121，形成所述接触孔200。
所述刻蚀停止层121能够在形成所述接触孔200的步骤中起到定义刻蚀停止位置的作用，因此，本实施例中，形成所述接触孔200的工艺对源漏掺杂层120的损伤较小。
本实施例中，采用干法刻蚀工艺依次刻蚀所述层间介质层122和刻蚀停止层121。干法刻蚀工艺具有较好的刻蚀各向异性的特性、以及刻蚀剖面控制性，有利于使所述接触孔200的剖面满足工艺需求。
需要说明的是，本实施例中，所述层间介质层122顶部还形成有保护层117，因此，在刻蚀所述掩膜开口400露出的层间介质层122和所述层间介质层122底部的刻蚀停止层121之前，还刻蚀了所述掩膜开口400露出的保护层117。
参考图8，沿垂直于所述接触孔200侧壁的方向，刻蚀所述接触孔200侧壁露出的刻蚀停止层121，形成由所述层间介质层122、剩余所述刻蚀停止层121和源漏掺杂层120围成的沟槽300。
与未形成所述沟槽的方案相比，后续形成接触孔插塞后，所述接触孔插塞还位于所述沟槽300内，从而增大了所述接触孔插塞和源漏掺杂层120之间的接触面积，因此，通过合理设定接触孔200侧壁与位于栅极结构113侧壁上刻蚀停止层121之间的层间介质层122的厚度，在使得所述栅极结构113和接触孔插塞所形成的边缘寄生电容满足工艺要求的情况下，易于通过增加所述接触孔插塞和源漏掺杂层120之间的接触面积的方式，降低所述接触孔插塞和源漏掺杂层120之间的接触电阻，从而提升半导体结构的性能，例如：减小漏端输入电压的电压降、增大有效驱动电流Ieff、以及减小后端RC延迟等。
本实施例中，采用各向同性刻蚀工艺刻蚀所述接触孔200侧壁露出的刻蚀停止层121，易于实现对所述层间介质层122下方刻蚀停止层121的刻蚀。具体地，采用湿法刻蚀工艺刻蚀所述接触孔200侧壁露出的刻蚀停止层121。
湿法刻蚀工艺具有各向同性刻蚀的特性，因此能够沿垂直于所述接触孔200侧壁的方向，刻蚀所述接触孔200侧壁露出的刻蚀停止层121；而且，湿法刻蚀工艺操作简单，工艺成本较低。
需要说明的是，沿垂直于所述接触孔200侧壁的方向，所述沟槽300的深度不宜过小，也不宜过大。如果所述沟槽300的深度过小，则所述沟槽300露出的源漏掺杂层120表面积过小，容易降低所述沟槽300用于增大后续接触孔插塞和源漏掺杂层120之间接触面积的效果；如果所述沟道300的深度过大，则后续位于所述沟槽300内的接触孔插塞和栅极结构113的距离相应过近，容易增大接触孔插塞和栅极结构113所形成的边缘寄生电容，而且接触孔插塞和栅极结构112之间发生击穿或桥接问题的概率较高。为此，本实施例中，沿垂直于所述接触孔200侧壁的方向，所述沟槽300的深度为3纳米至6纳米。
需要说明的是，结合参考图9，本实施例中，形成所述沟槽300后，还包括：去除所述掩膜层123。
本实施例中，所述掩膜层123的材料为光刻胶，相应可采用湿法去胶、灰化等工艺去除所述掩膜层123。
本实施例中，在形成所述沟槽300之后，去除所述掩膜层123，所述掩膜层123还能够在形成所述沟槽300的工艺中，起到保护所述介电材料层115和层间介质层122的作用。在其他实施例中，根据实际工艺需求，还可以在形成所述接触孔之后，形成所述沟槽之前，去除所述掩膜层。
参考图10至图11，形成填充所述沟槽300和接触孔200的接触孔插塞125，所述接触孔插塞125与源漏掺杂层120电连接。
所述接触孔插塞125用于实现源漏掺杂层120与后端金属层、以及外部电路的电连接。
而且，本实施例中，所述接触孔插塞125还位于所述沟槽300内，从而增大了所述接触孔插塞125和源漏掺杂层120之间的接触面积，进而减小了所述接触孔插塞125和源漏掺杂层120之间的接触电阻，而且，还可以通过合理设定接触孔插塞125与位于栅极结构113侧壁上刻蚀停止层121之间的层间介质层122厚度，使得所述栅极结构113和接触孔插塞125所形成的边缘寄生电容满足工艺要求，从而使得接触电阻和边缘寄生电容的值均能满足工艺要求，进而提升半导体结构的性能。
表一为一种具有采用传统方法所形成的接触孔插塞的半导体结构、一种具有较大尺寸的接触孔插塞的半导体结构、以及本实施例所形成的半导体结构的电性参数比较表。其中，采用传统方法所形成的接触孔插塞尺寸较小，其与位于栅极结构侧壁上的刻蚀停止层之间保留有部分宽度的层间介质层，该半导体结构的电性参数如表一中第二列第一现有技术所示；较大尺寸的接触孔插塞的尺寸大于采用传统方法、以及本实施例所形成的接触孔插塞尺寸，其与位于所述栅极结构侧壁上的刻蚀停止层之间未保留有层间介质层，该半导体结构的电性参数如表一中第三列第二现有技术所示；本实施例所形成半导体结构的电性参数如表一中第四列所示。其中，第五列示出了第二现有技术与第一现有技术相比，所形成半导体结构的电性参数改变的百分比，第六列示出了本实施例与第一现有技术相比，所形成半导体结构的电性参数改变的百分比。需要说明的是，表一中第一现有技术、第二现有技术和本实施例的有效驱动电流、总体电容、以及后端RC延迟的数值均采用的是归一化单位(Arbitrary Unit，A.U.)。
如表一所示，以所形成的半导体结构为PMOS为例，与第一现有技术所形成的半导体结构相比，第二现有技术所形成的半导体结构的有效驱动电流(Ieff)增大了5％，后端RC延迟(Delay)减小了2％，但是总体电容(Ctotal)增加了5％；与第一现有技术所形成的半导体结构相比，本实施例中所形成的半导体结构的有效驱动电流(Ieff)提升了6.89％，后端RC延迟(Delay)减小了6.33％，而总体电容(Ctotal)仅增加了0.83％。
PMOS 第一现有技术 第二现有技术 本实施例 第二现有技术 本实施例
Ieff 1 1.05 1.0689 5％ 6.89％
Ctotal 1 1.05 1.0083 5％ 0.83％
Delay 1 0.08 0.0367 -2％ -6.33％
表一
本实施例中，所述栅极结构113为金属栅结构，所述形成方法用于在使金属栅结构和接触孔插塞125所形成的边缘寄生电容的情况下，降低接触孔插塞125和源漏掺杂层120的接触电阻的效果更为显著。
本实施例中，所述接触孔插塞125的材料为W。在其他实施例中，所述接触孔插塞的材料还可以是Al、Cu、Ag、Au或Co等金属材料。
具体地，形成所述接触孔插塞125的步骤包括：
如图10所示，形成填充所述沟槽300和接触孔200的导电层124，所述导电层124还覆盖所述保护层117顶部。
本实施例中，采用化学气相沉积工艺形成所述导电层124。在其他实施例中，还可以采用原子层沉积工艺、溅射或电镀的方式形成所述导电层。
如图11所示，对所述导电层124进行平坦化处理，去除高于所述层间介质层122顶部的导电层124和保护层117，保留位于所述沟槽300和接触孔200内的剩余导电层124作为所述接触孔插塞125。
通过在同一步骤中去除高于所述层间介质层122顶部的导电层124和保护层117，有利于简化工艺流程。
本实施例中，采用化学机械研磨工艺对所述导电层124进行平坦化处理。在其他实施例中，还可以采用刻蚀工艺，去除高于所述层间介质层顶部的导电层和保护层。
本实施例中，形成填充所述沟槽300和接触孔200的接触孔插塞125后，所述接触孔插塞125为倒梯形结构，所述接触孔插塞125包括底部接触孔插塞1251、以及凸出于所述底部接触孔插塞1251的顶部接触孔插塞1252。
形成所述接触孔插塞125后，所述接触孔插塞125顶部和介电材料层115顶部相齐平，即所述栅极结构113顶部低于所述接触孔插塞125顶部，这减小了所述接触孔插塞125和所述栅极结构125的有效相对面积。
需要说明的是，本实施例中，形成所述沟槽300后，形成所述接触孔插塞125之前，还包括：在所述接触孔200和沟槽300露出的源漏掺杂层120表面形成硅化物层(图未示)，从而进一步减小所述源漏掺杂层120与所述接触孔插塞125的接触电阻。
所述硅化物层的材料可以为TiSi、NiSi或CoSi等。本实施例中，所述硅化物层的材料为TiSi。
相应的，本发明还提供一种半导体结构。参考图11，示出了本发明半导体结构一实施例的结构示意图。
所述半导体结构包括：基底；栅极结构113，位于所述基底上；源漏掺杂层120，位于所述栅极结构113两侧的基底内；倒T形结构的接触孔插塞125，位于所述源漏掺杂层120上且与所述源漏掺杂层120电连接，所述接触孔插塞125包括底部接触孔插塞1251、以及凸出于所述底部接触孔插塞1251的顶部接触孔插塞1252；刻蚀停止层121，覆盖所述接触孔插塞125露出的源漏掺杂层120、以及所述接触孔插塞125和源漏掺杂层120露出的栅极结构113侧壁，所述刻蚀停止层121和所述底部接触孔插塞1251相接触；层间介质层122，位于所述栅极结构113露出的基底上，所述层间介质层122覆盖所述顶部接触孔插塞1252露出的刻蚀停止层121和底部接触孔插塞1251，且露出所述栅极结构113顶部。
与所述接触孔插塞不为倒梯形结构的方案相比，本实施例的接触孔插塞125与源漏掺杂层120之间的接触面积较大，且所述接触孔插塞125和位于栅极结构113侧壁上的刻蚀停止层121之间保留有部分宽度的层间介质层122，因此，通过合理设定接触孔插塞125与位于栅极结构113侧壁上刻蚀停止层121之间的层间介质层122的厚度，在使得所述栅极结构113和接触孔插塞125所形成的边缘寄生电容满足工艺要求的情况下，易于通过增加所述接触孔插塞125和源漏掺杂层120之间的接触面积的方式，降低两者之间的接触电阻，从而提升半导体结构的性能，例如：减小漏端输入电压的电压降、增大有效驱动电流Ieff、以及减小后端RC延迟等。
所述基底用于为半导体结构的形成提供工艺平台。
本实施例中，所述半导体结构为鳍式场效应晶体管。因此，所述基底包括衬底100以及凸出于所述衬底100的鳍部110。在其他实施例中，当所述半导体结构为平面型场效应晶体管时，所述基底相应仅包括衬底。
本实施例中，所述衬底100为硅衬底。在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。所述衬底的材料可以是适宜于工艺需要或易于集成的材料。
本实施例中，所述鳍部110与所述衬底100由对同一半导体层进行刻蚀所得到。在其他实施例中，所述鳍部也可以是外延生长于所述衬底上的半导体层，从而达到精确控制所述鳍部高度的目的。
因此，本实施例中，所述鳍部110的材料与所述衬底100的材料相同，所述鳍部110的材料为硅。在其他实施例中，所述鳍部的材料还可以是锗、锗化硅、碳化硅、砷化镓或镓化铟等适宜于形成鳍部的半导体材料。
需要说明的是，所述半导体结构还包括：隔离层111，位于所述鳍部110露出的衬底100上，所述隔离层111覆盖所述鳍部110的部分侧壁。
所述隔离层111用于对相邻器件之间起到隔离作用。本实施例中，所述隔离层111的材料为氧化硅。在其他实施例中，所述隔离结构的材料还可以是氮化硅或氮氧化硅等其他绝缘材料。
所述栅极结构113用于控制场效应晶体管导电沟道的开启和关断。
本实施例中，所述栅极结构113横跨所述鳍部110的部分顶部和部分侧壁。
本实施例中，所述栅极结构113为金属栅结构，所述栅极结构113包括高k栅介质层(图未示)以及位于所述高k栅介质层上的栅电极层(图未示)。
本实施例中，所述高k栅介质层的材料为高k介质材料；其中，高k介质材料是指相对介电常数大于氧化硅相对介电常数的介电材料。具体地，所述高k栅介质层的材料为HfO2。在其他实施例中，所述高k栅介质层的材料还可以选自ZrO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO或Al2O3等。
所述栅电极层的材料为Al、Cu、Ag、Au、Pt、Ni、Ti或W。本实施例中，所述栅电极层的材料为W。
在其他实施例中，所述栅极结构还可以多晶硅栅极结构。相应地，所述栅极结构包括栅氧化层以及位于所述栅氧化层上的栅极层。
本实施例中，所述半导体结构还包括：侧墙116，位于所述栅极结构113的侧壁上。
所述侧墙116用于对所述栅极结构113的侧壁起到保护作用，所述侧墙116还用于定义源漏掺杂层120的形成区域。
所述侧墙116的材料可以为氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮氧化硅、碳氧化硅、氮化硼和碳氮化硼中的一种或多种，所述侧墙116可以为单层结构或叠层结构。本实施例中，所述侧墙116为单层结构，所述侧墙116的材料为氮化硅。
需要说明的是，所述栅极结构113为通过后形成高k栅介质层形成金属栅极的工艺所形成，且在形成所述栅极结构113之前，所采用的伪栅结构为叠层结构，因此所述半导体结构还包括：伪栅氧化层112，位于所述侧墙116和鳍部110之间。其中，在去除所述伪栅结构以形成所述栅极结构113的过程中，所述侧墙116和鳍部110之间的伪栅氧化层112在所述侧墙116的保护下被保留。
本实施例中，所述伪栅氧化层112的材料为氧化硅。在其他实施例中，所述伪栅氧化层的材料还可以为氮氧化硅。
本实施例中，所述伪栅氧化层112还位于所述栅极结构126和源漏掺杂层120露出的鳍部110表面。在其他实施例中，所述伪栅氧化层还可以仅位于所述侧墙和鳍部之间。在另一些实施例中，当所采用的伪栅结构为单层结构时，所述基底上相应也可以不形成有所述伪栅氧化层。
本实施例中，所述源漏掺杂层120位于所述栅极结构113两侧的鳍部110内。
当所述半导体结构为NMOS晶体管时，所述源漏掺杂层120包括掺杂有N型离子的应力层，所述应力层的材料为Si或SiC，所述应力层为NMOS晶体管的沟道区提供拉应力作用，从而有利于提高NMOS晶体管的载流子迁移率，其中，所述N型离子为P离子、As离子或Sb离子；当所述半导体结构为PMOS晶体管时，所述源漏掺杂层120包括掺杂有P型离子的应力层，所述应力层的材料为Si或SiGe，所述应力层为PMOS晶体管的沟道区提供压应力作用，从而有利于提高PMOS晶体管的载流子迁移率，其中，所述P型离子为B离子、Ga离子或In离子。
所述接触孔插塞125用于实现源漏掺杂层120与后端金属层、以及外部电路的电连接。
本实施例中，所述接触孔插塞125的材料为W。在其他实施例中，所述接触孔插塞的材料还可以是Al、Cu、Ag、Au或Co等金属材料。
需要说明的是，所述底部接触孔插塞1251侧壁至同一侧的顶部接触孔插塞1252侧壁的距离不宜过小，也不宜过大。如果所述距离过小，则所述接触孔插塞125与源漏掺杂层120的接触面积增大的效果不显著；如果所述距离过大，容易导致所述底部源漏掺杂层1251与所述栅极结构113的距离过近，容易增大接触孔插塞125和栅极结构113所形成的边缘寄生电容，而且接触孔插塞125和栅极结构112之间发生击穿问题或桥接问题的概率较高。为此，本实施例中，所述底部接触孔插塞1251侧壁至同一侧的顶部接触孔插塞1252侧壁的距离为3纳米至6纳米。
本实施例中，所述半导体结构还包括：硅化物层(图未示)，位于所述源漏掺杂层120和所述接触孔插塞125之间。所述硅化物层用于进一步减小所述源漏掺杂层120与所述接触孔插塞125的接触电阻。
所述硅化物层的材料可以为TiSi、NiSi或CoSi等。本实施例中，所述硅化物层的材料为TiSi。
本实施例中，所述刻蚀停止层121为接触孔刻蚀阻挡层，用于定义形成所述接触孔插塞125时接触孔刻蚀工艺中的刻蚀停止位置，有利于降低所述接触孔刻蚀工艺对源漏掺杂层120的损伤。
本实施例中，所述刻蚀停止层121的材料为氮化硅。氮化硅材料的致密度较大，硬度较高，从而保证所述刻蚀停止层121能够起到定义接触孔刻蚀工艺中刻蚀停止位置的作用。
本实施例中，所述刻蚀停止层121还保形覆盖所述源漏掺杂层120露出的伪栅氧化层112表面、以及所述隔离层111表面。
所述层间介质层122用于对相邻器件之间起到隔离作用，所述层间介质层122还用于为接触孔插塞125的形成提供工艺平台。
因此，所述层间介质层122的材料为绝缘材料，例如氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种。本实施例中，所述层间介质层122为单层结构，所述层间介质层122的材料为氧化硅。
本实施例中，所述半导体结构还包括：介电材料层115，位于所述栅极结构113顶部，所述介电材料层115顶部与所述接触孔插塞125顶部相齐平。
通过所述介电材料层115，从而使所述栅极结构113顶部低于所述接触孔插塞125顶部，相应减小了所述栅极结构113和接触孔插塞125的有效相对面积，进而减小了所述栅极结构113和接触孔插塞125的所形成的边缘寄生电容，进一步优化了半导体结构的电学性能；而且形成所述接触孔插塞的过程中还包括平坦化处理的步骤，所述介电材料层115还能够在所述平坦化处理的步骤中定义平坦化处理停止位置的作用，从而减小所述栅极结构113在平坦化处理步骤中的损伤。
所述介电材料层115的材料为氮化硅、氮氧化硅、碳氮氧化硅、硅硼碳氮中的一种或多种。本实施例中，所述介电材料层115与所述刻蚀停止层121的材料相同，所述介电材料层115的材料为氮化硅。氮化硅材料致密度和硬度比较大，相应有利于提高介电材料层115的机械强度，从而提高所述介电材料层115用于定义平坦化处理停止位置的效果。
需要说明的是，所述介电材料层115的厚度不宜过小，也不宜过大。如果所述介电材料层115的厚度过小，则所述介电材料层115用于减小栅极结构113和接触孔插塞125的有效相对面积的效果不显著；如果所述介电材料层115的厚度过大，在所述栅极结构113和介电材料层115总厚度一定的情况下，所述栅极结构113的厚度相应较小，栅极结构113的电阻相应较大，容易降低所述栅极结构113对鳍部110的控制能力。为此，本实施例中，所述介电材料层115的厚度为10纳米至25纳米。
所述半导体结构可以采用前述实施例所述的形成方法所形成，也可以采用其他形成方法所形成。对本实施例所述半导体结构的具体描述，可参考前述实施例中的相应描述，本实施例在此不再赘述。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (22)

1.一种半导体结构的形成方法，其特征在于，包括：
提供基底，所述基底上形成有栅极结构，所述栅极结构两侧的基底内形成有源漏掺杂层，所述基底上形成有保形覆盖所述源漏掺杂层、以及所述源漏掺杂层露出的栅极结构侧壁的刻蚀停止层，所述栅极结构露出的基底上形成有层间介质层，所述层间介质层覆盖所述刻蚀停止层且露出所述栅极结构顶部；
在所述栅极结构两侧的层间介质层和刻蚀停止层内形成接触孔，所述接触孔露出所述源漏掺杂层顶部，且所述接触孔侧壁与位于栅极结构侧壁上的刻蚀停止层之间保留有部分宽度的层间介质层；
沿垂直于所述接触孔侧壁的方向，刻蚀所述接触孔侧壁露出的刻蚀停止层，形成由所述层间介质层、剩余所述刻蚀停止层和源漏掺杂层围成的沟槽；
形成填充所述沟槽和接触孔的接触孔插塞，所述接触孔插塞与源漏掺杂层电连接。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述接触孔的步骤包括：在所述层间介质层顶部形成掩膜层，所述掩膜层中形成有露出所述栅极结构两侧层间介质层顶部的掩膜开口，所述掩膜开口包括靠近所述栅极结构一侧的第一侧壁，位于所述栅极结构侧壁上的刻蚀停止层包括远离所述栅极结构一侧的第二侧壁，所述第一侧壁位于所述第二侧壁远离所述栅极结构的一侧；
以所述掩膜层为掩膜，刻蚀所述掩膜开口露出的层间介质层和所述层间介质层底部的刻蚀停止层，形成所述接触孔；
形成所述接触孔后，还包括：去除所述掩膜层。
3.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述接触孔的步骤中，采用干法刻蚀工艺刻蚀所述层间介质层和刻蚀停止层。
4.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述沟槽的步骤中，沿垂直于所述接触孔侧壁的方向，所述沟槽的深度为3纳米至6纳米。
5.如权利要求1所述的半导体结构的形成方法，其特征在于，沿垂直于所述接触孔侧壁的方向，采用各向同性刻蚀工艺刻蚀所述接触孔侧壁露出的刻蚀停止层。
6.如权利要求1所述的半导体结构的形成方法，其特征在于，刻蚀所述接触孔侧壁露出的刻蚀停止层的工艺包括湿法刻蚀工艺。
7.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述接触孔插塞的工艺包括化学气相沉积工艺或原子层沉积工艺。
8.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述接触孔之前，还包括：去除部分厚度的所述栅极结构，在所述层间介质层内形成凹槽；在所述凹槽内形成介电材料层，所述介电材料层顶部与所述层间介质层顶部相齐平。
9.如权利要求8所述的半导体结构的形成方法，其特征在于，所述介电材料层的厚度为10纳米至25纳米。
10.如权利要求8所述的半导体结构的形成方法，其特征在于，所述介电材料层的材料为氮化硅、氮氧化硅、碳氮氧化硅、硅硼碳氮中的一种或多种。
11.如权利要求8所述的半导体结构的形成方法，其特征在于，所述介电材料层与所述刻蚀停止层的材料相同；
形成层间介质层之后，形成所述接触孔之前，还包括：形成覆盖所述介电材料层的保护层，所述保护层与所述刻蚀停止层的刻蚀选择比大于5。
12.如权利要求11所述的半导体结构的形成方法，其特征在于，形成所述保护层的步骤中，所述保护层的材料为介电材料。
13.如权利要求11所述的半导体结构的形成方法，其特征在于，所述保护层的材料为氧化硅。
14.如权利要求11所述的半导体结构的形成方法，其特征在于，采用原子层沉积工艺或等离子体增强化学气相沉积工艺形成所述保护层。
15.如权利要求11所述的半导体结构的形成方法，其特征在于，形成所述接触孔插塞的步骤包括：形成填充所述沟槽和接触孔的导电层，所述导电层还覆盖所述保护层顶部；
对所述导电层进行平坦化处理，去除高于所述层间介质层顶部的导电层和保护层，保留位于所述沟槽和接触孔内的剩余导电层作为所述接触孔插塞。
16.如权利要求1所述的半导体结构的形成方法，其特征在于，所述栅极结构为金属栅结构。
17.一种半导体结构，其特征在于，包括：
基底；
栅极结构，位于所述基底上；
源漏掺杂层，位于所述栅极结构两侧的基底内；
倒T形结构的接触孔插塞，位于所述源漏掺杂层上且与所述源漏掺杂层电连接，所述接触孔插塞包括底部接触孔插塞、以及凸出于所述底部接触孔插塞的顶部接触孔插塞；
刻蚀停止层，覆盖所述接触孔插塞露出的源漏掺杂层、以及所述接触孔插塞和源漏掺杂层露出的栅极结构侧壁，所述刻蚀停止层和所述底部接触孔插塞相接触；
层间介质层，位于所述栅极结构露出的基底上，所述层间介质层覆盖所述顶部接触孔插塞露出的刻蚀停止层和底部接触孔插塞，且露出所述栅极结构顶部。
18.如权利要求17所述的半导体结构，其特征在于，所述底部接触孔插塞侧壁至同一侧的顶部接触孔插塞侧壁的距离为3纳米至6纳米。
19.如权利要求17所述的半导体结构，其特征在于，所述半导体结构还包括：介电材料层，位于所述栅极结构顶部，且所述介电材料层顶部与所述接触孔插塞顶部相齐平。
20.如权利要求19所述的半导体结构，其特征在于，所述介电材料层的厚度为10纳米至25纳米。
21.如权利要求19所述的半导体结构，其特征在于，所述介电材料层的材料为氮化硅、氮氧化硅、碳氮氧化硅、硅硼碳氮中的一种或多种。
22.如权利要求17所述的半导体结构，其特征在于，所述栅极结构为金属栅结构。
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