CN111627854B - 半导体结构及其形成方法 - Google Patents

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Abstract

一种半导体结构及其形成方法，形成方法包括：提供基底，基底包括用于形成器件的器件区和位于相邻器件区之间的隔离区，基底上形成有栅极结构，栅极结构露出的基底上形成有层间介质层，层间介质层露出栅极结构顶部；去除隔离区的栅极结构以及隔离区栅极结构底部的部分厚度基底，在层间介质层和基底内形成开口；在开口内形成导热结构，导热结构材料的热导率大于氧化硅的热导率。本发明实施例有利于改善所述半导体结构的自热效应，优化了半导体结构的电学性能。

Description

半导体结构及其形成方法
技术领域
本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。
背景技术
随着半导体制造技术的飞速发展，半导体器件朝着更高的元件密度，以及更高集成度的方向发展。晶体管作为基本半导体器件之一目前正被广泛应用。所以随着半导体器件密度和集成度的提高，平面晶体管的栅极尺寸也越来越短，传统平面晶体管对沟道电流的控制能力变弱，出现短沟道效应，引起漏电流增大，最终影响半导器件的电学性能。
为了更好的适应特征尺寸的减小，半导体工艺逐渐开始从平面MOSFET向具有更高功效的三维立体式的晶体管过渡，如鳍式场效应晶体管(FinFET)。FinFET中，栅极至少可以从两侧对超薄体(鳍部)进行控制，与平面MOSFET相比，栅极对沟道的控制能力更强，能够很好的抑制短沟道效应；且FinFET相对于其他器件，与现有集成电路制造具有更好的兼容性。
然而，随着半导体器件尺寸的不断缩小，相邻鳍式场效应晶体管之间的距离也随之缩小。为了防止相邻鳍式场效应晶体管出现相连(merge)的现象，现有技术引入了单扩散隔断(single diffusion break，SDB)隔离结构的制造技术。
发明内容
本发明实施例解决的问题是提供一种半导体结构及其形成方法，优化半导体结构的性能。
为解决上述问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，所述基底包括用于形成器件的器件区和位于相邻器件区之间的隔离区，所述基底上形成有栅极结构，所述栅极结构露出的基底上形成有层间介质层，所述层间介质层露出所述栅极结构顶部；去除所述隔离区的栅极结构以及所述隔离区栅极结构底部的部分厚度基底，在所述层间介质层和基底内形成开口；在所述开口内形成导热结构，所述导热结构材料的热导率大于氧化硅的热导率。
相应的，本发明实施例还提供一种半导体结构，包括：基底，包括用于形成器件的器件区和位于相邻器件区之间的隔离区；栅极结构，位于所述器件区的基底上；层间介质层，位于所述栅极结构露出的基底上，所述层间介质层露出所述栅极结构顶部；导热结构，位于所述隔离区的层间介质层和基底内，所述导热结构材料的热导率大于氧化硅的热导率。
与现有技术相比，本发明实施例的技术方案具有以下优点：
本发明实施例中，在所述层间介质层和基底内形成开口之后，在所述开口内形成导热结构，所述导热结构材料的热导率大于氧化硅的热导率，在半导体领域中，通常在该开口内填充的材料为氧化硅，本发明实施例选用热导率更高的材料，所述导热结构的热传导效果较好，从而提高了半导体结构工作时的散热能力，进而有利于改善所述半导体结构的自热效应(Self-Heating Effect，SHE)，优化了半导体结构的电学性能。
可选方案中，所述器件区栅极结构两侧的基底内还形成有源漏掺杂层，在所述开口内形成导热结构之前，所述形成方法还包括：在所述开口的侧壁和底部形成阻挡层；形成所述阻挡层之后，在所述层间介质层内形成接触孔；形成所述接触孔之后，还包括：在所述接触孔内填充金属材料以形成与所述源漏掺杂层电连接的接触孔插塞，在所述接触孔内填充金属材料的步骤中，所述金属材料还填充于所述开口内，位于所述开口内的金属材料作为所述导热结构，通过在同一步骤中形成所述导热结构和接触孔插塞，有利于简化工艺步骤，提高了生产制造效率。
附图说明
图1至图3是一种半导体结构的形成方法中各步骤对应的结构示意图；
图4至图10是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
具体实施方式
目前所形成的器件仍有性能不佳的问题。现结合一种半导体结构的形成方法分析器件性能不佳的原因。
参考图1至图5，示出了一种半导体结构的形成方法中各步骤对应的结构示意图。
参考图1，提供基底1，所述基底1包括用于形成器件的器件区i和位于相邻器件区i之间的隔离区ii，所述器件区i和隔离区ii的基底1上形成有栅极结构2，所述栅极结构2露出的基底1上形成有层间介质层3，所述层间介质层3露出栅极结构2顶部。
参考图2，去除所述隔离区ii的栅极结构2以及所述隔离区ii栅极结构2底部的部分厚度基底1，在所述层间介质层3和基底1内形成开口10。
参考图3，在所述开口10内填充介电材料，形成填充所述开口10的隔离结构4。
目前，为了保证所述隔离结构4的绝缘效果，通常采用氧化硅材料作为所述隔离结构4的材料，但是，氧化硅的热导率较小，热传导能力较差，容易恶化半导体结构的自热效应，导致所形成半导体结构的性能不佳。
为了解决所述技术问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，所述基底包括用于形成器件的器件区和位于相邻器件区之间的隔离区，所述基底上形成有栅极结构，所述栅极结构露出的基底上形成有层间介质层，所述层间介质层露出所述栅极结构顶部；去除所述隔离区的栅极结构以及所述隔离区栅极结构底部的部分厚度基底，在所述层间介质层和基底内形成开口；在所述开口内形成导热结构，所述导热结构材料的热导率大于氧化硅的热导率。
本发明实施例中，在所述层间介质层和基底内形成开口之后，在所述开口内形成导热结构，所述导热结构材料的热导率大于氧化硅的热导率，在半导体领域中，通常在该开口内填充的材料为氧化硅，本发明实施例选用热导率更高的材料，所述导热结构的热传导效果较好，从而提高了半导体结构工作时的散热能力，进而有利于改善所述半导体结构的自热效应，优化了半导体结构的电学性能。
为使本发明实施例的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图4至图10是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
参考图4，提供基底，所述基底包括用于形成器件的器件区I和位于相邻器件区I之间的隔离区II，所述基底上形成有栅极结构123，所述栅极结构123露出的基底上形成有层间介质层117，所述层间介质层117露出所述栅极结构123顶部。
所述基底用于为后续形成半导体结构提供工艺平台。
本实施例中，所述基底用于形成鳍式场效应晶体管。因此，所述基底包括衬底100以及凸出于所述衬底100的鳍部110。在其他实施例中，当所述基底用于形成平面型场效应晶体管时，所述基底相应仅包括衬底。
本实施例中，所述衬底100为硅衬底。在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。所述衬底的材料可以是适宜于工艺需要或易于集成的材料。
本实施例中，所述鳍部110与所述衬底100由对同一半导体层进行刻蚀所得到。在其他实施例中，所述鳍部也可以是外延生长于所述衬底上的半导体层，从而达到精确控制所述鳍部高度的目的。
因此，本实施例中，所述鳍部110的材料与所述衬底100的材料相同，所述鳍部110的材料为硅。在其他实施例中，所述鳍部的材料还可以是锗、锗化硅、碳化硅、砷化镓或镓化铟等适宜于形成鳍部的半导体材料。
需要说明的是，所述鳍部110露出的衬底100上还形成有隔离层111，所述隔离层111覆盖所述鳍部110的部分侧壁。
所述隔离层111用于对相邻器件之间起到隔离作用。
本实施例中，所述隔离层111的材料为氧化硅。在其他实施例中，所述隔离层的材料还可以是氮化硅或氮氧化硅等其他绝缘材料。
本实施例中，所述栅极结构123横跨所述鳍部110的部分顶部和部分侧壁。
本实施例中，所述栅极结构123为金属栅结构，所述栅极结构123包括高k栅介质层121以及位于所述高k栅介质层121上的栅电极层122。
本实施例中，所述高k栅介质层121的材料为高k介质材料；其中，高k介质材料是指相对介电常数大于氧化硅相对介电常数的介电材料。具体地，所述高k栅介质层121的材料为HfO2。在其他实施例中，所述高k栅介质层的材料还可以选自ZrO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO或Al2O3等。
所述栅电极层122的材料为Al、Cu、Ag、Au、Pt、Ni、Ti或W。本实施例中，所述栅电极层122的材料为W。
在其他实施例中，所述栅极结构还可以多晶硅栅极结构。相应地，所述栅极结构包括栅氧化层以及位于所述栅氧化层上的栅极层。
本实施例中，所述栅极结构123的侧壁上还形成有侧墙116。
所述侧墙116用于对所述栅极结构123的侧壁起到保护作用，栅极结构123两侧的基底内通常还形成有源漏掺杂层，所述侧墙116还用于定义源漏掺杂层的形成区域。
所述侧墙116的材料可以为氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮氧化硅、碳氧化硅、氮化硼和碳氮化硼中的一种或多种，所述侧墙116可以为单层结构或叠层结构。本实施例中，所述侧墙116为单层结构，所述侧墙116的材料为氮化硅。
需要说明的是，所述栅极结构123为通过后形成高k栅介质层形成金属栅极(highk last metal gate last)的工艺所形成，且在形成所述栅极结构123之前，所述栅极结构123的位置处形成有伪栅结构。
本实施例中，所述隔离区II为SDB隔离区，位于隔离区II的伪栅结构用于对相邻器件区I之间起到隔离作用，从而防止在器件区I伪栅结构两侧的基底内形成源漏掺杂层的步骤中，相邻器件区I的源漏掺杂层的距离过近而产生短接(Merge)的问题。
本实施例中，所采用的伪栅结构为叠层结构，因此所述侧墙116和鳍部110之间还形成有伪栅氧化层112。其中，在去除所述伪栅结构以形成所述栅极结构123的过程中，所述侧墙116和鳍部110之间的伪栅氧化层112在所述侧墙116的保护下被保留。
本实施例中，所述伪栅氧化层112的材料为氧化硅。在其他实施例中，所述伪栅氧化层的材料还可以为氮氧化硅。
本实施例中，所述伪栅氧化层112还位于所述栅极结构123露出的鳍部110表面。在其他实施例中，所述伪栅氧化层还可以仅位于所述侧墙和鳍部之间。在另一些实施例中，当所采用的伪栅结构为单层结构时，所述基底上相应也可以不形成所述伪栅氧化层。
还需要说明的是，所述器件区I栅极结构123两侧的基底内还形成有源漏掺杂层120。本实施例中，所述源漏掺杂层120位于所述栅极结构123两侧的鳍部110内。
当形成NMOS晶体管时，所述源漏掺杂层120包括掺杂有N型离子的应力层，所述应力层的材料为Si或SiC，所述应力层为NMOS晶体管的沟道区提供拉应力作用，从而有利于提高NMOS晶体管的载流子迁移率，其中，所述N型离子为P离子、As离子或Sb离子；当形成PMOS晶体管时，所述源漏掺杂层120包括掺杂有P型离子的应力层，所述应力层的材料为Si或SiGe，所述应力层为PMOS晶体管的沟道区提供压应力作用，从而有利于提高PMOS晶体管的载流子迁移率，其中，所述P型离子为B离子、Ga离子或In离子。
所述层间介质层117用于对相邻器件之间起到隔离作用，所述层间介质层117还用于为后续导热结构的形成提供工艺平台。
因此，所述层间介质层117的材料为介电材料，例如氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种。本实施例中，所述层间介质层117为单层结构，所述层间介质层117的材料为氧化硅。
本实施例中，所述层间介质层117形成于所述栅极结构123露出的衬底100上，所述层间介质层117露出所述栅极结构123顶部。具体地，所述层间介质层117顶部与栅极结构123顶部相齐平。
参考图5，去除所述隔离区II的栅极结构123以及所述隔离区II栅极结构123底部的部分厚度基底，在所述层间介质层117和基底内形成开口200。
去除所述隔离区II的栅极结构123，以免位于所述隔离区II的栅极结构123参与器件的正常工作。
所述开口200用于为后续形成导热结构提供空间位置。
具体的，本实施例中，去除所述隔离区II的栅极结构123以及所述隔离区II栅极结构123底部的部分厚度鳍部110，在所述层间介质层117和鳍部110内形成开口200。
本实施例中，采用干法刻蚀工艺去除所述隔离区II的栅极结构123以及所述隔离区II栅极结构123底部的部分厚度鳍部110。
干法刻蚀工艺具有各向异性刻蚀的特性，刻蚀剖面的控制性较好，有利于使所述开口200的形貌满足工艺需求。在其他实施例中，还可以采用湿法刻蚀工艺，或者湿法刻蚀和干法刻蚀相结合的工艺去除所述隔离区的栅极结构以及隔离区栅极结构底部的部分厚度鳍部。
结合参考图6，本实施例中，形成所述开口200后，还包括：在所述开口200的侧壁和底部形成阻挡层124。
后续制程还包括：在所述开口200形成导热结构，所述导热结构的材料为金属材料，所述阻挡层124用于对位于所述开口200内的金属材料起到阻挡的作用，从而将位于所述开口200内的金属材料和所述基底之间进行电性隔离，进而防止位于所述开口200内的金属材料和所述基底之间产生漏电的问题；而且，所述阻挡层124相应能够对开口200侧壁起到支撑作用，在后续形成导热结构的平坦化步骤中，所述开口200内的金属材料顶部发生凹陷(dishing)问题的概率较低，相应能够进一步降低开口200周边区域的栅极结构123顶部和层间介质层117顶部发生损伤的概率。
为此，本实施例中，所述阻挡层124的材料为介电材料。具体地，所述阻挡层124的材料可以为氮化硅、氮氧化硅、碳氮氧化硅或碳氮化硅硼。
本实施例中，所述阻挡层124的材料为氮化硅。氮化硅材料为半导体制造工艺中的常用材料，有利于提高工艺兼容性、降低工艺成本，而且氮化硅材料的致密度和硬度较高，有利于使所述阻挡层124的阻挡和隔离效果更加显著。
需要说明的是，所述阻挡层124的厚度不宜过小，也不宜过大。如果所述阻挡层124的厚度过小，则所述阻挡层124用于隔离后续导热结构和基底的效果较差；如果所述阻挡层124的厚度过大，则容易导致所述开口200的剩余空间较小，增加了后续形成导热结构的难度、降低所述导热结构的形成质量、减小所述导热结构的体积。为此，本实施例中，所述阻挡层124的厚度为5纳米至30纳米。
本实施例中，采用原子层沉积工艺(Atomic layer deposition，ALD)形成所述阻挡层124。通过选用原子层沉积工艺，有利于提高阻挡层124的厚度均一性，使阻挡层124的厚度能够得到精确控制。在其他实施例中，还可以采用化学气相沉积工艺形成所述阻挡层。
本实施例中，所述阻挡层124还形成于所述层间介质层117的顶部和器件区I栅极结构123的顶部，位于所述层间介质层117顶部和器件区I栅极结构123顶部的阻挡层124能够在后续形成导热结构的平坦化步骤中起到定义停止位置的作用，从而降低所述栅极结构123顶部和层间介质层117顶部发生损失的概率，进而提高了栅极结构123顶部和层间介质层117顶部的高度一致性。
结合参考图7至图9，本实施例中，形成所述阻挡层124之后，还包括：在所述层间介质层117内形成接触孔300(如图8所示)，所述接触孔300露出所述源漏掺杂层120顶部。
所述接触孔300用于为后续形成与所述源漏掺杂层120电连接的接触孔插塞提供空间位置。
后续制程还包括：在所述接触孔300内填充金属材料，形成接触孔插塞，所述接触孔插塞与所述源漏掺杂层120电连接。
本实施例中，后续在所述接触孔300内填充金属材料的步骤中，所述金属材料还填充于所述开口200内，位于所述开口200内的金属材料用于作为导热结构，通过在同一步骤中形成所述导热结构和接触孔插塞，有利于简化工艺步骤，提高了生产制造效率。
本实施例中，在形成所述开口200之后，形成所述接触孔300，有利于避免形成所述开口200的工艺对所述源漏掺杂层120造成损伤。
因此，为避免形成所述接触孔300的工艺对所述开口200的形貌产生影响，本实施例中，形成所述阻挡层124之后，形成所述接触孔300之前，还包括：形成填充所述开口200的保护层125(如图8所示)。
为减小后续所述保护层125的去除难度，所述保护层125的材料为易于去除的材料。本实施例中，所述保护层125的材料为有机材料。具体的，所述保护层125的材料可以为BARC(bottom anti-reflective coating，底部抗反射涂层)材料、ODL(organicdielectric layer，有机介电层)材料、光刻胶、DARC(dielectricant1-reflectivecoating，介电抗反射涂层)材料DUO(Deep UV Light AbsorbingOxide，深紫外光吸收氧化层)材料或APF(Advanced Pattern Film，先进图膜)。本实施例中，所述保护层125的材料为BARC材料。
相应地，结合参考图9，形成所述接触孔300后，还包括：去除所述保护层125(如图8所示)。具体地，可通过采用灰化工艺去除所述保护层125。
参考图10，在所述开口200内形成导热结构126，所述导热结构126材料的热导率大于氧化硅的热导率。
在半导体领域中，通常在该开口内填充的材料为氧化硅，本发明实施例选用热导率更高的材料，所述导热结构126材料的热传导效果较好，从而提高了半导体结构工作时的散热能力，进而有利于改善所述半导体结构的自热效应，优化了半导体结构的电学性能。
为保证所述导热结构126具有改善所述半导体结构自热效应的效果，本实施例中，所述导热结构126材料的热导率大于15瓦每米开尔文。
根据实际工艺需求，所述导热结构126的材料可以为钴、铜、碳化硅、氮化铝和氧化铝中的一种或多种。
本实施例中，所述导热结构126的材料为金属材料。所述金属材料的热导率大于非金属材料的热导率，相应有利于提高所述导热结构126的导热能力。具体地，所述导热结构126的材料为钨，钨的热导率较高，有利于提高半导体结构工作时的散热能力，而且钨为半导体工艺中常用的材料，有利于提高工艺兼容性。
需要说明的是，所述导热结构126的侧壁上形成有侧墙116，通过所述侧墙116，所述导热结构126能够和相邻的源漏掺杂层120相隔离，从而防止所述导热结构126与相邻的源漏掺杂层120发生短接的问题。
形成所述导热结构126的步骤包括：在所述开口200内填充形成导热材料层(图未示)，所述导热材料层顶部高于所述层间介质层117顶部；对所述导热材料层进行平坦化处理，去除高于所述层间介质层117顶部的导热材料层，位于所述开口200内的剩余导热材料层作为所述导热结构126。
本实施例中，所述层间介质层117顶部形成有阻挡层124，因此，形成所述导热材料层的步骤中，所述导热材料层还覆盖所述阻挡层124，所述平坦化处理的步骤相应包括：以位于所述层间介质层117顶部的阻挡层124为停止位置，对所述导热材料层进行平坦化处理，去除高于所述阻挡层124顶部的导热材料层。
所述阻挡层124能够在所述平坦化处理的步骤中起到定义停止位置的作用，从而降低了所述栅极结构123顶部和层间介质层117顶部在平坦化处理的步骤中发生损失的概率。相应地，本实施例中，进行所述平坦化处理后，所述导热结构126的顶部和位于所述栅极结构123顶部的阻挡层124顶部齐平。
本实施例中，在所述开口200内形成导热结构126之前，还包括：在所述层间介质层117内形成接触孔300(如图9所示)，形成所述导热结构126的步骤相应包括：在所述接触孔300内填充金属材料，形成接触孔插塞127，所述接触孔插塞127与所述源漏掺杂层120电连接；在所述接触孔300内填充金属材料的步骤中，所述金属材料还填充于所述开口200内，位于所述开口200内的金属材料作为所述导热结构126。
通过在同一步骤中形成所述导热结构126和接触孔插塞127，有利于简化工艺步骤、提高生产制造效率。
所述接触孔插塞127用于实现源漏掺杂层120与后端(BEOL)金属层、以及外部电路的电连接。
本实施例中，所述接触孔插塞127的材料为W。在其他实施例中，所述接触孔插塞的材料还可以是Al、Cu、Ag、Au或Co等材料。
本实施例中，所述接触孔插塞127和所述导热结构126的材料相同。在其他实施例中，所述接触孔插塞和所述导热结构也可以在不同工艺步骤中形成，所述接触孔插塞和所述导热结构的材料相应也可以不同。
需要说明的是，本实施例中，所述阻挡层124的材料为介电材料，因此，形成所述接触孔插塞120和导热结构126之后，可以不进行去除高于所述层间介质层117顶部的阻挡层124的步骤，相应简化了工艺流程。
在其他实施例中，形成所述接触孔插塞和导热结构之后，还可以去除高于所述层间介质层顶部的阻挡层，有利于降低后续形成露出所述栅极结构顶部的栅极接触孔的工艺难度。
相应的，本发明还提供一种半导体结构。参考图10，示出了本发明半导体结构一实施例的结构示意图。
所述半导体结构包括：基底，包括用于形成器件的器件区I和位于相邻器件区I之间的隔离区II；栅极结构123，位于所述器件区I的基底上；层间介质层117，位于所述栅极结构123露出的基底上，所述层间介质层117露出所述栅极结构123顶部；导热结构126，位于所述隔离区II的层间介质层117和基底内，所述导热结构126材料的热导率大于氧化硅的热导率。
在半导体领域中，所述导热结构的材料通常为氧化硅，本发明实施例选用热导率更高的材料，所述导热结构126材料的热传导效果较好，从而提高了半导体结构工作时的散热能力，进而有利于改善所述半导体结构的自热效应，优化了半导体结构的电学性能。
所述基底用于为半导体结构的形成提供工艺平台。
本实施例中，所述半导体结构为鳍式场效应晶体管。因此，所述基底包括衬底100以及凸出于所述衬底100的鳍部110。在其他实施例中，当所述半导体结构为平面型场效应晶体管时，所述基底相应仅包括衬底。
本实施例中，所述衬底100为硅衬底。在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。所述衬底的材料可以是适宜于工艺需要或易于集成的材料。
本实施例中，所述鳍部110与所述衬底100由对同一半导体层进行刻蚀所得到。在其他实施例中，所述鳍部也可以是外延生长于所述衬底上的半导体层，从而达到精确控制所述鳍部高度的目的。
因此，本实施例中，所述鳍部110的材料与所述衬底100的材料相同，所述鳍部110的材料为硅。在其他实施例中，所述鳍部的材料还可以是锗、锗化硅、碳化硅、砷化镓或镓化铟等适宜于形成鳍部的半导体材料。
需要说明的是，所述半导体结构还包括：隔离层111，位于所述鳍部110露出的衬底100上，所述隔离层111覆盖所述鳍部110的部分侧壁。
所述隔离层111用于对相邻器件之间起到隔离作用。
本实施例中，所述隔离层111的材料为氧化硅。在其他实施例中，所述隔离层的材料还可以是氮化硅或氮氧化硅等其他绝缘材料。
所述器件区I的栅极结构123用于控制场效应晶体管导电沟道的开启和关断。本实施例中，所述栅极结构123横跨所述鳍部110的部分顶部和部分侧壁。
本实施例中，所述栅极结构123为金属栅结构，所述栅极结构123包括高k栅介质层121以及位于所述高k栅介质层121上的栅电极层122。
本实施例中，所述高k栅介质层121的材料为高k介质材料；其中，高k介质材料是指相对介电常数大于氧化硅相对介电常数的介电材料。具体地，所述高k栅介质层121的材料为HfO2。在其他实施例中，所述高k栅介质层的材料还可以选自ZrO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO或Al2O3等。
所述栅电极层122的材料为Al、Cu、Ag、Au、Pt、Ni、Ti或W。本实施例中，所述栅电极层122的材料为W。
在其他实施例中，所述栅极结构还可以多晶硅栅极结构。相应地，所述栅极结构包括栅氧化层以及位于所述栅氧化层上的栅极层。
本实施例中，所述栅极结构123的侧壁上还形成有侧墙116。
所述侧墙116用于对所述栅极结构123的侧壁起到保护作用，栅极结构123两侧的基底中通常还形成有源漏掺杂层，所述侧墙116还用于定义源漏掺杂层的形成区域。
所述侧墙116的材料可以为氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮氧化硅、碳氧化硅、氮化硼和碳氮化硼中的一种或多种，所述侧墙116可以为单层结构或叠层结构。本实施例中，所述侧墙116为单层结构，所述侧墙116的材料为氮化硅。
需要说明的是，所述栅极结构123为通过后形成高k栅介质层形成金属栅极的工艺所形成，且在形成所述栅极结构123之前，所述栅极结构123的位置处形成有伪栅结构。
本实施例中，所述隔离区II为SDB隔离区，位于隔离区II的伪栅结构用于对相邻器件区I之间起到隔离作用，从而防止在器件区I伪栅结构两侧的基底内形成源漏掺杂层的步骤中，相邻器件区I的源漏掺杂层的距离过近而产生短接的问题。
本实施例中，所采用的伪栅结构为叠层结构，因此所述半导体结构还包括：伪栅氧化层112，位于所述侧墙116和鳍部110之间。其中，在去除所述伪栅结构以形成所述栅极结构123的过程中，所述侧墙116和鳍部110之间的伪栅氧化层112在所述侧墙116的保护下被保留。
本实施例中，所述伪栅氧化层112的材料为氧化硅。在其他实施例中，所述伪栅氧化层的材料还可以为氮氧化硅。
本实施例中，所述伪栅氧化层112还位于所述栅极结构123露出的鳍部110表面。在其他实施例中，所述伪栅氧化层还可以仅位于所述侧墙和鳍部之间。在另一些实施例中，当所采用的伪栅结构为单层结构时，所述基底上相应也可以不形成所述伪栅氧化层。
还需要说明的是，所述半导体结构还包括：源漏掺杂层120，位于所述器件区I栅极结构123两侧的基底内。本实施例中，所述源漏掺杂层120位于所述栅极结构123两侧的鳍部110内。
当所述半导体结构为NMOS晶体管时，所述源漏掺杂层120包括掺杂有N型离子的应力层，所述应力层的材料为Si或SiC，所述应力层为NMOS晶体管的沟道区提供拉应力作用，从而有利于提高NMOS晶体管的载流子迁移率，其中，所述N型离子为P离子、As离子或Sb离子；当所述半导体结构为PMOS晶体管时，所述源漏掺杂层120包括掺杂有P型离子的应力层，所述应力层的材料为Si或SiGe，所述应力层为PMOS晶体管的沟道区提供压应力作用，从而有利于提高PMOS晶体管的载流子迁移率，其中，所述P型离子为B离子、Ga离子或In离子。
所述层间介质层117用于对相邻器件之间起到隔离作用，所述层间介质层117还用于为导热结构126的形成提供工艺平台。
因此，所述层间介质层117的材料为介电材料，例如氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种。本实施例中，所述层间介质层117为单层结构，所述层间介质层117的材料为氧化硅。
本实施例中，所述层间介质层117位于所述栅极结构123露出的衬底100上，所述层间介质层117露出所述栅极结构123顶部。具体地，所述层间介质层117顶部与栅极结构123顶部相齐平。
为保证所述导热结构126具有改善所述半导体结构自热效应的效果，本实施例中，所述导热结构126材料的热导率大于15瓦每米开尔文。
根据实际工艺需求，所述导热结构126的材料可以为钨、钴、铜、碳化硅、氮化铝和氧化铝中的一种或多种。
本实施例中，所述导热结构126的材料为金属材料。所述金属材料的热导率大非金属材料的热导率，相应有利于提高所述导热结构126的导热能力。具体地，本实施例中，所述导热结构126的材料为钨，钨的热导率较高，有利于提高半导体结构工作时的散热能力，而且钨为半导体工艺中常用的材料，有利于提高工艺兼容性。
需要说明的是，所述侧墙116还位于露出与所述基底的导热结构126的侧壁上，通过所述侧墙116，所述导热结构126能够和相邻的源漏掺杂层120相隔离，从而防止所述导热结构126与相邻的源漏掺杂层120发生短接的问题。
为此，本实施例中，所述半导体结构还包括：阻挡层124，位于所述导热结构126与层间介质层117之间、以及所述导热结构126与基底之间。
所述阻挡层124用于对所述导热结构126的材料起到阻挡作用，从而使所述导热结构126和基底之间实现电性隔离，进而防止所述导热结构126和所述基底之间产生漏电的问题；而且，所述阻挡层126还能够对所述导热结构126的材料起到支撑作用，从而降低形成所述导热结构126的平坦化步骤中，所述导热结构126顶部发生凹陷问题的概率。
为此，本实施例中，所述阻挡层124的材料为介电材料。具体地，所述阻挡层124的材料可以为氮化硅、氮氧化硅、碳氮氧化硅或碳氮化硅硼。
本实施例中，所述阻挡层124的材料为氮化硅。氮化硅材料为半导体制造工艺中的常用材料，有利于提高工艺兼容性、降低工艺成本，而且氮化硅材料的致密度和硬度较高，有利于使所述阻挡层124的阻挡和隔离效果更加显著。
需要说明的是，所述阻挡层124的厚度不宜过小，也不宜过大。如果所述阻挡层124的厚度过小，则所述阻挡层124用于隔离导热结构126和基底的效果较差；如果所述阻挡层124的厚度过大，则容易导致所述导热结构126的形成空间较小，增加了所述导热结构126的形成难度、降低了所述导热结构126的形成质量、减小所述导热结构126的体积。为此，本实施例中，所述阻挡层124的厚度为5纳米至30纳米。
本实施例中，所述阻挡层124还位于所述层间介质层117顶部和器件区I栅极结构123顶部，位于所述层间介质层117顶部和器件区I栅极结构123顶部的阻挡层124能够在形成所述导热结构126的平坦化步骤中起到定义停止位置的作用，从而降低所述栅极结构123顶部和层间介质层117顶部发生损失的概率，进而提高了栅极结构123顶部和层间介质层117顶部的高度一致性。相应的，位于所述栅极结构123和层间介质层117顶部的阻挡层124顶部与所述触孔插塞127和导热结构126的顶部齐平。
本实施例中，所述半导体结构还包括：接触孔插塞127，位于所述源漏掺杂层120顶部的层间介质层117内，所述接触孔插塞127与所述源漏掺杂层120电连接。
所述接触孔插塞127用于实现源漏掺杂层120与后端金属层、以及外部电路的电连接。
本实施例中，所述接触孔插塞127的材料为W。在其他实施例中，所述接触孔插塞的材料还可以是Al、Cu、Ag、Au或Co等材料。
本实施例中，所述接触孔插塞127和所述导热结构126的材料相同，所述导热结构126和所述接触孔插塞127在同一步骤中形成，有利于简化工艺步骤、提高生产制造效率。在其他实施例中，所述接触孔插塞的材料还可以和所述导热结构的材料不同。
所述半导体结构可以采用前述实施例所述的形成方法所形成，也可以采用其他形成方法所形成。对本实施例所述半导体结构的具体描述，可参考前述实施例中的相应描述，本实施例在此不再赘述。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (18)

1.一种半导体结构的形成方法，其特征在于，包括：
提供基底，所述基底包括用于形成器件的器件区和位于相邻器件区之间的隔离区，所述基底上形成有栅极结构，所述栅极结构露出的基底上形成有层间介质层，所述层间介质层露出所述栅极结构顶部；所述器件区栅极结构两侧的基底内还形成有源漏掺杂层；
去除所述隔离区的栅极结构以及所述隔离区栅极结构底部的部分厚度基底，在所述层间介质层和基底内形成开口；
在所述开口内形成导热结构，所述导热结构材料的热导率大于氧化硅的热导率，所述导热结构的材料包括金属材料；
在所述开口内形成导热结构之前，还包括：在所述器件区栅极结构两侧的层间介质层内形成接触孔，所述接触孔露出所述源漏掺杂层顶部；
形成所述接触孔之后，还包括：在所述接触孔内填充金属材料，形成接触孔插塞，所述接触孔插塞与所述源漏掺杂层电连接；在所述接触孔内填充金属材料的步骤中，所述金属材料还填充于所述开口内，位于所述开口内的金属材料作为所述导热结构。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，所述导热结构的材料包括金属材料；
在所述开口内形成导热结构之前，还包括：在所述开口的侧壁和底部形成阻挡层。
3.如权利要求2所述的半导体结构的形成方法，其特征在于，形成所述阻挡层的步骤中，所述阻挡层的厚度为5纳米至30纳米。
4.如权利要求2所述的半导体结构的形成方法，其特征在于，形成所述阻挡层后，形成所述接触孔之前，还包括：形成填充所述开口的保护层；
形成所述接触孔后，在所述开口内形成所述导热结构之前，还包括：去除所述保护层。
5.如权利要求4所述的半导体结构的形成方法，其特征在于，所述保护层的材料为BARC材料、ODL材料、光刻胶、DARC材料、DUO材料或APF材料。
6.如权利要求2所述的半导体结构的形成方法，其特征在于，形成所述阻挡层的步骤中，所述阻挡层的材料为氮化硅、氮氧化硅、碳氮氧化硅或碳氮化硅硼。
7.如权利要求2所述的半导体结构的形成方法，其特征在于，采用原子层沉积工艺形成所述阻挡层。
8.如权利要求2所述的半导体结构的形成方法，其特征在于，形成所述阻挡层的步骤中，所述阻挡层还覆盖所述栅极结构顶部和层间介质层顶部；
形成所述导热结构的步骤中，所述导热结构顶部和位于所述栅极结构顶部的阻挡层顶部齐平。
9.如权利要求1所述的半导体结构的形成方法，其特征在于，所述导热结构材料的热导率大于15瓦每米开尔文。
10.如权利要求1所述的半导体结构的形成方法，其特征在于，所述导热结构的材料为钨、钴、铜、碳化硅、氮化铝和氧化铝中的一种或多种。
11.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述导热结构的步骤包括：在所述开口内形成导热材料层，所述导热材料层顶部高于所述层间介质层顶部；
对所述导热材料层进行平坦化处理，去除高于所述层间介质层顶部的导热材料层，位于所述开口内的剩余导热材料层作为所述导热结构。
12.一种半导体结构，其特征在于，包括：
基底，包括用于形成器件的器件区和位于相邻器件区之间的隔离区；
栅极结构，位于所述器件区的基底上；
层间介质层，位于所述栅极结构露出的基底上，所述层间介质层露出所述栅极结构顶部；
导热结构，位于所述隔离区的层间介质层和基底内，所述导热结构材料的热导率大于氧化硅的热导率，所述导热结构的材料包括金属材料；
所述半导体结构还包括：源漏掺杂层，位于所述器件区栅极结构两侧的基底内；接触孔插塞，位于所述源漏掺杂层顶部的层间介质层内，所述接触孔插塞与所述源漏掺杂层电连接；
所述接触孔插塞和所述导热结构的材料相同。
13.如权利要求12所述的半导体结构，其特征在于，所述导热结构材料的热导率大于15瓦每米开尔文。
14.如权利要求12所述的半导体结构，其特征在于，所述导热结构的材料为钨、钴、铜、碳化硅、氮化铝和氧化铝中的一种或多种。
15.如权利要求12所述的半导体结构，其特征在于，所述导热结构的材料包括金属材料；
所述半导体结构还包括：阻挡层，位于所述导热结构与层间介质层之间、以及所述导热结构与基底之间。
16.如权利要求15所述的半导体结构，其特征在于，所述阻挡层还位于所述接触孔插塞和导热结构露出的所述栅极结构顶部和层间介质层顶部。
17.如权利要求15所述的半导体结构，其特征在于，所述阻挡层的厚度为5纳米至30纳米。
18.如权利要求15所述的半导体结构，其特征在于，所述阻挡层的材料为氮化硅、氮氧化硅、碳氮氧化硅、碳氮化硅硼。
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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6222254B1 (en) * 1997-03-31 2001-04-24 Intel Corporation Thermal conducting trench in a semiconductor structure and method for forming the same
US8609510B1 (en) * 2012-09-21 2013-12-17 Globalfoundries Inc. Replacement metal gate diffusion break formation
CN108695257A (zh) * 2017-04-06 2018-10-23 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6573565B2 (en) * 1999-07-28 2003-06-03 International Business Machines Corporation Method and structure for providing improved thermal conduction for silicon semiconductor devices
US9406676B2 (en) * 2014-12-29 2016-08-02 Globalfoundries Inc. Method for forming single diffusion breaks between finFET devices and the resulting devices

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6222254B1 (en) * 1997-03-31 2001-04-24 Intel Corporation Thermal conducting trench in a semiconductor structure and method for forming the same
US8609510B1 (en) * 2012-09-21 2013-12-17 Globalfoundries Inc. Replacement metal gate diffusion break formation
CN108695257A (zh) * 2017-04-06 2018-10-23 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法

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