CN112309861B - 半导体结构及其形成方法、晶体管 - Google Patents

半导体结构及其形成方法、晶体管 Download PDF

Info

Publication number
CN112309861B
CN112309861B CN201910697155.8A CN201910697155A CN112309861B CN 112309861 B CN112309861 B CN 112309861B CN 201910697155 A CN201910697155 A CN 201910697155A CN 112309861 B CN112309861 B CN 112309861B
Authority
CN
China
Prior art keywords
layer
gate
side wall
forming
dielectric layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201910697155.8A
Other languages
English (en)
Other versions
CN112309861A (zh
Inventor
周飞
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Manufacturing International Shanghai Corp
Semiconductor Manufacturing International Beijing Corp
Original Assignee
Semiconductor Manufacturing International Shanghai Corp
Semiconductor Manufacturing International Beijing Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Manufacturing International Shanghai Corp, Semiconductor Manufacturing International Beijing Corp filed Critical Semiconductor Manufacturing International Shanghai Corp
Priority to CN201910697155.8A priority Critical patent/CN112309861B/zh
Priority to US16/863,249 priority patent/US11276609B2/en
Publication of CN112309861A publication Critical patent/CN112309861A/zh
Application granted granted Critical
Publication of CN112309861B publication Critical patent/CN112309861B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76831—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches, e.g. non-conductive sidewall liners
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28088—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being a composite, e.g. TiN
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28114—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor characterised by the sectional shape, e.g. T, inverted-T
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76837—Filling up the space between adjacent conductive structures; Gap-filling properties of dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/42376—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the length or the sectional shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6653—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using the removal of at least part of spacer, e.g. disposable spacer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6656—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using multiple spacer layers, e.g. multiple sidewall spacers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7838—Field effect transistors with field effect produced by an insulated gate without inversion channel, e.g. buried channel lateral MISFETs, normally-on lateral MISFETs, depletion-mode lateral MISFETs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4966—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a composite material, e.g. organic material, TiN, MoSi2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Composite Materials (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

一种半导体结构及其形成方法、晶体管，形成方法包括：提供基底，基底上形成有伪栅层，伪栅层侧壁上形成有侧墙，伪栅层和侧墙露出的基底上形成有层间介质层，层间介质层露出伪栅层和侧墙的顶部；去除部分高度的伪栅层，形成剩余伪栅层，且剩余伪栅层和侧墙围成凹槽；沿垂直于凹槽侧壁的方向，对剩余伪栅层露出的侧墙进行减薄处理；在减薄处理后，去除剩余伪栅层，在层间介质层内形成栅极开口；在栅极开口中形成金属栅极结构。通过减薄处理，使侧壁上形成有剩余侧墙的栅极开口呈T字型，即增大了栅极开口的顶部开口尺寸，从而降低了金属栅极结构在栅极开口内的形成难度，即有利于提高金属栅极结构在栅极开口内的形成质量，进而提高晶体管的性能。

Description

半导体结构及其形成方法、晶体管
技术领域
本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法、晶体管。
背景技术
集成电路尤其超大规模集成电路的主要半导体器件是金属-氧化物-半导体场效应管(MOS晶体管)。随着集成电路制作技术的不断发展，MOS晶体管的特征尺寸不断缩小，各种由器件的物理极限所引起的二级效应相继出现，器件特征尺寸按比例缩小变得困难。其中，最具挑战性的是如何解决半导体器件漏电流大的问题。
当前提出的解决方法是，采用高k金属栅(HKMG)技术形成金属栅极结构(metalgate)，即采用具有高介电常数的电介质材料(通常称为高k栅介质材料)来形成栅介质层，并采用包含金属元素的导电材料(通常称为金属材料)来形成栅电极，以避免高k栅介质材料与传统栅电极材料发生费米能级钉扎效应以及硼渗透效应。高k金属栅的引入，减小了半导体器件的漏电流。
发明内容
本发明实施例解决的问题是提供一种半导体结构及其形成方法、晶体管，提高晶体管的性能。
为解决上述问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，所述基底上形成有伪栅层，所述伪栅层的侧壁上形成有侧墙，所述伪栅层和侧墙露出的基底上形成有层间介质层，所述层间介质层露出所述伪栅层和侧墙的顶部；去除部分高度的所述伪栅层，形成剩余伪栅层，且所述剩余伪栅层和所述侧墙围成凹槽；沿垂直于所述凹槽侧壁的方向，对所述剩余伪栅层露出的侧墙进行减薄处理；在所述减薄处理后，去除所述剩余伪栅层，在所述层间介质层内形成栅极开口；在所述栅极开口中形成金属栅极结构。
相应的，本发明实施例还提供一种半导体结构，包括：基底；层间介质层，位于所述基底上，所述层间介质层内形成有露出所述基底的栅极开口；侧墙，位于所述栅极开口的侧壁上，所述侧墙包括底部侧墙以及位于所述底部侧墙上的顶部侧墙，沿垂直于所述栅极开口侧壁的方向，所述底部侧墙的宽度大于所述顶部侧墙的宽度；呈T字型的金属栅极结构，位于所述侧墙之间的栅极开口内。
相应的，本发明实施例还提供一种晶体管，包括：基底；层间介质层，位于所述基底上，所述层间介质层内形成有露出所述基底的栅极开口；底部侧墙，覆盖所述栅极开口靠近所述基底一侧的部分侧壁；金属栅极结构，位于所述底部侧墙露出的所述栅极开口中，所述金属栅极结构包括：呈T字型的栅电极层，所述栅电极层包括底部栅电极层以及位于所述底部栅电极层上的顶部栅电极层，沿垂直于所述栅极开口侧壁的方向，所述顶部栅电极层的宽度大于所述底部栅电极层的宽度；功函数层，位于所述底部栅电极层的侧壁上、所述顶部栅电极层的侧壁和底部上、以及所述栅电极层底部和基底之间；高k栅介质层，位于所述功函数层和底部侧墙之间、以及所述功函数层和基底之间；沟槽，由所述层间介质层、底部侧墙和金属栅极结构围成；刻蚀阻挡层，位于所述沟槽内。
与现有技术相比，本发明实施例的技术方案具有以下优点：
本发明实施例提供一种半导体结构的形成方法，包括：去除部分高度的伪栅层，形成剩余伪栅层，且所述剩余伪栅层和所述侧墙围成凹槽；沿垂直于所述凹槽侧壁的方向，对所述剩余伪栅层露出的侧墙进行减薄处理；在所述减薄处理后，去除所述剩余伪栅层，在所述层间介质层内形成栅极开口。因此，通过所述减薄处理，使侧壁上形成有剩余侧墙的所述栅极开口呈T字型，这增大了所述栅极开口的顶部开口尺寸，从而降低了金属栅极结构在所述栅极开口内的形成难度，相应有利于提高金属栅极结构在所述栅极开口内的形成质量，进而提高所形成晶体管的性能。
可选方案中，在所述栅极开口中形成金属栅极结构后，还包括：去除位于所述底部侧墙上方的高k栅介质层和顶部侧墙，形成由所述层间介质层、底部侧墙以及剩余所述金属栅极结构围成的沟槽，并在所述沟槽中形成刻蚀阻挡层；所述金属栅极结构两侧的基底内通常形成有源漏掺杂区，且半导体结构的形成方法通常还包括在金属栅极结构两侧的层间介质层内形成接触孔插塞，所述接触孔插塞用于电连接所述源漏掺杂区，本发明实施例通过形成所述刻蚀阻挡层，有利于增大形成接触孔插塞的工艺窗口，相应降低接触孔插塞与金属栅极结构发生桥接的概率、提高接触孔插塞与金属栅极结构之间的电隔离效果，从而进一步提高所形成晶体管的性能。
可选方案中，形成所述沟槽后，在所述沟槽中形成刻蚀阻挡层之前，还包括：去除部分高度的剩余所述金属栅极结构，在所述沟槽中形成刻蚀阻挡层后，所述刻蚀阻挡层相应还覆盖剩余所述金属栅极结构顶部，因此，在形成接触孔插塞的制程中，剩余所述金属栅极结构顶部的刻蚀阻挡层能够对剩余所述金属栅极结构顶部起到保护作用，从而进一步增大形成接触孔插塞的工艺窗口，例如：可采用自对准接触(self-aligned contact，SAC)刻蚀工艺。
附图说明
图1至图3是一种半导体结构的形成方法中各步骤对应的结构示意图；
图4至图11是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图；
图12是本发明晶体管一实施例的结构示意图。
具体实施方式
目前晶体管的性能仍有待提高。现结合一种半导体结构的形成方法分析晶体管性能仍有待提高的原因。
参考图1至图3，示出了一种半导体结构的形成方法中各步骤对应的结构示意图。
参考图1，提供衬底10以及凸出于所述衬底10的鳍部11，所述衬底10上形成有横跨所述鳍部11的伪栅层12，所述伪栅层12露出的衬底10上形成有层间介质层13，所述层间介质层13露出所述伪栅层12的顶部。
参考图2，去除所述伪栅层12，在所述层间介质层13内形成栅极开口14。
参考图3，在所述栅极开口14内形成金属栅极结构20。
随着集成电路特征尺寸持续减小，所述栅极开口14的开口尺寸越来越小，从而增大了金属栅极结构20在所述栅极开口14中的形成难度，从而容易降低金属栅极结构20在所述栅极开口14内的形成质量。尤其是，金属栅极结构20通常为薄膜堆叠(film stack)结构，进一步增大了金属栅极结构20在所述栅极开口14中的形成难度。
为了解决所述技术问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，所述基底上形成有伪栅层，所述伪栅层的侧壁上形成有侧墙，所述伪栅层和侧墙露出的基底上形成有层间介质层，所述层间介质层露出所述伪栅层和侧墙的顶部；去除部分高度的所述伪栅层，形成剩余伪栅层，且所述剩余伪栅层和所述侧墙围成凹槽；沿垂直于所述凹槽侧壁的方向，对所述剩余伪栅层露出的侧墙进行减薄处理；在所述减薄处理后，去除所述剩余伪栅层，在所述层间介质层内形成栅极开口；在所述栅极开口中形成金属栅极结构。
本发明实施例通过所述减薄处理，使侧壁上形成有剩余侧墙的所述栅极开口呈T字型，这增大了所述开口的顶部开口尺寸，从而降低了金属栅极结构在所述开口内的形成难度，相应有利于提高金属栅极结构在所述开口内的形成质量，进而提高所形成晶体管的性能。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图4至图11是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
参考图4，提供基底100，所述基底100上形成有伪栅层200，所述伪栅层200的侧壁上形成有侧墙220，所述伪栅层200和侧墙220露出的基底100上形成有层间介质层102，所述层间介质层102露出所述伪栅层200和侧墙220的顶部。
本实施例中，所形成的半导体结构为鳍式场效应晶体管，因此所述基底100包括衬底110以及位于所述衬底110上多个分立的鳍部120。
所述衬底110为后续形成鳍式场效应晶体管提供工艺平台。
本实施例中，所述衬底110为硅衬底。在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。
所述鳍部120用于提供鳍式场效应晶体管的沟道。
本实施例中，所述鳍部120与衬底110为一体结构。在其他实施例中，所述鳍部也可以是外延生长于所述衬底上的半导体层，从而达到精确控制所述鳍部高度的目的。
因此，本实施例中，所述鳍部120的材料与所述衬底110的材料相同，所述鳍部120的材料为硅。在其他实施例中，所述鳍部的材料还可以是锗、锗化硅、碳化硅、砷化镓或镓化铟等适宜于形成鳍部的半导体材料，所述鳍部的材料也可以与所述衬底的材料不同。
在其他实施例中，所形成的半导体结构还可以为平面晶体管，所述基底相应为平面衬底。
需要说明的是，所述鳍部120露出的衬底110上还形成有隔离结构101，所述隔离结构101覆盖所述鳍部120的部分侧壁，且所述隔离结构101的顶部低于所述鳍部120的顶部。
所述隔离结构101用于作为浅沟槽隔离结构(shallow trench isolation，STI)，所述隔离结构101用于对相邻器件起到隔离作用。
本实施例中，所述隔离结构101的材料为氧化硅。在其他实施例中，所述隔离结构的材料还可以是氮化硅或氮氧化硅等其他绝缘材料。
本实施例中，所述伪栅层200横跨所述鳍部120，且覆盖所述鳍部120的部分顶部和部分侧壁。
所述伪栅层200用于构成伪栅结构(dummy gate)。其中，所述伪栅结构用于为后续形成金属栅极结构占据空间位置。
本实施例中，所述伪栅层200的材料为多晶硅。在其他实施例中，所述伪伪栅层的材料还可以为非晶碳。
本实施例中，形成所述隔离结构101后，形成所述伪栅层200之前，还包括：在所述隔离结构101露出的鳍部120表面形成伪栅氧化层210。
所述伪栅氧化层210也用于作为伪栅结构的一部分，而且，在后续刻蚀去除所述伪栅层200的过程中，所述伪栅氧化层210表面用于定义该刻蚀工艺的停止位置，从而降低所述鳍部120受损的概率。
本实施例中，所述伪栅氧化层210的材料为氧化硅。在其他实施例中，所述伪栅氧化层的材料还可以为氮氧化硅。
所述侧墙220形成于所述伪栅氧化层210上，且覆盖所述伪栅层200的侧壁。所述侧墙220用于保护所述伪栅层200的侧壁，还用于定义后续源漏掺杂区的形成区域，使得源漏掺杂区与金属栅极结构之间具有一定距离。
所述侧墙220的材料可以为氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳氮化硼中的一种或多种，所述侧墙220可以为单层结构或叠层结构。
本实施例中，所述侧墙220为叠层结构，所述侧墙220包括覆盖所述伪栅层200侧壁的偏移侧墙(offset spacer)以及覆盖所述偏移侧墙侧壁的主侧墙。
为了改善晶体管的短沟道效应，半导体结构的形成工艺通常会采用LDD(轻掺杂区)工艺以形成轻掺杂区，所述偏移侧墙用于定义轻掺杂区的形成位置。所述主侧墙用于作为形成源漏掺杂区的掩膜。
本实施例中，以所述偏移侧墙和主侧墙均为单层结构为例，所述偏移侧墙和主侧墙的材料均为氮化硅，相应的，所述侧墙220的材料为氮化硅。
需要说明的是，为了便于图示，图4中未区分偏移侧墙和主侧墙。
所述伪栅层200两侧的基底100内形成有源漏掺杂区230。具体地，所述源漏掺杂区230形成于伪栅层200两侧的鳍部120内。
本实施例中，所述源漏掺杂区230包括掺杂有导电离子的外延层。当形成NMOS晶体管时，所述外延层的材料为Si或SiC，所述外延层内的导电离子为P、As或Sb；当形成PMOS晶体管时，所述外延层的材料为Si或SiGe，所述外延层内的导电离子为B、Ga或In。
所述源漏掺杂区230上形成有刻蚀停止层240。后续制程还包括：在所述源漏掺杂区230顶部形成与源漏掺杂区230电连接的接触孔插塞。形成接触孔插塞的制程通常包括通过刻蚀工艺在层间介质层内形成接触孔的步骤，所述刻蚀停止层240表面用于在所述刻蚀工艺中定义刻蚀停止的位置。本实施例中，所述刻蚀停止层240的材料为氮化硅。
需要说明的是，所述刻蚀停止层240通过沉积工艺形成，因此，所述刻蚀停止层240保形覆盖所述侧墙220的侧壁、源漏掺杂区230、伪栅氧化层210和隔离结构101。
所述层间介质层102用于实现相邻器件之间的电隔离。
所述层间介质层102的材料为绝缘材料。本实施例中，所述层间介质层102的材料为氧化硅。在其他实施例中，所述层间介质层的材料还可以为氮化硅或氮氧化硅等其他介质材料。
本实施例中，所述层间介质层102顶部和伪栅层200顶部相齐平。
参考图5，去除部分高度的所述伪栅层200，形成剩余伪栅层201，且所述剩余伪栅层201和所述侧墙220围成凹槽112。
形成所述凹槽112的步骤用于为后续对侧墙220进行减薄处理做准备。
具体地，后续对所述凹槽112侧壁露出的侧墙220进行减薄处理，从而在去除所述剩余伪栅层201后，能够在所述层间介质层102内形成呈T字型的栅极开口，进而降低金属栅极结构在所述栅极开口内的形成难度。
本实施例中，采用干法刻蚀工艺，去除部分高度的所述伪栅层200。干法刻蚀工艺具有各向异性刻蚀的特性，能够提高对伪栅层200的刻蚀效率；而且，易于控制对伪栅层200的刻蚀量；此外，还有利于提高剩余伪栅层201的表面平坦度，从而为后续去除所述剩余伪栅层201提供良好的工艺基础。
所述凹槽112的深度D1不宜过小，也不宜过大。如果深度D1过小，则后续形成栅极开口后，栅极开口中开口尺寸变大的部分过少，从而难以降低金属栅极结构在栅极开口内的形成难度；如果深度D1过大，后续在金属栅极结构两侧的层间介质层内形成接触孔插塞时，容易增加接触孔插塞和金属栅极结构发生桥接的概率。为此，本实施例中，所述凹槽112的深度D1为至/>
参考图6，沿垂直于所述凹槽112侧壁的方向，对所述剩余伪栅层201露出的侧墙220进行减薄处理。
通过所述减薄处理，以增大所述凹槽112沿平行于所述衬底110表面方向的尺寸，因此，后续去除所述剩余伪栅层201后，能够在所述层间介质层102内形成呈T字型的栅极开口。
因此，在所述减薄处理后，覆盖剩余伪栅层201侧壁的剩余侧墙220作为底部侧墙221，露出于剩余伪栅层201的剩余侧墙220作为顶部侧墙222，沿垂直于所述凹槽112侧壁的方向，底部侧墙221的厚度大于顶部侧墙222的厚度。
本实施例中，采用各向同性的干法刻蚀工艺对所述凹槽112侧壁露出的侧墙220进行横向刻蚀，从而进行所述减薄处理。通过选用各向同性的干法刻蚀工艺，有利于提高减薄处理的工艺可控性。
具体地，通过减小所述干法刻蚀工艺的偏置功率(bias power)，易于实现对所述凹槽112侧壁露出的侧墙220的各向同性刻蚀效果。
需要说明的是，在所述减薄处理后，所述剩余伪栅层201露出的剩余侧墙220厚度T不宜过小，也不宜过大。后续制程还包括去除所述剩余伪栅层201以及所述剩余伪栅层201底部的伪栅氧化层210，如果厚度T过小，则容易导致所述剩余伪栅层201露出的剩余侧墙220对层间介质层102的保护作用较差，所述层间介质层102容易在去除伪栅氧化层210的过程中受到损耗；如果厚度T过大，则增大所述凹槽112沿平行于衬底100表面方向的尺寸的效果不佳，从而难以降低金属栅极结构在栅极开口内的形成难度。为此，本实施例中，所述剩余伪栅层201露出的剩余侧墙220厚度T为2nm至6nm，也就是说，沿垂直于凹槽112侧壁的方向，所述顶部侧墙222的厚度为2nm至6nm。
还需要说明的是，通过先去除部分高度的所述伪栅层200(如图4所示)，使所述剩余伪栅层201用于定义侧墙220中待进行减薄处理的部分，对现有制程的改动小、工艺兼容性高，且节省了工艺成本和工艺时间。
参考图7，在所述减薄处理后，去除所述剩余伪栅层201(如图6所示)，在所述层间介质层102内形成栅极开口132。
所述栅极开口132用于为后续形成金属栅极结构提供空间位置。
本实施例中，采用干法刻蚀工艺，去除所述剩余伪栅层201。
本实施例中，所述鳍部120表面还形成有伪栅氧化层210，因此，以所述伪栅氧化层210表面作为停止位置，去除所述剩余伪栅层201。
相应的，在去除所述剩余伪栅层201后，还包括：去除剩余侧墙220露出的伪栅氧化层210。具体地，采用干法刻蚀工艺，去除所述伪栅氧化层210，以提高所述栅极开口132侧壁的形貌质量。
本实施例中，所述伪栅层200横跨所述鳍部120，且覆盖所述鳍部120的部分顶部和部分侧壁，因此，所述栅极开口132至少露出所述鳍部120的部分顶部和部分侧壁，且还露出部分隔离结构101。
通过前述的减薄处理，剩余的所述侧墙220包括底部侧墙221以及位于所述底部侧墙221上的顶部侧墙222，且沿垂直于所述凹槽112侧壁的方向，所述底部侧墙221的厚度大于顶部侧墙222的厚度，因此，侧壁上形成有剩余侧墙220的所述栅极开口132呈T字型。
参考图8，在所述栅极开口132(如图7所示)中形成金属栅极结构300。
所述金属栅极结构300用于控制晶体管沟道的导通和截断。
所述栅极开口132呈T字型，这增大了所述栅极开口132的顶部开口尺寸，从而降低了金属栅极结构300在栅极开口132内的形成难度，相应提高了金属栅极结构300在栅极开口132内的形成质量，进而提高所形成晶体管的性能。
具体地，形成所述金属栅极结构300的步骤包括：形成高k栅介质层310，所述高k栅介质层310保形覆盖所述栅极开口132的底部和侧壁；形成保形覆盖所述高k栅介质层310的功函数层320；形成所述功函数层320后，形成填充所述栅极开口132的栅电极层330。
所述高k栅介质层310用于实现栅电极层330与沟道之间的电隔离。
所述高k栅介质层310的材料为高k介质材料。其中，高k介质材料是指相对介电常数大于氧化硅相对介电常数的介质材料。本实施例中，所述高k栅介质层310的材料为HfO2。在其他实施例中，所述高k栅介质层的材料还可以选自ZrO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO或Al2O3等。
所述功函数层320用于调节所形成晶体管的阈值电压。
当所形成晶体管为PMOS时，所述功函数层320为P型功函数层，即所述功函数层320的材料为P型功函数材料。所述功函数层320的材料功函数范围为5.1ev至5.5ev，例如，5.2ev、5.3ev或5.4ev；所述功函数层320的材料包括TiN、TaN、TaSiN、TaAlN和TiAlN中的一种或几种。
当所形成晶体管为NMOS时，所述功函数层320为N型功函数层，即所述功函数层320的材料为N型功函数材料。所述功函数层320的材料功函数范围为3.9ev至4.5ev，例如为4ev、4.1ev或4.3ev；所述功函数层320的材料包括TiAl、Mo、MoN、AlN和TiAlC中的一种或几种。
所述栅电极层330作为电极，用于实现金属栅极结构300与外部电路的电连接。本实施例中，所述栅电极层330的材料为W。在其他实施例中，所述栅电极层的材料还可以为Al、Cu、Ag、Au、Pt、Ni或Ti等。
本实施例中，所述栅极开口132呈T字型，因此，所述栅电极层330也呈T字型，所述栅电极层330包括底部栅电极层332以及位于所述底部栅电极层332上的顶部栅电极层331，沿垂直于所述栅极开口132侧壁的方向上，所述顶部栅电极层331的宽度大于所述底部栅电极层332的宽度。
所述金属栅极结构300为薄膜堆叠结构，且随着超大规模集成电路的发展趋势，薄膜堆叠的复杂度也相应提高，但通过形成呈T字型的所述栅极开口132，仍能较好地提高金属栅极结构300在所述栅极开口132内的形成质量。
结合参考图9至图11，形成所述金属栅极结构300后，还包括：去除位于所述底部侧墙221上方的高k栅介质层310和顶部侧墙222(如图8所示)，形成由所述层间介质层102、底部侧墙221(如图8所示)以及剩余所述金属栅极结构300围成的沟槽350(如图9所示)；在所述沟槽350中形成刻蚀阻挡层400(如图11所示)。
所述金属栅极结构300呈T字型，即靠近所述层间介质层102顶部一侧的金属栅极结构300的宽度较大，且后续制程还包括在所述金属栅极结构300两侧的层间介质层102内形成接触孔插塞，所述接触孔插塞电连接所述源漏掺杂区230。本实施例通过形成沟槽350，并在所述沟槽350中形成刻蚀阻挡层400，能够增大靠近所述层间介质层102顶部一侧的金属栅极结构300与接触孔插塞之间的距离，这有利于增大形成接触孔插塞的工艺窗口，相应降低接触孔插塞与金属栅极结构300发生桥接的概率、提高接触孔插塞与金属栅极结构300之间的电隔离效果，从而进一步提高所形成晶体管的性能。
本实施例中，采用干法刻蚀工艺，去除位于所述底部侧墙221上方的高k栅介质层310和顶部侧墙222，从而提高刻蚀工艺的可控性，以减小对其他膜层的损伤，并提高所述沟槽350的形貌质量。
本实施例中，形成所述沟槽350的步骤还包括：去除高于所述底部侧墙221顶部的刻蚀停止层240。通过去除高于所述底部侧墙221顶部的刻蚀停止层240，以增大所述沟槽350沿平行于衬底100表面方向的尺寸，从而降低后续刻蚀阻挡层400在所述沟槽350中的形成难度。
本实施例中，所述刻蚀停止层240和顶部侧墙222的材料均为氮化硅，因此，可以在同一步骤中去除位于底部侧墙221上方的刻蚀停止层240和顶部侧墙222，工艺简单。
形成接触孔插塞的制程包括刻蚀层间介质层102以形成接触孔的步骤，在刻蚀层间介质层102的过程中，刻蚀工艺对层间介质层102的刻蚀速率大于对刻蚀阻挡层400的刻蚀速率，从而防止刻蚀阻挡层400受到刻蚀损耗，进而防止接触孔露出金属栅极结构300。因此，所述刻蚀阻挡层400的材料包括氮化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳氮化硼中的一种或多种。
本实施例中，所述刻蚀阻挡层400的材料为氮化硅。氮化硅是常用的介电材料，且致密度和硬度较高，刻蚀层间介质层102的工艺对层间介质层102和刻蚀阻挡层400的刻蚀选择比较高。
具体地，在所述沟槽350中形成刻蚀阻挡层400的步骤包括：在所述沟槽350中填充刻蚀阻挡材料层；去除高于所述沟槽350顶部的刻蚀阻挡材料层，保留剩余刻蚀阻挡材料层作为所述刻蚀阻挡层400。
本实施例中，采用化学气相沉积工艺，在所述沟槽350中填充刻蚀阻挡材料层。化学气相沉积工艺是一种常用的沉积工艺，且工艺成本较低。因此，在所述沟槽350中填充刻蚀阻挡材料层后，所述刻蚀阻挡材料层还覆盖所述层间介质层102。
本实施例中，采用化学机械研磨工艺，去除高于所述沟槽350顶部的刻蚀阻挡材料层。在所述化学机械研磨工艺的步骤中，易于以所述层间介质层102顶部作为研磨停止位置，去除高于所述层间介质层102顶部的刻蚀阻挡材料层，使得所述刻蚀阻挡层400的表面平坦度较高。
继续参考图10，本实施例中，在形成所述沟槽350后，在所述沟槽350中形成刻蚀阻挡层400(如图11所示)之前，还包括：去除部分高度的剩余所述金属栅极结构300。
通过去除部分高度的剩余金属栅极结构300，使刻蚀阻挡层400相应还覆盖剩余金属栅极结构300顶部，因此，在形成接触孔插塞的制程中，所述刻蚀阻挡层400对剩余金属栅极结构300顶部起到保护作用，从而进一步增大形成接触孔插塞的工艺窗口，例如：可采用自对准接触刻蚀工艺。
而且，去除部分高度的剩余金属栅极结构300，易于使刻蚀阻挡层400顶面与层间介质层102顶部相齐平，从而提高了刻蚀阻挡层400的表面平坦度，进而为后续制程提供良好的工艺基础。
本实施例中，采用干法刻蚀工艺，去除部分高度的剩余金属栅极结构300。通过选用干法刻蚀工艺，易于控制对剩余金属栅极结构300的刻蚀量，而且，干法刻蚀工艺具有各向异性的刻蚀特性，有利于减小对剩余金属栅极结构300侧壁的损伤，从而有利于提高剩余金属栅极结构300的形貌质量。
去除部分高度的剩余金属栅极结构300后，剩余金属栅极结构300顶部至层间介质层102顶部的距离D2不宜过小，也不宜过大。如果距离D2过小，则后续形成刻蚀阻挡层400后，剩余金属栅极结构300顶部的刻蚀阻挡层400厚度相应过小，这不利于增大形成接触孔插塞的工艺窗口；如果距离D2过大，则剩余金属栅极结构300的厚度相应过小，从而容易导致剩余金属栅极结构300对沟道的控制能力变差，进而导致晶体管的性能变差。为此，本实施例中，剩余金属栅极结构300顶部至层间介质层102顶部的距离D2为10nn至30nm。
相应的，如图11所示，在所述沟槽350(如图9所示)中形成刻蚀阻挡层400后，所述刻蚀阻挡层400还覆盖剩余金属栅极结构300顶部。
相应的，本发明还提供一种半导体结构。继续参考图8，示出了本发明半导体结构一实施例的结构示意图。
所述半导体结构包括：基底100；层间介质层102，位于所述基底100上，所述层间介质层102内形成有露出所述基底100的栅极开口132(如图7所示)；侧墙220，位于所述栅极开口132的侧壁上，所述侧墙220包括底部侧墙221以及位于所述底部侧墙221上的顶部侧墙222，沿垂直于所述栅极开口132侧壁的方向，所述底部侧墙221的厚度大于所述顶部侧墙222的厚度；呈T字型的金属栅极结构300，位于所述侧墙220之间的栅极开口132内。
本实施例中，所述半导体结构为鳍式场效应晶体管，因此所述基底100包括衬底110以及位于衬底110上多个分立的鳍部120。
本实施例中，所述衬底110为硅衬底。在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。
本实施例中，所述鳍部120的材料与衬底110的材料相同，所述鳍部120的材料为硅。在其他实施例中，所述鳍部的材料还可以是锗、锗化硅、碳化硅、砷化镓或镓化铟等适宜于形成鳍部的半导体材料，所述鳍部的材料也可以与所述衬底的材料不同。
在其他实施例中，所述半导体结构还可以为平面晶体管，所述基底相应为平面衬底。
所述鳍部120露出的衬底110上还形成有隔离结构101，所述隔离结构101覆盖鳍部120的部分侧壁，且所述隔离结构101的顶部低于鳍部120的顶部。
本实施例中，所述隔离结构101的材料为氧化硅。在其他实施例中，所述隔离结构的材料还可以是氮化硅或氮氧化硅等其他绝缘材料。
所述层间介质层102用于实现相邻器件之间的电隔离。本实施例中，所述层间介质层102的材料为氧化硅。在其他实施例中，层间介质层的材料还可以为氮化硅或氮氧化硅等其他介质材料。
所述半导体结构还包括：源漏掺杂区230，位于栅极开口132两侧的基底100内。具体地，所述源漏掺杂区230位于栅极开口132两侧的鳍部120内
本实施例中，所述源漏掺杂区230包括掺杂有导电离子的外延层。当所述半导体结构为NMOS晶体管时，所述外延层的材料为Si或SiC，所述外延层内的导电离子为P、As或Sb；当所述半导体结构为PMOS晶体管时，所述外延层的材料为Si或SiGe，所述外延层内的导电离子为B、Ga或In。
所述侧墙220用于保护金属栅极结构300的侧壁，还用于定义源漏掺杂区230的形成区域，使得源漏掺杂区230与金属栅极结构300之间具有一定距离。
本实施例中，所述侧墙220包括底部侧墙221以及位于所述底部侧墙221上的顶部侧墙222，沿垂直于所述栅极开口132侧壁的方向，所述底部侧墙221的厚度大于所述顶部侧墙222的厚度。其中，顶部侧墙222通过对部分高度的侧墙220进行减薄处理所获得。
通过使底部侧墙221的厚度大于顶部侧墙222的厚度，从而使侧壁上形成有侧墙220的栅极开口132呈T字型，即增大了所述栅极开口132的顶部开口尺寸，从而降低了金属栅极结构300在栅极开口132内的形成难度，即有利于提高金属栅极结构300在栅极开口132内的形成质量，进而提高晶体管的性能。
侧墙220的材料可以为氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳氮化硼中的一种或多种，侧墙220可以为单层结构或叠层结构。本实施例中，所述底部侧墙221为叠层结构，所述底部侧墙221包括覆盖金属栅极结构300部分侧壁的偏移侧墙以及覆盖偏移侧墙侧壁的主侧墙。
为了改善晶体管的短沟道效应，所述半导体结构通常还包括轻掺杂区，所述偏移侧墙用于定义轻掺杂区的形成位置。所述主侧墙用于作为形成源漏掺杂区的掩膜。
本实施例中，以所述偏移侧墙和主侧墙均为单层结构为例，所述偏移侧墙和主侧墙的材料均为氮化硅，相应的，所述侧墙220的材料为氮化硅。
需要说明的是，根据所述顶部侧墙222的厚度，所述顶部侧墙222可以包括偏移侧墙以及覆盖所述偏移侧墙侧壁的主侧墙，也可以仅包括主侧墙。
还需要说明的是，为了便于图示，图8中未区分偏移侧墙和主侧墙。
所述顶部侧墙222的高度不宜过小，也不宜过大。如果高度过小，则所述栅极开口132中开口尺寸变大的部分过少，从而难以降低金属栅极结构300在栅极开口132内的形成难度；如果高度过大，在金属栅极结构300两侧的层间介质层102内形成接触孔插塞时，容易增加接触孔插塞和金属栅极结构300发生桥接的概率。为此，本实施例中，所述顶部侧墙222的高度为至/>
所述顶部侧墙222的厚度不宜过小，也不宜过大。所述金属栅极结构300通过后形成高k栅介质层后形成金属栅极(high k last metal gate last)工艺所形成，因此，在所述半导体结构的形成工艺中，在形成所述金属栅极结构300之前，通常包括去除伪栅结构的制程，如果所述厚度过小，则容易导致所述顶部侧墙222对层间介质层102的保护作用较差，所述层间介质层102容易在去除伪栅结构的过程中受到损耗；如果所述厚度过大，则容易导致增大所述栅极开口132顶部开口尺寸的效果不佳，从而难以降低金属栅极结构300在栅极开口132内的形成难度。为此，本实施例中，沿垂直于所述栅极开口132侧壁的方向，所述顶部侧墙222的厚度为2nm至6nm。
在所述半导体结构的形成工艺中，所述伪栅结构包括伪栅氧化层210，因此，所述半导体结构还包括：伪栅氧化层210，位于所述侧墙220和鳍部110之间、以及所述层间介质层102和鳍部110之间。
本实施例中，所述伪栅氧化层210的材料为氧化硅。在其他实施例中，所述伪栅氧化层的材料还可以为氮氧化硅。
所述半导体结构还包括：刻蚀停止层240，位于所述源漏掺杂区230上。
形成接触孔插塞的制程通常包括通过刻蚀工艺在层间介质层102内形成接触孔的步骤，所述刻蚀停止层240表面用于在所述刻蚀工艺中定义刻蚀停止的位置。本实施例中，所述刻蚀停止层240的材料为氮化硅。
所述刻蚀停止层240通过沉积工艺形成，因此，所述刻蚀停止层240保形覆盖所述侧墙220的侧壁、源漏掺杂区230、伪栅氧化层210和隔离结构101。
所述金属栅极结构300包括：高k栅介质层310，保形覆盖所述栅极开口132的底部和侧壁；功函数层320，保形覆盖所述高k栅介质层310；栅电极层330，位于所述栅极开口132内。
本实施例中，所述高k栅介质层310的材料为HfO2。在其他实施例中，所述高k栅介质层的材料还可以选自ZrO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO或Al2O3等。
当所述半导体结构为PMOS晶体管时，所述功函数层320的材料包括TiN、TaN、TaSiN、TaAlN和TiAlN中的一种或几种。当所述半导体结构为NMOS晶体管时，所述功函数层320的材料包括TiAl、Mo、MoN、AlN和TiAlC中的一种或几种。
本实施例中，所述栅电极层330的材料为W。在其他实施例中，所述栅电极层的材料还可以为Al、Cu、Ag、Au、Pt、Ni或Ti等。
本实施例中，所述金属栅极结构300呈T字型，因此，所述栅电极层330也呈T字型，所述栅电极层330包括底部栅电极层332以及位于所述底部栅电极层332上的顶部栅电极层331，沿垂直于所述栅极开口132侧壁的方向上，所述顶部栅电极层331的宽度大于所述底部栅电极层332的宽度。
所述半导体结构可以采用前述实施例所述的形成方法所形成，也可以采用其他形成方法所形成。对本实施例所述半导体结构的具体描述，可参考前述实施例中的相应描述，本实施例在此不再赘述。
相应的，本发明还提供一种晶体管。参考图12，示出了本发明晶体管一实施例的结构示意图。
所述晶体管包括：基底500；层间介质层502，位于所述基底500上，所述层间介质层502内形成有露出所述基底500的栅极开口(图未示)；底部侧墙620，覆盖所述栅极开口靠近所述基底500一侧的部分侧壁；金属栅极结构700，位于所述底部侧墙620露出的栅极开口中，所述金属栅极结构700包括：呈T字型的栅电极层730，所述栅电极层730包括底部栅电极层732以及位于所述底部栅电极层732上的顶部栅电极层731，沿垂直于所述栅极开口侧壁的方向，所述顶部栅电极层731的宽度大于所述底部栅电极层732的宽度；功函数层720，位于所述底部栅电极层732的侧壁上、所述顶部栅电极层731的侧壁和底部上、以及所述栅电极层730底部和基底500之间；高k栅介质层710，位于所述功函数层720和侧墙620之间、以及所述功函数层720和基底500之间；沟槽(图未示)，由所述层间介质层502、侧墙620和金属栅极结构700围成；刻蚀阻挡层800，位于所述沟槽内。
本实施例中，所述半导体结构为鳍式场效应晶体管，因此所述基底500包括衬底510以及位于衬底510上多个分立的鳍部520。
本实施例中，所述衬底510为硅衬底。在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。
本实施例中，所述鳍部520的材料与所述衬底510的材料相同，所述鳍部520的材料为硅。在其他实施例中，所述鳍部的材料还可以是锗、锗化硅、碳化硅、砷化镓或镓化铟等适宜于形成鳍部的半导体材料，所述鳍部的材料也可以与所述衬底的材料不同。
在其他实施例中，所述半导体结构还可以为平面晶体管，所述基底相应为平面衬底。
所述鳍部520露出的衬底510上还形成有隔离结构501，所述隔离结构501覆盖鳍部520的部分侧壁，且所述隔离结构501的顶部低于所述鳍部520的顶部。所述隔离结构501用于对相邻器件起到隔离作用。本实施例中，所述隔离结构501的材料为氧化硅。在其他实施例中，所述隔离结构的材料还可以是氮化硅或氮氧化硅等其他绝缘材料。
本实施例中，所述层间介质层502的材料为氧化硅。在其他实施例中，所述层间介质层的材料还可以为氮化硅或氮氧化硅等其他介质材料。
所述半导体结构还包括：源漏掺杂区630，位于栅极开口两侧的基底500内。具体地，所述源漏掺杂区630位于栅极开口两侧的鳍部520内
所述底部侧墙620用于保护金属栅极结构700的部分侧壁，还用于使源漏掺杂区630与金属栅极结构700之间具有一定距离。
所述底部侧墙620的材料可以为氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳氮化硼中的一种或多种，底部侧墙620可以为单层结构或叠层结构。
本实施例中，所述底部侧墙620为叠层结构，所述底部侧墙620包括覆盖金属栅极结构700部分侧壁的偏移侧墙以及覆盖所述偏移侧墙侧壁的主侧墙。
为了改善晶体管的短沟道效应，所述半导体结构通常还包括轻掺杂区，所述偏移侧墙用于定义轻掺杂区的形成位置。所述主侧墙用于作为形成源漏掺杂区630的掩膜。
本实施例中，以所述偏移侧墙和主侧墙均为单层结构为例，所述偏移侧墙和主侧墙的材料均为氮化硅，相应的，所述底部侧墙620的材料为氮化硅。
需要说明的是，为了便于图示，图12中未区分偏移侧墙和主侧墙。
本实施例中，所述金属栅极结构700通过后形成高k栅介质层后形成金属栅极的工艺形成，因此，所述半导体结构还包括：伪栅氧化层610，位于所述底部侧墙620和鳍部510之间、以及所述层间介质层502和鳍部510之间。
本实施例中，所述伪栅氧化层610的材料为氧化硅。在其他实施例中，所述伪栅氧化层的材料还可以为氮氧化硅。
所述金属栅极结构700包括：呈T字型的栅电极层730，包括底部栅电极层732以及位于所述底部栅电极层732上的顶部栅电极层731；功函数层720，位于所述底部栅电极层732的侧壁上、所述顶部栅电极层731的侧壁和底部上、以及所述栅电极层730底部和基底700之间；高k栅介质层710，位于所述功函数层720和底部侧墙620之间、以及所述功函数层720和基底500之间。
本实施例中，所述高k栅介质层710的材料为HfO2。在其他实施例中，所述高k栅介质层的材料还可以选自ZrO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO或Al2O3等。
当晶体管为PMOS晶体管时，所述功函数层720的材料包括TiN、TaN、TaSiN、TaAlN和TiAlN中的一种或几种。当晶体管为NMOS晶体管时，所述功函数层320的材料包括TiAl、Mo、MoN、AlN和TiAlC中的一种或几种。
本实施例中，所述栅电极层730的材料为W。在其他实施例中，所述栅电极层的材料还可以为Al、Cu、Ag、Au、Pt、Ni或Ti等。
所述沟槽由所述层间介质层502、底部侧墙620和金属栅极结构700围成，所述沟槽用于为刻蚀阻挡层800的形成提供空间位置。其中，栅电极层730呈T字型，因此，靠近层间介质层502顶部一侧的金属栅极结构700的宽度较大。所述半导体结构通常还包括接触孔插塞，位于金属栅极结构700两侧的层间介质层502内，接触孔插塞电连接源漏掺杂区630。本实施例通过位于沟槽内的刻蚀阻挡层800，能够增大靠近层间介质层502顶部一侧的金属栅极结构700与接触孔插塞之间的距离，这有利于增大形成接触孔插塞的工艺窗口，相应降低接触孔插塞与金属栅极结构700发生桥接的概率、提高接触孔插塞与金属栅极结构700之间的电隔离效果，从而提高晶体管的性能。
形成接触孔插塞的制程包括刻蚀层间介质层502以形成接触孔的步骤，刻蚀工艺对层间介质层502的刻蚀速率大于对刻蚀阻挡层800的刻蚀速率，从而防止刻蚀阻挡层800受到刻蚀损耗，进而防止接触孔露出金属栅极结构700。因此，所述刻蚀阻挡层800的材料包括氮化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳氮化硼中的一种或多种。本实施例中，所述刻蚀阻挡层800的材料为氮化硅。
本实施例中，所述金属栅极结构700顶部低于所述层间介质层502顶部。
相应的，所述刻蚀阻挡层800还覆盖所述金属栅极结构700顶部。在形成接触孔插塞的制程中，所述刻蚀阻挡层800对金属栅极结构700顶部起到保护作用，从而进一步增大形成接触孔插塞的工艺窗口，例如：可采用自对准接触刻蚀工艺。而且，通过使金属栅极结构700顶部低于所述层间介质层502顶部，易于提高刻蚀阻挡层800的表面平坦度，从而为后续制程提供良好的工艺基础。
所述金属栅极结构700顶部至层间介质层502顶部的距离不宜过小，也不宜过大。如果距离过小，则所述金属栅极结构700顶部的刻蚀阻挡层800厚度相应过小，这不利于增大形成接触孔插塞的工艺窗口；如果距离过大，则所述金属栅极结构700的厚度相应过小，从而容易导致所述金属栅极结构700对沟道的控制能力变差，进而导致晶体管的性能变差。为此，本实施例中，所述金属栅极结构700顶部至层间介质层502顶部的距离为10nn至30nm。
本实施例中，所述半导体结构还包括：刻蚀停止层640，位于所述底部侧墙620和层间介质层502之间。所述刻蚀停止层640还位于源漏掺杂区630上。在晶体管的形成工艺中，通常包括：在源漏掺杂区630顶部形成与源漏掺杂区630电连接的接触孔插塞，且形成接触孔插塞的制程通常包括通过刻蚀工艺在层间介质层502内形成接触孔的步骤，刻蚀停止层640表面用于在所述刻蚀工艺中定义刻蚀停止的位置。本实施例中，所述刻蚀停止层640的材料为氮化硅。
本实施例中，通过使所述刻蚀停止层640位于底部侧墙620和层间介质层502之间，使所述层间介质层502、刻蚀停止层640、底部侧墙620和金属栅极结构700围成所述沟槽，这增大了所述沟槽沿平行于衬底510表面方向的尺寸，从而降低刻蚀阻挡层800在所述沟槽中的形成难度。
所述刻蚀停止层640通过沉积工艺形成，因此，所述刻蚀停止层640保形覆盖底部侧墙620的侧壁、源漏掺杂区630、伪栅氧化层610和隔离结构501。
所述半导体结构可以采用前述实施例所述的形成方法所形成，也可以采用其他形成方法所形成。对本实施例所述半导体结构的具体描述，可参考前述实施例中的相应描述，本实施例在此不再赘述。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (20)

1.一种半导体结构的形成方法，其特征在于，包括：
提供基底，所述基底上形成有伪栅层，所述伪栅层的侧壁上形成有侧墙，所述伪栅层和侧墙露出的基底上形成有层间介质层，所述层间介质层露出所述伪栅层和侧墙的顶部；
去除部分高度的所述伪栅层，形成剩余伪栅层，且所述剩余伪栅层和所述侧墙围成凹槽；
沿垂直于所述凹槽侧壁的方向，对所述剩余伪栅层露出的侧墙进行减薄处理，进行减薄处理后，覆盖所述剩余伪栅层侧壁的剩余侧墙作为底部侧墙，露出于所述剩余伪栅层的剩余侧墙作为顶部侧墙；
在所述减薄处理后，去除所述剩余伪栅层，在所述层间介质层内形成栅极开口；
在所述栅极开口中形成金属栅极结构；
在所述栅极开口中形成金属栅极结构后，去除位于所述底部侧墙上方的顶部侧墙，形成沟槽；
在所述沟槽中形成刻蚀阻挡层，所述刻蚀阻挡层覆盖底部侧墙的顶部。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，在所述栅极开口中形成金属栅极结构的步骤包括：形成高k栅介质层，所述高k栅介质层保形覆盖所述栅极开口的底部和侧壁；形成保形覆盖所述高k栅介质层的功函数层；形成所述功函数层后，形成填充所述栅极开口的栅电极层；
在所述栅极开口中形成金属栅极结构后，还包括：去除位于所述底部侧墙上方的高k栅介质层和顶部侧墙，形成由所述层间介质层、底部侧墙以及剩余所述金属栅极结构围成的沟槽；在所述沟槽中形成刻蚀阻挡层。
3.如权利要求1所述的半导体结构的形成方法，其特征在于，提供基底的步骤中，所述侧墙和层间介质层之间形成有刻蚀停止层；
形成所述沟槽的步骤还包括：去除高于所述底部侧墙顶部的刻蚀停止层。
4.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述沟槽后，在所述沟槽中形成所述刻蚀阻挡层之前，还包括：去除部分高度的剩余所述金属栅极结构；
在所述沟槽中形成刻蚀阻挡层的步骤中，所述刻蚀阻挡层还覆盖剩余所述金属栅极结构顶部。
5.如权利要求1所述的半导体结构的形成方法，其特征在于，在所述沟槽中形成刻蚀阻挡层的步骤包括：在所述沟槽中填充刻蚀阻挡材料层；去除高于所述沟槽顶部的刻蚀阻挡材料层，保留剩余的所述刻蚀阻挡材料层作为所述刻蚀阻挡层。
6.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述凹槽的步骤中，所述凹槽的深度为200Å至500Å。
7.如权利要求1所述的半导体结构的形成方法，其特征在于，对所述剩余伪栅层露出的侧墙进行减薄处理后，所述剩余伪栅层露出的剩余侧墙厚度为2nm至6nm。
8.如权利要求4所述的半导体结构的形成方法，其特征在于，去除部分高度的剩余所述金属栅极结构后，剩余的所述金属栅极结构顶部至所述层间介质层顶部的距离为10nm至30nm。
9.如权利要求1所述的半导体结构的形成方法，其特征在于，所述刻蚀阻挡层的材料包括氮化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳氮化硼中的一种或多种。
10.如权利要求1所述的半导体结构的形成方法，其特征在于，采用各向同性的干法刻蚀工艺，对所述剩余伪栅层露出的侧墙进行减薄处理。
11.如权利要求1所述的半导体结构的形成方法，其特征在于，采用干法刻蚀工艺，去除部分高度的所述伪栅层。
12.如权利要求2所述的半导体结构的形成方法，其特征在于，采用干法刻蚀工艺，去除位于所述底部侧墙上方的高k栅介质层和顶部侧墙。
13.如权利要求4所述的半导体结构的形成方法，其特征在于，采用干法刻蚀工艺，去除部分高度的剩余所述金属栅极结构。
14.如权利要求5所述的半导体结构的形成方法，其特征在于，采用化学气相沉积工艺，在所述沟槽中填充刻蚀阻挡材料层。
15.如权利要求5所述的半导体结构的形成方法，其特征在于，采用化学机械研磨工艺，去除高于所述沟槽顶部的刻蚀阻挡材料层。
16.一种晶体管，其特征在于，包括：
基底；
层间介质层，位于所述基底上，所述层间介质层内形成有露出所述基底的栅极开口；
底部侧墙，覆盖所述栅极开口靠近所述基底一侧的部分侧壁；
金属栅极结构，位于所述底部侧墙露出的所述栅极开口中，所述金属栅极结构包括：呈T字型的栅电极层，所述栅电极层包括底部栅电极层以及位于所述底部栅电极层上的顶部栅电极层，沿垂直于所述栅极开口侧壁的方向，所述顶部栅电极层的宽度大于所述底部栅电极层的宽度；功函数层，位于所述底部栅电极层的侧壁上、所述顶部栅电极层的侧壁和底部上、以及所述栅电极层底部和基底之间；高k栅介质层，位于所述功函数层和底部侧墙之间、以及所述功函数层和基底之间；
沟槽，由所述层间介质层、底部侧墙和金属栅极结构围成；
刻蚀阻挡层，位于所述沟槽内，所述刻蚀阻挡层覆盖底部侧墙的顶部。
17.如权利要求16所述的晶体管，其特征在于，所述金属栅极结构顶部低于所述层间介质层顶部；
所述刻蚀阻挡层还覆盖所述金属栅极结构顶部。
18.如权利要求16所述的晶体管，其特征在于，所述晶体管还包括：刻蚀停止层，位于所述底部侧墙和层间介质层之间；
所述沟槽由所述层间介质层、刻蚀停止层、底部侧墙和金属栅极结构围成。
19.如权利要求17所述的晶体管，其特征在于，所述金属栅极结构顶部至所述层间介质层顶部的距离为10nm至30nm。
20.如权利要求16或17所述的晶体管，其特征在于，所述刻蚀阻挡层的材料包括氮化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳氮化硼中的一种或多种。
CN201910697155.8A 2019-07-30 2019-07-30 半导体结构及其形成方法、晶体管 Active CN112309861B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
CN201910697155.8A CN112309861B (zh) 2019-07-30 2019-07-30 半导体结构及其形成方法、晶体管
US16/863,249 US11276609B2 (en) 2019-07-30 2020-04-30 Semiconductor structure and method for forming the same, and a transistor

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201910697155.8A CN112309861B (zh) 2019-07-30 2019-07-30 半导体结构及其形成方法、晶体管

Publications (2)

Publication Number Publication Date
CN112309861A CN112309861A (zh) 2021-02-02
CN112309861B true CN112309861B (zh) 2023-10-13

Family

ID=74259237

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201910697155.8A Active CN112309861B (zh) 2019-07-30 2019-07-30 半导体结构及其形成方法、晶体管

Country Status (2)

Country Link
US (1) US11276609B2 (zh)
CN (1) CN112309861B (zh)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11705502B2 (en) * 2020-01-28 2023-07-18 Taiwan Semiconductor Manufacturing Co., Ltd. Method for laterally etching gate spacers
US11430865B2 (en) 2020-01-29 2022-08-30 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method
DE102020114867A1 (de) 2020-01-29 2021-07-29 Taiwan Semiconductor Manufacturing Co., Ltd. Halbleitervorrichtung und verfahren
US11398384B2 (en) * 2020-02-11 2022-07-26 Taiwan Semiconductor Manufacturing Company, Ltd. Methods for manufacturing a transistor gate by non-directional implantation of impurities in a gate spacer
US20230290843A1 (en) * 2022-03-11 2023-09-14 Intel Corporation Contact over active gate structures with uniform and conformal gate insulating cap layers for advanced integrated circuit structure fabrication
CN117500271B (zh) * 2024-01-03 2024-05-14 长鑫新桥存储技术有限公司 半导体结构及其制备方法

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102640291A (zh) * 2009-12-30 2012-08-15 英特尔公司 自对准接触部
CN105428237A (zh) * 2014-08-28 2016-03-23 中芯国际集成电路制造(上海)有限公司 Nmos晶体管及其形成方法
CN105762108A (zh) * 2014-12-19 2016-07-13 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN106558608A (zh) * 2015-09-24 2017-04-05 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
CN107017297A (zh) * 2015-12-29 2017-08-04 台湾积体电路制造股份有限公司 半导体器件及其制造方法
CN107785248A (zh) * 2016-08-25 2018-03-09 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制造方法、电子装置
CN109285808A (zh) * 2017-07-20 2019-01-29 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
CN109427653A (zh) * 2017-08-31 2019-03-05 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN110021560A (zh) * 2018-01-10 2019-07-16 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9312136B2 (en) * 2014-03-06 2016-04-12 International Business Machines Corporation Replacement metal gate stack for diffusion prevention
TWI650833B (zh) * 2015-04-01 2019-02-11 聯華電子股份有限公司 具有金屬閘極之半導體元件及其製作方法
US9972498B2 (en) * 2015-12-07 2018-05-15 United Microelectronics Corp. Method of fabricating a gate cap layer
US10043886B2 (en) * 2016-08-03 2018-08-07 Taiwan Semiconductor Manufacturing Company, Ltd. Metal gate formation through etch back process
US10868130B2 (en) * 2018-10-31 2020-12-15 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of manufacture

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102640291A (zh) * 2009-12-30 2012-08-15 英特尔公司 自对准接触部
CN105428237A (zh) * 2014-08-28 2016-03-23 中芯国际集成电路制造(上海)有限公司 Nmos晶体管及其形成方法
CN105762108A (zh) * 2014-12-19 2016-07-13 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN106558608A (zh) * 2015-09-24 2017-04-05 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
CN107017297A (zh) * 2015-12-29 2017-08-04 台湾积体电路制造股份有限公司 半导体器件及其制造方法
CN107785248A (zh) * 2016-08-25 2018-03-09 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制造方法、电子装置
CN109285808A (zh) * 2017-07-20 2019-01-29 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
CN109427653A (zh) * 2017-08-31 2019-03-05 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN110021560A (zh) * 2018-01-10 2019-07-16 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法

Also Published As

Publication number Publication date
US20210035857A1 (en) 2021-02-04
US11276609B2 (en) 2022-03-15
CN112309861A (zh) 2021-02-02

Similar Documents

Publication Publication Date Title
US9559011B2 (en) Mechanisms for forming FinFETs with different fin heights
CN112309861B (zh) 半导体结构及其形成方法、晶体管
CN108281478B (zh) 半导体结构及其形成方法
CN112309860B (zh) 半导体结构及其形成方法
CN109148278B (zh) 半导体结构及其形成方法
CN108538724B (zh) 半导体结构及其形成方法
CN110634798A (zh) 半导体结构及其形成方法
CN112786451B (zh) 半导体结构及其形成方法
CN113838802A (zh) 半导体结构及其形成方法
CN111554578A (zh) 半导体结构及其形成方法
CN110634802A (zh) 半导体结构及其形成方法
CN110634862B (zh) 半导体结构及其形成方法
CN112151606B (zh) 半导体结构及其形成方法
CN112289746B (zh) 半导体结构及其形成方法
CN110581102B (zh) 半导体结构及其形成方法
CN110808286B (zh) 半导体结构及其形成方法
US11011608B2 (en) Semiconductor structure and method for forming the same
CN112951725B (zh) 半导体结构及其形成方法
CN111627854B (zh) 半导体结构及其形成方法
CN114639715A (zh) 半导体结构及其形成方法
CN117476461A (zh) 半导体结构的形成方法
CN113745162A (zh) 半导体结构及其形成方法
CN114664734A (zh) 半导体结构及其形成方法
CN115732415A (zh) 半导体结构及其形成方法
CN117410333A (zh) 半导体结构及其形成方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant