CN114664734A - 半导体结构及其形成方法 - Google Patents

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Abstract

一种半导体结构及其形成方法，方法包括：提供基底，包括衬底以及位于衬底上的鳍部，沿鳍部的延伸方向，基底包括器件区、以及位于相邻器件区之间的隔离区，器件区和隔离区的衬底上形成有栅极结构，栅极结构横跨鳍部且覆盖鳍部的部分顶部和部分侧壁，栅极结构两侧的鳍部内形成有源漏掺杂层，栅极结构露出的衬底上形成有层间介质层，层间介质层覆盖栅极结构侧壁；在器件区中，在栅极结构两侧的层间介质层中形成源漏插塞，源漏插塞电连接源漏掺杂层；形成源漏插塞后，在隔离区中，去除栅极结构以及位于栅极结构下方的部分厚度的基底，形成由源漏插塞和剩余的基底围成的隔离槽；在隔离槽中形成隔离结构。降低相邻器件区中的源漏插塞发生桥接的概率。

Description

半导体结构及其形成方法
技术领域
本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。
背景技术
在半导体制造中，随着超大规模集成电路的发展趋势，集成电路特征尺寸持续减小，为了适应更小的特征尺寸，金属-氧化物-半导体场效应晶体管(Metal-Oxide-Semiconductor Field-Effect Transistor，MOSFET)的沟道长度也相应不断缩短。然而，随着器件沟道长度的缩短，器件源极与漏极间的距离也随之缩短，因此栅极结构对沟道的控制能力随之变差，栅极电压夹断(pinch off)沟道的难度也越来越大，使得亚阈值漏电(subthreshold leakage)现象，即所谓的短沟道效应(SCE：short-channel effects)更容易发生。
因此，为了更好的适应特征尺寸的减小，半导体工艺逐渐开始从平面MOSFET向具有更高功效的三维立体式的晶体管过渡，如鳍式场效应晶体管(FinFET)。FinFET中，栅极结构至少可以从两侧对超薄体(鳍部)进行控制，与平面MOSFET相比，栅极结构对沟道的控制能力更强，能够很好的抑制短沟道效应；且FinFET相对于其他器件，与现有集成电路制造具有更好的兼容性。
发明内容
本发明实施例解决的问题是提供一种半导体结构及其形成方法，提高半导体结构的电学性能。
为解决上述问题，本发明实施例提供一种半导体结构的制作方法，包括：提供基底，包括衬底以及位于所述衬底上的鳍部，沿所述鳍部的延伸方向，所述基底包括器件区、以及位于相邻器件区之间的隔离区，所述隔离区用于形成隔离结构，所述器件区和隔离区的衬底上形成有栅极结构，所述栅极结构横跨所述鳍部且覆盖所述鳍部的部分顶部和部分侧壁，所述栅极结构两侧的所述鳍部内形成有源漏掺杂层，所述栅极结构露出的所述衬底上形成有层间介质层，所述层间介质层覆盖所述栅极结构的侧壁；在所述器件区中，在所述栅极结构两侧的层间介质层中形成源漏插塞，所述源漏插塞电连接所述源漏掺杂层；形成所述源漏插塞后，在所述隔离区中，去除所述栅极结构以及位于所述栅极结构下方的部分厚度的所述基底，形成由所述源漏插塞和剩余的所述基底围成的隔离槽；在所述隔离槽中形成隔离结构。
可选的，在形成所述源漏插塞之后，在形成由所述源漏插塞和剩余的所述基底围成的隔离槽之前，所述形成方法还包括：在所述源漏插塞的顶部形成源漏盖帽层。
可选的，在形成所述源漏盖帽层之前，还包括：回刻蚀部分厚度的所述源漏插塞，使剩余的所述源漏插塞顶部低于所述层间介质层的顶部；在所述源漏插塞的顶部形成源漏盖帽层的步骤中，所述源漏盖帽层的顶部与所述层间介质层的顶部齐平。
可选的，在形成所述源漏插塞之前，所述形成方法还包括：在所述栅极结构的顶部形成栅极盖帽层。
可选的，所述提供基底的步骤中，所述栅极结构的侧壁形成有侧墙；形成由所述源漏插塞和剩余的所述基底围成的隔离槽之后，在所述隔离槽中形成隔离结构之前，还包括：去除所述隔离槽侧壁的部分高度的侧墙。
可选的，去除所述隔离槽侧壁的部分高度的侧墙的步骤包括：在所述隔离槽内形成填充层，所述填充层覆盖部分高度的所述侧墙的侧壁；形成覆盖所述器件区的掩膜层；以所述掩膜层和填充层为掩膜，在所述隔离区中，去除所述填充层露出的所述侧墙；去除所述填充层露出的所述侧墙之后，还包括：去除所述填充层和掩膜层。
可选的，去除所述隔离槽侧壁的部分高度的侧墙的步骤包括：采用干法刻蚀工艺，刻蚀所述侧墙。
可选的，所述提供基底的步骤中，所述侧墙具有初始高度；去除所述隔离槽侧壁的部分高度的侧墙后，所述侧墙的剩余高度占所述初始高度的三分之一至二分之一。
可选的，所述隔离槽的底部至所述鳍部的顶部的距离为1000埃至2000埃。
可选的，采用各向异性的干法刻蚀工艺，依次刻蚀所述栅极结构以及位于所述栅极结构下方的部分厚度的所述基底，形成所述隔离槽。
可选的，形成所述隔离结构的步骤包括：在所述隔离槽中形成隔离材料层；平坦化所述隔离材料层，使剩余的所述隔离材料层和所述层间介质层顶部相齐平，剩余的所述隔离材料层作为隔离结构。
可选的，所述隔离结构的材料包括氧化硅或氮氧化硅。
可选的，所述栅极结构包括金属栅极结构。
相应的，本发明实施例还提供一种半导体结构，包括：基底，包括衬底以及凸出于所述衬底的鳍部，沿所述鳍部的延伸方向，所述基底包括相邻的器件区、以及位于相邻器件区之间的隔离区；所述隔离区用于形成隔离结构；栅极结构，位于所述所述器件区和隔离区的衬底上，所述栅极结构横跨所述鳍部且覆盖所述鳍部的部分顶部和部分侧壁，其中，所述隔离区中的所述栅极结构用于占据所述隔离结构的形成位置；源漏掺杂层，位于所述器件区中的所述栅极结构两侧的鳍部内；源漏插塞，位于所述器件区中，且位于所述栅极结构两侧的层间介质层中，所述源漏插塞电连接所述源漏掺杂层；层间介质层，位于所述栅极结构露出的所述衬底上，且覆盖所述栅极结构的侧壁。
可选的，所述半导体结构还包括：源漏盖帽层，位于所述源漏插塞的顶部。
可选的，所述源漏插塞的顶部低于所述层间介质层的顶部；所述源漏盖帽层的顶部与所述层间介质层的顶部齐平。
可选的，所述栅极结构包括金属栅极结构。
与现有技术相比，本发明实施例的技术方案具有以下优点：
本发明实施例所公开的方案中，在器件区的栅极结构两侧的层间介质层中形成源漏插塞后，接着去除隔离区中的所述栅极结构以及位于所述栅极结构下方的部分厚度的所述基底，形成由所述源漏插塞和剩余的基底围成的隔离槽，在所述隔离槽中形成隔离结构。与先在所述隔离区中形成隔离结构，再在所述器件区中形成源漏插塞的方案相比，本发明实施例是先形成源漏插塞，再形成隔离槽，由于栅极结构的耐刻蚀度通常大于隔离结构的耐刻蚀度，因此，在形成所述源漏插塞的过程中，所述隔离区中的所述栅极结构能够对所述源漏插塞的形成位置起到限制作用，能够较好的将相邻所述器件区中的所述源漏插塞分隔开，相应的，降低了相邻所述器件区中的所述源漏插塞发生桥接的概率，从而提高了半导体结构的电学性能。
附图说明
图1至图4是一种半导体结构的形成方法中各步骤对应的结构示意图；
图5至图18是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
具体实施方式
目前，半导体结构的电学性能仍有待提高。现结合一种半导体结构的形成方法，分析半导体结构性能有待提高的原因。图1至图4是一种半导体结构的形成方法中各步骤对应的结构示意图。
参考图1，提供基底，包括衬底10以及位于所述衬底10上的鳍部12，沿所述鳍部12的延伸方向，所述基底包括器件区100A、以及位于相邻器件区100A之间的隔离区100B，所述隔离区100B用于形成隔离结构，所述器件区100A和隔离区100B的衬底10上形成有金属栅极结构14，所述金属栅极结构14横跨所述鳍部12且覆盖所述鳍部12的部分顶部和部分侧壁，所述金属栅极结构14两侧的所述鳍部12内形成有源漏掺杂层15，所述金属栅极结构14的顶部形成有栅极盖帽层17，所述金属栅极结构14和栅极盖帽层17的侧壁形成有侧墙13，所述金属栅极结构14露出的所述衬底10上形成有层间介质层16，所述层间介质层16覆盖所述侧墙13和栅极盖帽层17的侧壁。
参考图2，在所述隔离区100B中，依次刻蚀所述栅极盖帽层17、金属栅极结构14以及部分厚度的所述鳍部12，形成由所述鳍部12和层间介质层16围成的所述隔离槽18。
作为一种示例，所述隔离槽18侧壁露出侧墙13。
参考图3，在所述隔离区100B中，去除所述隔离槽18侧壁部分高度的所述侧墙13；去除所述隔离槽18侧壁部分高度的所述侧墙13后，在所述隔离槽18中形成隔离结构19，所述隔离结构19的顶部与所述层间介质层16的顶部齐平。
参考图4，在所述器件区100A中，在所述金属栅极结构14两侧的层间介质层16中形成源漏插塞20，所述源漏插塞20电连接所述源漏掺杂层15。
经研究发现，现有技术方案是先在隔离区100B中形成隔离结构19，然后再在器件区100A中形成源漏插塞20，由于所述隔离结构19的耐刻蚀度较小，因此在源漏掺杂层15的顶部形成源漏插塞20的过程中，容易导致所述隔离区100B中的所述隔离结构19受到损伤，进而容易导致相邻所述器件区100A中的所述源漏插塞20之间的距离变小(如图4中虚线圈所示)，相应的，提高了相邻所述器件区100A中的所述源漏插塞20之间发生桥接的概率，从而容易导致半导体结构的电学性能下降。
例如，形成源漏插塞20的制程通常包括刻蚀所述金属栅极结构14两侧的层间介质层16，以形成接触孔的步骤，且在形成接触孔后，通常还会采用氢氟酸对接触孔进行清洗处理。在清洗处理的过程中，容易对所述隔离结构19造成横向刻蚀，从而减小相邻接触孔之间的距离。
为了解决所述技术问题，本发明实施例提供一种半导体结构的制作方法，包括：提供基底，包括衬底以及位于所述衬底上的鳍部，沿所述鳍部的延伸方向，所述基底包括器件区、以及位于相邻器件区之间的隔离区，所述隔离区用于形成隔离结构，所述器件区和隔离区的衬底上形成有栅极结构，所述栅极结构横跨所述鳍部且覆盖所述鳍部的部分顶部和部分侧壁，所述栅极结构两侧的所述鳍部内形成有源漏掺杂层，所述栅极结构露出的所述衬底上形成有层间介质层，所述层间介质层覆盖所述栅极结构的侧壁；在所述器件区中，在所述栅极结构两侧的层间介质层中形成源漏插塞，所述源漏插塞电连接所述源漏掺杂层；形成所述源漏插塞后，在所述隔离区中，去除所述栅极结构以及位于所述栅极结构下方的部分厚度的所述基底，形成由所述源漏插塞和剩余的所述基底围成的隔离槽；在所述隔离槽中形成隔离结构。
本发明实施例所公开的方案中，在器件区的栅极结构两侧的层间介质层中形成源漏插塞后，接着去除隔离区中的所述栅极结构以及位于所述栅极结构下方的部分厚度的所述基底，形成由所述源漏插塞和剩余的基底围成的隔离槽，在所述隔离槽中形成隔离结构。与先在所述隔离区中形成隔离结构，再在所述器件区中形成源漏插塞的方案相比，本发明实施例是先形成源漏插塞，再形成隔离槽，由于栅极结构的耐刻蚀度通常大于隔离结构的耐刻蚀度，因此，在形成所述源漏插塞的过程中，所述隔离区中的所述栅极结构能够对所述源漏插塞的形成位置起到限制作用，能够较好的将相邻所述器件区中的所述源漏插塞分隔开，相应的，降低了相邻所述器件区中的所述源漏插塞发生桥接的概率，从而提高了半导体结构的电学性能。
为使本发明实施例的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图5至图17是本发明半导体结构的制作方法一实施例中各步骤对应的结构示意图。
结合参考图5至图9，提供基底，包括衬底100以及位于所述衬底100上的鳍部102，沿所述鳍部102的延伸方向，所述基底包括器件区100A、以及位于相邻器件区100A之间的隔离区100B，所述隔离区100B用于形成隔离结构，所述器件区100A和隔离区100B的衬底100上形成有栅极结构110，所述栅极结构110横跨所述鳍部102且覆盖所述鳍部102的部分顶部和部分侧壁，所述栅极结构110两侧的所述鳍部102内形成有源漏掺杂层105，所述栅极结构110露出的所述衬底100上形成有层间介质层106，所述层间介质层106覆盖所述栅极结构110的侧壁。
如图5所示，本实施例中，所述衬底100的材料为硅。在另一些实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，所述衬底还能够为绝缘体上的硅基底或者绝缘体上的锗基底等其他类型的基底。
本实施例中，所述鳍部102分立在所述衬底100上，所述鳍部102的材料与所述衬底的材料相同，均为硅。
所述基底包括器件区100A、以及位于相邻器件区100A之间的隔离区100B，所述器件区100A用于形成半导体器件，所述隔离区100B用于形成隔离结构，所述隔离结构用于隔离相邻器件。
本实施例中，沿所述鳍部102的延伸方向，所述基底包括器件区100A、以及位于相邻器件区100A之间的隔离区100B，后续形成于所述隔离区100B的隔离结构用于在鳍部102的延伸方向上使鳍部102断开，从而作为单扩散中断(Single diffusion break，SDB)结构。
继续如图5所示，本实施例中，所述半导体结构的制作方法还包括：在形成所述鳍部102后，在所述鳍部102露出的衬底100上形成隔离层101，所述隔离层101覆盖所述鳍部102的部分侧壁。
所述隔离层101用于隔离相邻器件。所述隔离层101的材料可以为氧化硅、氮化硅或氮氧化硅。本实施例中，所述隔离层101的材料为氧化硅。
本实施例中，所述栅极结构110为金属栅极结构。
本实施例中，采用后形成高k栅介质层后形成栅电极层(high k last metal gatelast)的工艺形成金属栅极结构，因此，如图5所示，在形成金属栅极结构之前，还包括：形成伪栅结构104(Dummy Gate)，所述伪栅结构104为形成栅极结构110占据空间位置。
具体地，在所述衬底100上形成伪栅结构104，所述伪栅结构104横跨所述鳍部102且覆盖所述鳍部102的部分顶部和部分侧壁。
本实施例中，所述伪栅结构104的材料为无定形硅。在另一些实施例中，所述伪栅结构的材料为多晶硅。在其他实施例中，所述伪栅结构的材料还可以为氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮化硅、碳氮氧化硅或非晶碳。
参考图7，在所述伪栅结构104露出的衬底100上形成有层间介质层106，所述层间介质层106覆盖所述伪栅结构104的侧壁。
所述层间介质层106用于隔离相邻器件。所述层间介质层106的材料为绝缘材料，例如氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种。本实施例中，所述层间介质层106的材料为氮化硅。
需要说明的是，参考图6，在形成所述伪栅结构104之后，在形成所述层间介质层106之前，还包括：在所述伪栅结构104的两侧的鳍部102中形成源漏掺杂层105。
当所形成的半导体器件为PMOS晶体管时，所述源漏掺杂层105的材料为掺杂有P型离子的锗化硅，所述P型离子包括B、Ga或In。当所形成的半导体器件为NMOS晶体管时，所述源漏掺杂层105的材料为掺杂有N型离子的碳化硅或硅，所述N型离子包括P、As或Sb。
参考图8，在所述基底100上形成所述层间介质层107后，去除所述隔离区100B和器件区100A中的所述伪栅结构104，在所述层间介质层106中形成横跨所述鳍部102的栅极开口118。
所述栅极开口118用于为后续形成金属栅极结构提供空间。
参考图9，在所述栅极开口118中形成栅极结构110，所述栅极结构110包括保形覆盖所述栅极开口118的底部和侧壁的高k栅介质层107、保形覆盖所述高k栅介质层107底部和侧壁的功函数层108、以及覆盖所述功函数层108并填充于所述栅极开口118中的栅电极层109。
所述栅极结构110为金属栅极结构，用于控制晶体管的沟道的开启和关断。
具体地，高k栅介质层107的材料为高k介质材料。其中，高k介质材料是指相对介电常数大于氧化硅相对介电常数的介质材料。本实施例中，高k栅介质层107的材料为HfO2。在其他实施例，高k栅介质层的材料还可以选自ZrO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO或Al2O3等。
功函数层108用于调节所形成晶体管的阈值电压。当形成PMOS时，功函数层108为P型功函数层，P型功函数层的材料包括TiN、TaN、TaSiN、TaAlN和TiAlN中的一种或几种。当形成为NMOS时，功函数层108为N型功函数层，N型功函数层的材料包括TiAl、Mo、MoN、AlN和TiAlC中的一种或几种。
栅电极层109用于后续与外部结构电连接。本实施例中，栅电极层109的材料包括W。其他实施例中，栅电极层的材料还可以为Al、Cu、Ag、Au、Pt、Ni或Ti等材料。
需要说明的是，继续参考图9，所述提供基底的步骤中，所述栅极结构110的侧壁形成有侧墙103。
具体地，在形成伪栅结构104之后，在所述伪栅结构104的侧壁形成侧墙103。所述侧墙103还用于定义源漏掺杂层105的形成位置。
所述侧墙103用于保护栅极结构110的侧壁。所述侧墙103可以为单层结构或叠层结构，所述侧墙103的材料包括氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳氮化硼中的一种或多种。本实施例中，所述侧墙103为单层结构，所述侧墙103的材料为氮化硅。
本实施例中，所述侧墙103具有初始高度，从而为后续去除隔离槽侧壁部分高度的所述侧墙103提供了工艺基础。
所述侧墙103的初始高度为后续在隔离槽116中去除隔离槽116侧壁部分高度的所述侧墙103提供了空间位置。
结合参考图10至图12，在所述器件区100A中，在所述栅极结构110两侧的层间介质层106中形成源漏插塞130(如图12所示)，所述源漏插塞130电连接所述源漏掺杂层105。
所述源漏插塞130与源漏掺杂层105相接触，用于使源漏掺杂层105与外部电路或其他互连结构之间实现电连接。
其中，所述源漏插塞130的顶部低于所述栅极盖帽层111的顶部，用于为后续在所述源漏插塞130的顶部形成源漏盖帽层提供空间位置。
本实施例中，所述源漏插塞130的材料为铜。铜的电阻率较低，有利于改善后段RC的信号延迟，提高芯片的处理速度，同时还有利于降低源漏插塞130的电阻，相应降低了功耗。在其他实施例中，源漏插塞的材料还可以为钨或钴等导电材料。
具体地，形成源漏插塞130的步骤包括：如图11所示，在所述器件区100A中，刻蚀所述栅极结构110两侧的层间介质层106，形成露出所述源漏掺杂层105的接触孔112；如图12所示，通过依次进行的沉积工艺和平坦化工艺，在所述接触孔112中形成源漏插塞130，源漏插塞130的顶面与所述层间介质层106的顶面相齐平。
需要说明的是，在形成源漏插塞130时，所述隔离区100B的基底上形成有栅极结构110，由于所述栅极结构110的耐刻蚀度通常大于后续形成的隔离结构的耐刻蚀度，因此，在形成所述源漏插塞130的过程中，所述隔离区100B中的所述栅极结构110能够对所述源漏插塞的形成位置起到限制作用，能够较好的将所述器件区100A中的所述源漏插塞分隔开，相应的，降低了相邻所述器件区100A中的所述源漏插塞发生桥接的概率，从而提高了半导体结构的电学性能。
而且，此时所述栅极结构110的整个侧壁上形成有侧墙，在形成所述源漏插塞130的过程中，侧墙还能够对栅极结构110起到保护作用，从而减小横向刻蚀。
还需要说明的是，形成所述接触孔112后，在所述接触孔112中形成源漏插塞130之前，还可以采用氢氟酸对接触孔112进行清洗处理。
通过所述清洗处理，以去除所述接触孔112底部的自然氧化层，从而提高源漏插塞130和源漏掺杂层105的电连接效果。
结合参考图13和图14，在形成所述源漏插塞130之后，所述形成方法还包括：在所述源漏插塞130的顶部形成源漏盖帽层115(如图14所示)。
后续制程还包括：在所述隔离区100B中，去除所述栅极结构110以及位于所述栅极结构110下方的部分厚度的所述基底，形成由所述源漏插塞130和剩余的所述基底围成的隔离槽，所述源漏盖帽层115在后续形成隔离槽116的过程中，对所述源漏插塞130起到保护作用，有利于降低所述源漏插塞130受损的概率。
本实施例中，所述源漏盖帽层115材料包括SiO2、SiC和SiCN中的一种或多种。作为一种示例，所述源漏盖帽层115材料为SiC。
具体地，形成所述源漏盖帽层115的步骤包括：在所述源漏插塞130上形成源漏盖帽材料层(图未示)；平坦化所述源漏盖帽材料层直至露出所述层间介质层106，剩余的所述源漏盖帽材料层作为源漏盖帽层115。
因此，本实施例中，在所述源漏插塞130的顶部形成源漏盖帽层115的步骤中，所述源漏盖帽层115的顶部与所述层间介质层106的顶部齐平。
通过所述源漏盖帽层115的顶部与所述层间介质层106的顶部齐平，从而为后续制程提供平坦面。
如图13所示，在形成所述源漏盖帽层115之前，还包括：回刻蚀部分厚度的所述源漏插塞130，使剩余的所述源漏插塞130的顶部低于所述层间介质层106的顶部。
其中，所述源漏插塞130的顶部低于所述层间介质层106的顶部，用于在所述源漏插塞130的顶部形成源漏盖帽层115提供空间位置。
本实施例中，采用干法刻蚀工艺，回刻蚀部分厚度的所述源漏插塞130。
如图10所示，在形成所述源漏插塞130之前，所述形成方法还包括：在所述栅极结构110的顶部形成栅极盖帽层111。
需要说明的是，在栅极结构110两侧的所述层间介质层106中形成源漏插塞130，所述源漏插塞电连接所述源漏掺杂层105，且所述源漏插塞130的形成工艺包括刻蚀层间介质层106以形成接触孔112的步骤、以及填充接触孔112的步骤。在刻蚀层间介质层106以形成接触孔112的步骤中，所述栅极盖帽层111能够对所述栅极结构110起到保护作用，避免接触孔112暴露所述栅极结构110，从而降低所述源漏插塞130与所述栅极结构110之间发生短路的概率。
尤其是，当采用自对准接触(self aligned contact，SAC)刻蚀工艺形成接触孔112时，侧墙103被暴露在形成接触孔112的刻蚀工艺中，位于所述栅极结构110顶部的栅极盖帽层111对所述栅极结构110起到保护作用，从而增大了SAC刻蚀工艺的工艺窗口。
此外，在形成所述源漏盖帽层115之前，还会回刻蚀部分厚度的所述源漏插塞130，所述栅极盖帽层111还能够在回刻蚀所述源漏插塞130的过程中，对所述栅极结构110顶部起到保护作用，从而降低所述栅极结构110受损的概率。相应的，隔离器区的栅极结构110的完整性较好，有利于使得所述隔离区100B中的栅极结构110能够在形成源漏插塞130的过程中，对所述源漏插塞130的形成位置起到限制作用，从而能够较好的将所述器件区100A中的所述源漏插塞130分隔开，相应的，也降低了相邻所述器件区100A中的所述源漏插塞130发生桥接的概率。
本实施例中，形成栅极盖帽层111的步骤包括：回刻蚀部分厚度的所述栅极结构110，形成凹槽(图未示)；填充所述凹槽，形成栅极盖帽层111。
本实施例中，所述栅极盖帽层111的材料为氮化硅。
结合参考图15至图17，形成所述源漏插塞130后，在所述隔离区100B中，去除所述栅极结构110以及位于所述栅极结构110下方的部分厚度的所述基底，形成由所述源漏插塞130和剩余的所述基底围成的隔离槽116。
所述隔离槽116用于为形成隔离结构提供空间位置。
具体地，刻蚀所述鳍部102后，还刻蚀部分厚度的所述衬底100，从而增大所述隔离槽116的深度，进而提高后续形成的隔离结构的隔离效果。
在其他实施例中，根据工艺需求，也可以仅刻蚀鳍部，所述隔离槽底部相应与衬底顶部齐平。
本实施例中，采用各向异性的干法刻蚀工艺，依次刻蚀所述栅极结构110以及位于所述栅极结构110下方的部分厚度的所述基底，形成所述隔离槽116。
所述各向异性的干法刻蚀工艺具有各向异性刻蚀的特性，因此其纵向刻蚀速率远远大于横向刻蚀速率，能够获得相当准确的图形传递，对所述侧墙103及所述基底的损伤较小。
需要说明的是，所述隔离槽116的底部至所述鳍部102的顶部的距离不宜过大，也不宜过小。如果所述隔离槽116的底部至所述鳍部102的顶部的距离过大，则容易导致后续在所述隔离槽中填充各膜层的工艺窗口变小，增加了工艺难度，从而影响到半导体的结构性能；如果所述隔离槽116的底部至所述鳍部102的顶部的距离过小，则容易导致后续在所述隔离槽116中形成的隔离结构的隔绝能力下降，从而影响半导体的结构性能。为此，本实施例中，所述隔离槽116的底部至所述鳍部102的顶部的距离为1000埃至2000埃。
结合参考图16和图17，在所述隔离槽116中形成隔离结构之前，还包括：去除所述隔离槽116侧壁的部分高度的侧墙103。
本实施例中，去除所述隔离槽116侧壁的部分高度的侧墙103，是为了增大所述隔离槽116的开口，更便于后续在隔离槽116中填充隔离材料层。
需要说明的是，剩余部分高度的所述侧墙103在后续所述隔离槽116中形成隔离结构117的过程中，主要对所述器件区100A中的所述源漏掺杂层105起到保护作用，降低所述源漏掺杂层105受损的概率。
需要说明的是，去除所述隔离槽116侧壁的部分高度的侧墙103的步骤包括：在所述隔离槽116内形成填充层131，所述填充层131覆盖部分高度的所述侧墙103的侧壁；形成覆盖所述器件区100A的掩膜层132；以所述掩膜层132和填充层131为掩膜，在所述隔离区100B中，去除所述填充层131露出的所述侧墙103。
所述填充层131作为刻蚀所述侧墙103的刻蚀掩膜，所述填充层131对隔离区100B中的部分高度的所述侧墙103起到保护作用，从而使得部分高度的侧墙103能够被保留。
本实施例中，所述填充层131为能够起到掩膜作用且易于去除的材料。
本实施例中，所述填充层131的材料为有机材料，例如：BARC(bottom anti-reflective coating，底部抗反射涂层)材料、ODL(organic dielectric layer，有机介电层)材料、光刻胶、DARC(dielectric anti-reflective coating，介电抗反射涂层)材料、旋涂碳(spin on carbon，SOC)、DUO(Deep UV Light Absorbing Oxide，深紫外光吸收氧化层)材料或APF(Advanced Patterning Film，先进图膜)材料。
本实施例中，所述掩膜层132主要用于保护器件区的侧墙。
本实施例中，所述掩膜层132的材料为氮化钛(TiN)、氮化钽(TaN)、氧化钛(TiOx)、氧化钽、钨碳复合材料中的一种或多种。
具体的，去除所述隔离槽116侧壁的部分高度的侧墙103的步骤包括：采用干法刻蚀工艺，刻蚀所述侧墙103。
所述干法刻蚀工艺包括各向异性的干法刻蚀工艺。所述各向异性的干法刻蚀工艺具有各向异性刻蚀的特性，因此其纵向刻蚀速率远远大于横向刻蚀速率，从而在降低侧墙103高度的同时，减小横向刻蚀量，从而对所述源漏插塞130及所述源漏盖帽层115的侧壁的损伤较小。
需要说明的是，所述侧墙103的剩余高度占所述侧墙103的初始高度的比例不宜过大，也不宜过小。如果所述侧墙103的剩余高度占所述侧墙103的初始高度的比例过大，容易影响后续在所述隔离槽中形成的隔离结构的工艺效果，从而影响半导体的电学性能；如果所述侧墙103的剩余高度占所述侧墙103的初始高度的比例过小，容易后续在所述隔离槽116中形成隔离结构117的过程中，提高了所述器件区100A中的所述源漏掺杂层105受到损伤的概率，从而影响了半导体的电学性能。为此，本实施例中，所述侧墙103的剩余高度占所述初始高度的三分之一至二分之一。
本实施例中，去除所述填充层131露出的所述侧墙103之后，还包括：去除所述填充层131和掩膜层132。
需要说明的是，去除所述填充层131和掩膜层132是为后续在所述隔离槽116中形成隔离结构117提供空间位置。
参考图18，在所述隔离槽116中形成隔离结构117。
所述隔离结构117主要用于隔断相邻器件区100A，所述隔离结构117为单扩散中断隔离结构。
所述隔离结构117的材料包括氧化硅或氮氧化硅。本实施例中，所述隔离结构117的材料为氧化硅。
本实施例中，隔离结构117的顶面和层间介质层106的顶面相齐平。
本实施例中，形成所述隔离结构117的步骤包括：在所述隔离槽116中形成隔离材料层(图未示)；平坦化所述隔离材料层，使剩余的所述隔离材料层和所述层间介质层106的顶部相齐平，剩余的所述隔离材料层作为隔离结构117。
具体地，采用流体化学气相沉积(flowable chemical vapour deposition，FCVD)工艺，在所述隔离槽116中填充隔离材料层(图未示)，并通过对隔离材料层进行平坦化处理，以形成位于隔离槽116中的隔离结构117。
FCVD工艺具有良好的间隙填充能力，有利于降低所述隔离材料层内形成空洞等缺陷的概率，相应有利于提高隔离结构117的隔离效果。
在其他实施例中，也可以采用高纵宽比(high aspect ratio process，HARP)化学气相沉积工艺形成隔离材料层。高纵宽比化学气相沉积工艺能够满足较高深宽比开口的填充需求，因此通过采用高纵宽比化学气相沉积工艺，也能提高所述隔离材料层的间隙填充效果。
相应的，本发明还提供一种半导体结构。参考图14，示出了本发明半导体结构一实施例的结构示意图。
所述半导体结构包括：基底，包括衬底100以及凸出于所述衬底100的鳍部102，沿所述鳍部102的延伸方向，所述基底包括相邻的器件区100A、以及位于相邻器件区100A之间的隔离区100B；所述隔离区100B用于形成隔离结构117；栅极结构110，位于所述器件区100A和隔离区100B的衬底100上，所述栅极结构110横跨所述鳍部102且覆盖所述鳍部102的部分顶部和部分侧壁，其中，所述隔离区100B中的所述栅极结构110用于占据所述隔离结构100B的形成位置；源漏掺杂层105，位于所述器件区100A中的所述栅极结构110两侧的鳍部102内；源漏插塞130，位于所述器件区100A中，且位于所述栅极结构110两侧的层间介质层106中，所述源漏插塞130电连接所述源漏掺杂层105；层间介质层106，位于所述栅极结构110露出的所述衬底100上，且覆盖所述栅极结构110的侧壁。
本实施例中，所述半导体结构为鳍式场效应晶体管(FinFET)。所述基底包括衬底100以及凸出于衬底100的鳍部102。在其他实施例中，当所述半导体结构为平面型场效应晶体管时，基底相应为平面型衬底。
本实施例中，所述鳍部102的材料与所述衬底100的材料相同，均为硅。在其他实施例中，所述衬底的材料还可以为锗、碳化硅、砷化镓或镓化铟，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底。
所述基底包括器件区100A、以及位于相邻器件区100A之间的隔离区100B，所述器件区100A用于形成半导体器件，所述隔离区100B用于形成隔离结构，所述隔离结构用于隔离相邻器件。
具体地，所述隔离结构为扩散中断(Single diffusion break，SDB)结构。
本实施例中，所述半导体结构还包括：隔离层101，位于鳍部102露出的衬底100上，所述隔离层101覆盖鳍部102的侧壁。所述隔离层101用于隔离相邻器件。所述隔离层101的材料可以为氧化硅、氮化硅或氮氧化硅。本实施例中，所述隔离层101的材料为氧化硅。
本实施例中，所述栅极结构110，位于所述器件区100A和隔离区100B的衬底100上，所述栅极结构110横跨所述鳍部102且覆盖所述鳍部102的部分顶部和部分侧壁，其中，所述隔离区100B中的所述栅极结构110用于占据隔离结构100B的形成位置。
需要说明的是，本实施例中，所述栅极结构110包括金属栅极结构，所述器件区的栅极结构110用于控制晶体管的沟道的开启和关断。
所述栅极结构110包括高k栅介质层107、覆盖所述高k栅介质层107的功函数层108、以及覆盖所述功函数层108的栅电极层109。
在其他实施例中，所述栅极结构也可以为多晶硅栅结构。
需要说明的是，由于所述栅极结构110的耐刻蚀度通常大于所述隔离结构的耐刻蚀度，因此，在形成所述源漏插塞130的过程中，所述隔离区100B中的所述栅极结构110能够对所述源漏插塞130的形成位置起到限制作用，能够较好的将所述器件区100A中的所述源漏插塞130分隔开，相应的，降低了相邻所述器件区100A中的所述源漏插塞130发生桥接的概率，从而提高了半导体结构的电学性能。
所述半导体结构还包括：侧墙103，位于栅极结构110的侧壁上。所述侧墙103用于保护栅极结构110的侧壁。所述侧墙103可以为单层结构或叠层结构，所述侧墙103的材料包括氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳氮化硼中的一种或多种。本实施例中，所述侧墙103为单层结构，所述侧墙103的材料为氮化硅。
本实施例中，所述半导体结构还包括：栅极盖帽层111，位于所述栅极结构110的顶部。所述栅极盖帽层111能够对所述栅极结构110起到保护作用。所述栅极盖帽层111的材料为氮化硅。
具体地，所述栅极结构110的顶部低于层间介质层106的顶部，栅极盖帽层111的顶部和层间介质层106的顶部相齐平。
本实施例中，所述源漏掺杂层105，位于所述器件区100A中的所述栅极结构110两侧的鳍部102内。
当半导体器件为PMOS晶体管时，所述源漏掺杂层105的材料为掺杂有P型离子的锗化硅，所述P型离子包括B、Ga或In。当半导体器件为NMOS晶体管时，所述源漏掺杂层105的材料为掺杂有N型离子的碳化硅或硅，所述N型离子包括P、As或Sb。
本实施例中，所述源漏插塞130，位于所述器件区100A中，且位于所述栅极结构110两侧的层间介质层106中，所述源漏插塞130电连接所述源漏掺杂层105。
所述源漏插塞130与源漏掺杂层105相接触，用于使源漏掺杂层105与外部电路或其他互连结构之间实现电连接。
本实施例中，所述源漏插塞130的材料为铜。铜的电阻率较低，有利于改善后段RC的信号延迟，提高芯片的处理速度，同时还有利于降低源漏插塞130的电阻，相应降低了功耗。在其他实施例中，源漏插塞的材料还可以为钨或钴等导电材料。
本实施例中，所述半导体结构还包括：源漏盖帽层115，位于所述源漏插塞130的顶部。
所述源漏盖帽层115对所述源漏插塞130起到保护作用，有利于在后续形成隔离结构的过程中，降低所述源漏插塞130受损的概率。
本实施例中，所述源漏盖帽层115材料包括SiO2、SiC和SiCN中的一种或多种。作为一种示例，所述源漏盖帽层115材料为SiC。
本实施例中，所述源漏插塞130的顶部低于所述层间介质层106的顶部，用于为在所述源漏插塞130的顶部形成源漏盖帽层115提供空间位置。
相应的，本实施例中，所述源漏盖帽层115的顶部与所述层间介质层106的顶部齐平。
本实施例中，所述层间介质层106位于所述栅极结构110露出的所述衬底100上，且覆盖所述栅极结构110的侧壁。
所述层间介质层106用于隔离相邻器件。所述层间介质层106的材料为绝缘材料，例如氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种。本实施例中，所述层间介质层106的材料为氮化硅。
所述半导体结构可以采用前述实施例所述的形成方法所形成，也可以采用其他形成方法所形成。对本实施例所述半导体结构的具体描述，可参考前述实施例中的相应描述，本实施例在此不再赘述。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (17)

1.一种半导体结构的形成方法，其特征在于，包括：
提供基底，包括衬底以及位于所述衬底上的鳍部，沿所述鳍部的延伸方向，所述基底包括器件区、以及位于相邻器件区之间的隔离区，所述隔离区用于形成隔离结构，所述器件区和隔离区的衬底上形成有栅极结构，所述栅极结构横跨所述鳍部且覆盖所述鳍部的部分顶部和部分侧壁，所述栅极结构两侧的所述鳍部内形成有源漏掺杂层，所述栅极结构露出的所述衬底上形成有层间介质层，所述层间介质层覆盖所述栅极结构的侧壁；
在所述器件区中，在所述栅极结构两侧的层间介质层中形成源漏插塞，所述源漏插塞电连接所述源漏掺杂层；
形成所述源漏插塞后，在所述隔离区中，去除所述栅极结构以及位于所述栅极结构下方的部分厚度的所述基底，形成由所述源漏插塞和剩余的所述基底围成的隔离槽；
在所述隔离槽中形成隔离结构。
2.如权利要求1所述的半导体结构的制作方法，其特征在于，在形成所述源漏插塞之后，在形成由所述源漏插塞和剩余的所述基底围成的隔离槽之前，所述形成方法还包括：在所述源漏插塞的顶部形成源漏盖帽层。
3.如权利要求2所述的半导体结构的制作方法，其特征在于，在形成所述源漏盖帽层之前，还包括：回刻蚀部分厚度的所述源漏插塞，使剩余的所述源漏插塞顶部低于所述层间介质层的顶部；
在所述源漏插塞的顶部形成源漏盖帽层的步骤中，所述源漏盖帽层的顶部与所述层间介质层的顶部齐平。
4.如权利要求2所述的半导体结构的制作方法，其特征在于，在形成所述源漏插塞之前，所述形成方法还包括：在所述栅极结构的顶部形成栅极盖帽层。
5.如权利要求1所述的半导体结构的制作方法，其特征在于，所述提供基底的步骤中，所述栅极结构的侧壁形成有侧墙；
形成由所述源漏插塞和剩余的所述基底围成的隔离槽之后，在所述隔离槽中形成隔离结构之前，还包括：去除所述隔离槽侧壁的部分高度的侧墙。
6.如权利要求5所述的半导体结构的制作方法，其特征在于，去除所述隔离槽侧壁的部分高度的侧墙的步骤包括：在所述隔离槽内形成填充层，所述填充层覆盖部分高度的所述侧墙的侧壁；形成覆盖所述器件区的掩膜层；以所述掩膜层和填充层为掩膜，在所述隔离区中，去除所述填充层露出的所述侧墙；
去除所述填充层露出的所述侧墙之后，还包括：去除所述填充层和掩膜层。
7.如权利要求5所述的半导体结构的制作方法，其特征在于，去除所述隔离槽侧壁的部分高度的侧墙的步骤包括：采用干法刻蚀工艺，刻蚀所述侧墙。
8.如权利要求5所述的半导体结构的制作方法，其特征在于，所述提供基底的步骤中，所述侧墙具有初始高度；
去除所述隔离槽侧壁的部分高度的侧墙后，所述侧墙的剩余高度占所述初始高度的三分之一至二分之一。
9.如权利要求1所述的半导体结构的制作方法，其特征在于，所述隔离槽的底部至所述鳍部的顶部的距离为1000埃至2000埃。
10.如权利要求1所述的半导体结构的制作方法，其特征在于，采用各向异性的干法刻蚀工艺，依次刻蚀所述栅极结构以及位于所述栅极结构下方的部分厚度的所述基底，形成所述隔离槽。
11.如权利要求1或3所述的半导体结构的制作方法，其特征在于，形成所述隔离结构的步骤包括：在所述隔离槽中形成隔离材料层；平坦化所述隔离材料层，使剩余的所述隔离材料层和所述层间介质层顶部相齐平，剩余的所述隔离材料层作为隔离结构。
12.如权利要求1所述的半导体结构的制作方法，其特征在于，所述隔离结构的材料包括氧化硅或氮氧化硅。
13.如权利要求1所述的半导体结构的制作方法，其特征在于，所述栅极结构包括金属栅极结构。
14.一种半导体结构，其特征在于，包括：
基底，包括衬底以及凸出于所述衬底的鳍部，沿所述鳍部的延伸方向，所述基底包括相邻的器件区、以及位于相邻器件区之间的隔离区；所述隔离区用于形成隔离结构；
栅极结构，位于所述器件区和隔离区的衬底上，所述栅极结构横跨所述鳍部且覆盖所述鳍部的部分顶部和部分侧壁，其中，所述隔离区中的所述栅极结构用于占据所述隔离结构的形成位置；
源漏掺杂层，位于所述器件区中的所述栅极结构两侧的鳍部内；
源漏插塞，位于所述器件区中，且位于所述栅极结构两侧的层间介质层中，所述源漏插塞电连接所述源漏掺杂层；
层间介质层，位于所述栅极结构露出的所述衬底上，且覆盖所述栅极结构的侧壁。
15.如权利要求14所述的半导体结构，其特征在于，所述半导体结构还包括：源漏盖帽层，位于所述源漏插塞的顶部。
16.如权利要求15所述的半导体结构，其特征在于，所述源漏插塞的顶部低于所述层间介质层的顶部；所述源漏盖帽层的顶部与所述层间介质层的顶部齐平。
17.如权利要求14所述的半导体结构，其特征在于，所述栅极结构包括金属栅极结构。
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