CN109087892B - 半导体结构及其形成方法、鳍式场效应晶体管的形成方法 - Google Patents

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Abstract

一种半导体结构及其形成方法、鳍式场效应晶体管的形成方法，所述形成方法包括：提供衬底，所述衬底上具有分立的鳍部、位于所述鳍部之间的隔离结构以及横跨所述鳍部的伪栅结构，所述隔离结构顶部低于所述鳍部顶部；形成至少位于所述伪栅结构侧壁上的侧墙；形成所述侧墙之后，在所述伪栅结构两侧的鳍部内形成第一凹槽；在所述第一凹槽内形成第一外延层；形成所述第一外延层之后，在所述隔离结构上形成填充层。所述填充层能够弥补形成所述第一凹槽过程中，所述隔离结构的损失，有利于减少金属栅极结构和第一外延层之间桥接问题出现的几率，有利于提高所形成的半导体结构的良率和性能。

Description

半导体结构及其形成方法、鳍式场效应晶体管的形成方法
技术领域
本发明涉及半导体制造领域，特别涉及一种半导体结构及其形成方法、鳍式场效应晶体管的形成方法。
背景技术
随着半导体工艺技术的逐步发展，半导体工艺节点遵循摩尔定律的发展趋势不断减小。为了适应工艺节点的减小，不得不不断缩短MOSFET场效应管的沟道长度。沟道长度的缩短具有增加芯片的管芯密度，增加MOSFET场效应管的开关速度等好处。
然而，随着器件沟道长度的缩短，器件源极与漏极间的距离也随之缩短，因此栅极对沟道的控制能力变差，使得亚阈值漏电(subthreshold leakage)现象，即所谓的短沟道效应(SCE：short-channel effects)更容易发生，使晶体管的沟道漏电流增大。
为了适应器件尺寸按比例缩小的要求，克服晶体管的短沟道效应，抑制漏电流，半导体工艺逐渐开始从平面晶体管向具有更高功效的三维立体式的晶体管过渡，如鳍式场效应管(FinFET)。鳍式场效应管中，栅极至少可以从两侧对超薄体(鳍部)进行控制，与平面晶体管相比栅对沟道的控制能力更强，能够很好的抑制短沟道效应；且鳍式场效应管相对于其他器件，与现有集成电路制造具有更好的兼容性。
此外，为了提高晶体管沟道内载流子的迁移率，进而提高晶体管的驱动电流，外延层被引入晶体管内，用于向晶体管的沟道区提供应力，改善晶体管的性能。但是现有技术所形成的鳍式场效应晶体管，在引入外延层之后，容易出现桥接的问题。
发明内容
本发明解决的问题是提供一种半导体结构及其形成方法、鳍式场效应晶体管的形成方法，以减少桥接现象的出现，从而提高半导体结构的电学性能。
为解决上述问题，本发明提供一种半导体结构的形成方法，包括：
提供衬底，所述衬底上具有分立的鳍部、位于所述鳍部之间的隔离结构以及横跨所述鳍部的伪栅结构，所述隔离结构顶部低于所述鳍部顶部；形成至少位于所述伪栅结构侧壁上的侧墙；形成所述侧墙之后，在所述伪栅结构两侧的鳍部内形成第一凹槽；在所述第一凹槽内形成第一外延层；形成所述第一外延层之后，在所述隔离结构上形成填充层。
相应的，本发明还提供一种半导体结构，包括：
衬底；鳍部，分立的位于所述衬底上；隔离结构，位于所述鳍部之间，所述隔离结构顶部低于所述鳍部顶部；伪栅结构，位于所述鳍部上且横跨所述鳍部；侧墙，位于所述伪栅结构的侧壁上；第一外延层，位于所述伪栅结构两侧的鳍部内；填充层，至少位于所述侧墙和所述隔离结构之间。
此外，本发明还提供一种鳍式场效应晶体管的形成方法，包括：
提供衬底，所述衬底上具有分立的鳍部、位于所述鳍部之间的隔离结构以及横跨所述鳍部的伪栅结构，所述隔离结构顶部低于所述鳍部顶部；形成至少位于所述伪栅结构侧壁上的侧墙；形成所述侧墙之后，在所述伪栅结构两侧的鳍部内形成第一凹槽；在所述第一凹槽内形成第一外延层；形成所述第一外延层之后，在所述隔离结构上形成填充层；形成层间介质层，所述层间介质层露出所述伪栅结构；去除所述伪栅结构，在所述层间介质层内形成栅极开口；在所述栅极开口内形成金属栅极结构。
与现有技术相比，本发明的技术方案具有以下优点：
在形成第一外延层之后，在所述隔离结构上形成填充层，之后再形成层间介质层以及位于所述层间介质层内的金属栅极结构。所述填充层能够弥补形成所述第一凹槽过程中，所述隔离结构的损失，因此所述填充层的形成能够提高后续工艺所形成第一外延层和金属栅极结构之间的电隔离，有利于减少金属栅极结构和第一外延层之间桥接问题出现的几率，有利于提高所形成的半导体结构的良率和性能。
本发明可选方案中，所述第一凹槽形成过程中，所述侧墙下方和所述隔离结构之间形成缝隙，所述填充层填充满所述缝隙；因此所述填充层能够在后续工艺中有效减少金属栅极结构经所述缝隙与第一外延层相接触的可能，能够有效提高第一外延层和金属栅极结构之间的电绝缘性，有利于减少桥接问题出现的几率，有利于提高良率和性能。
本发明可选方案中，所述填充层形成之后，层间介质层形成之前，去除部分填充层，保留所述缝隙中的填充层。去除部分填充层仅保留所述缝隙中填充层的做法，能够使后续工艺所形成的第一外延层更靠近所形成半导体结构的沟道，从而有利于提高第一外延层向沟道提供应力的效果，有利于提高所形成的半导体结构的性能。
附图说明
图1至图2是一种半导体结构形成方法中各个步骤对应的结构示意图；
图3至图24是本发明半导体结构形成方法一实施例中各个步骤对应的结构示意图；
图25是本发明鳍式场效应晶体管形成方法一实施例中步骤所对应的结构示意图。
具体实施方式
由背景技术可知，现有技术中引入外延层的鳍式场效应晶体管容易出现桥接的问题。现结合一种半导体结构的形成方法分析其桥接问题的原因：
参考图1至图2，示出了一种半导体结构形成方法中各个步骤对应的结构示意图。
参考图1，提供衬底11，所述衬底11上具有分立的鳍部12；在所述鳍部12露出的衬底11上形成隔离结构13；在所述鳍部12和所述隔离结构13上形成横跨所述鳍部12的伪栅结构14，所述伪栅结构14覆盖所述鳍部12部分顶部和部分侧壁的表面；在所述伪栅结构14的侧壁上形成侧墙15。
结合参考图2，图2是图1所示半导体结构沿A1A2线的剖面结构示意图。
在所述伪栅结构14两侧的鳍部12内形成第一凹槽；在所述第一凹槽内填充半导体材料形成外延层16，所述外延层16经掺杂用于形成所半导体结构的源区或漏区。
形成所述外延层16之后，所述形成方法还包括：在所述伪栅结构14露出的衬底11上形成层间介质层(图中未示出)，所述层间介质层露出所述伪栅结构14；去除所述伪栅结构14，在所述层间介质层内形成栅极开口(图中未示出)；向所述栅极开口内填充金属材料以形成金属栅极结构(图中未示出)。
由于所述侧墙15在所述隔离结构13之后形成，因此所述侧墙15位于所述隔离结构13上；而在所述伪栅结构14两侧形成所述第一凹槽时，所述隔离结构13是暴露在刻蚀环境中的，因此所暴露隔离结构13会受到所述刻蚀工艺的影响，而造成隔离结构14的损失，从而在所述侧墙15下方形成缝隙21(如图1中所示)。当所述隔离结构14损失过多时，所述缝隙21底部可能会露出所述伪栅结构14。
后续，向所述栅极开口内填充金属材料时，金属材料除了填充所述栅极开口之外，还可能填充所述缝隙21；因此所形成金属栅极结构可能经所述缝隙21与所述外延层16相接触，从而引起桥接(Bridge)问题，即所述半导体结构的金属栅极结构与所述半导体结构的源区或者漏区发生桥接，从而导致所形成的半导体结构电学性能和良率的下降。
而且当所形成的外延层16为P型外延层时，所形成的第一凹槽深度较大，因此在垂直所述衬底11表面方向上，所述外延层16与所述隔离结构13之间的距离较小；而且所形成第一凹槽深度较大，即所述伪栅结构14两侧鳍部12的刻蚀量较大，因此形成所述第一凹槽的过程中，所述隔离结构13的损失量较大，所述缝隙21露出所述伪栅结构14的可能性较大。所述外延层16与所述隔离结构13之间距离较小和所述缝隙21露出所述伪栅结构14可能性较大，都可能增大所述桥接问题出现的几率，也就是说，在具有P型外延层的半导体结构中，所述外延层16与金属栅极结构发生桥接问题的可能性更大。
为解决所述技术问题，本发明提供一种半导体结构的形成方法，通过所述填充层的形成提高后续工艺所形成第一外延层和金属栅极结构之间的电隔离，从而达到减少桥接问题出现的几率，提高所形成的半导体结构的良率和性能的目的。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图3至图24，是本发明半导体结构形成方法一实施例中各个步骤对应的结构示意图。
参考图3至图7，提供衬底110，所述衬底110上具有分立的鳍部120、位于所述鳍部120之间的隔离结构130以及横跨所述鳍部120的伪栅结构140，所述隔离结构130顶部低于所述鳍部120顶部。
其中，图3是立体图；图4是图3所示结构中沿A1A2线的剖面结构示意图；图5是图3所示结构中沿B1B2线的剖面结构示意图；图6是图4所对应的剖面结构示意图；图7是图5所对应的剖面结构示意图。
所述衬底110为后续形成半导体结构提供工艺操作平台；所形成半导体结构的沟道位于所述鳍部110内。
本实施例中，所述半导体结构为CMOS器件。所以所述衬底110包括用于形成P型器件的PMOS区域Ⅰ(如图4和图5所示)以及用于形成N型器件的NMOS区域Ⅱ(如图4和图5所示)。但是在本发明其他实施例中，所述衬底也可以仅包括用于形成P型器件的PMOS区域，或者，仅包括用于形成N型器件的NMOS区域。
需要说明的是，图3仅示出所述衬底110中PMOS区域Ⅰ内的两个鳍部120。
本实施例中，所述衬底110材料为单晶硅。本发明其他实施例中，所述衬底的材料还可以选自多晶硅、非晶硅或者锗、锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料。本发明另一些实施例中，所述衬底还可以为绝缘体上的硅衬底、绝缘体上的锗衬底或玻璃衬底等其他类型的衬底。所述衬底的材料可以是适宜于工艺需要或易于集成的材料。
本实施例中，所述鳍部120的材料与所述衬底110的材料相同，同为单晶硅。本发明其他实施例中，所述鳍部的材料也可以与所述衬底的材料不同。所述鳍部的材料也可以为锗、锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料。
本实施例中，所述衬底110和所述鳍部120可以同时形成，形成所述衬底110和所述鳍部120的步骤包括：提供初始衬底；在所述初始衬底表面形成图形化的鳍部掩膜层(图中未示出)；以所述鳍部掩膜层为掩膜，刻蚀所述初始衬底，去除部分所述初始衬底，形成所述衬底110和凸起于所述衬底110表面的所述鳍部120。
需要说明的是，本实施例中，形成所述衬底110和所述鳍部120之后，所述鳍部掩膜层被保留，因此所述鳍部掩膜层除了在形成所述衬底110和所述鳍部120的过程中，定义所述鳍部120的尺寸和位置；所述鳍部掩膜层还能够在后续工艺中定义平坦化工艺的停止位置，并起到保护所述鳍部120顶部的作用。
如图3至图5所示，所述隔离结构130覆盖所述鳍部120的部分侧壁，且所述隔离结构130顶部低于所述鳍部120顶部。所述隔离结构130作为半导体结构的隔离结构，能够在相邻器件以及相邻鳍部之间起到电学隔离的作用。所述隔离结构130位于所述鳍部120露出的所述衬底110上，且所述隔离结构130的高度低于所述鳍部120的高度。
本实施例中，所述隔离结构130的材料为氧化硅。本发明其他实施例中，所述隔离结构的材料还可以是氮化硅或氮氧化硅等其他绝缘材料。
本实施例中，形成所述隔离结构130的步骤包括：在所述鳍部120露出的衬底110上形成隔离材料层，所述隔离材料层覆盖所述鳍部120的顶部；研磨去除所述鳍部120顶部上的隔离材料层；通过回刻的方式去除剩余隔离材料层的部分厚度，露出所述鳍部120的顶部以及部分侧壁，形成所述隔离结构130；去除所述鳍部掩膜层。
如图3至图7所示，所述伪栅结构140横跨所述鳍部120且覆盖所述鳍部120部分顶部和部分侧壁。
本实施例中，采用后形成高K介质层后形成栅电极层(High K Last Metal GateLast)的工艺形成金属栅极结构，所以所述伪栅结构140为后续工艺所形成的金属栅极结构占据空间位置。
本实施例中，如图4至图7所示，所述伪栅结构140为叠层结构，所述伪栅结构140包括伪氧化层141以及位于所述伪氧化层141上的伪栅层142。
所述伪栅层142的材料为多晶硅。本发明其他实施例中，所述伪栅层的材料还可以为氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮化硅、碳氮氧化硅或非晶碳等其他材料。
所述伪氧化层141的材料为氧化硅。本发明其他实施例中，所述伪氧化层的材料还可以为氮氧化硅。
此外，本发明其他实施例中，所述伪栅结构还可以为单层结构，相应的，所述伪栅结构包括伪栅层。
具体的，形成所述伪栅结构140的步骤包括：在所述隔离结构130露出的所述鳍部120表面形成氧化材料层；在所述氧化材料层上形成伪栅材料层；在所述伪栅材料层表面形成栅极掩膜层(图中未标示)；如图4和图5所示，以所述栅极掩膜层为掩膜，刻蚀所述伪栅材料层至露出所述氧化材料层，形成位于所述氧化材料层上的伪栅层142，所述伪栅层142横跨所述鳍部120且位于所述鳍部120部分顶部和部分侧壁上；如图6和图7所示，去除所述伪栅层142露出的氧化材料层，露出所述鳍部120的表面，被所述伪栅材料层142覆盖的剩余的氧化材料层作为伪氧化层141，所以所述伪氧化层141横跨所述鳍部120且覆盖所述鳍部120部分顶部和部分侧壁的表面。
需要说明的是，形成所述伪栅结构140后，保留位于所述伪栅结构140顶部上的栅极掩膜层。所述栅极掩膜层的材料为氮化硅，所述栅极掩膜层在后续工艺过程中用于对所述伪栅结构140顶部起到保护作用。在其他实施例中，所述栅极掩膜层的材料还可以为氮氧化硅、碳化硅或氮化硼。
参考图8和图9，形成至少位于所述伪栅结构140侧壁上的侧墙143。
其中，图8是图6所对应的剖面结构示意图；图9是图7所对应的剖面结构示意图。
所述侧墙143在后续工艺中定义外延层的位置，还能够起到保护所述伪栅结构140的作用。
本实施例中，所述侧墙143为单层结构，所述侧墙143的材料为氮化硅。本发明其他实施例中，所述侧墙的材料还可以为氧化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼或碳氮化硼等其他材料。本发明另一些实施例中，所述侧墙还可以为叠层结构。
本实施例中，所述侧墙143不仅位于所述伪栅结构140的侧壁，还位于所述伪栅结构140顶部以及所述鳍部120和所述隔离结构130的表面。所以形成所述侧墙143的步骤包括：形成保护形覆盖所述伪栅结构140、所述隔离结构130以及所述衬底110的侧墙143。
本实施例中，在形成所述侧墙143之后，所述形成方法还包括：在所述伪栅结构143两侧的鳍部内形成源漏轻掺杂区(图中未示出)。具体的，本实施例中，所形成的半导体结构为CMOS器件，所以形成源漏轻掺杂区的步骤包括：在所述PMOS区域Ⅰ伪栅结构140两侧的鳍部120内形成P型源漏轻掺杂区(PLDD)(图中未示出)，所述P型源漏轻掺杂区的掺杂离子为P型离子；在所述NMOS区域Ⅱ伪栅结构140两侧的鳍部120内形成N型源漏轻掺杂区(NLDD)(图中未示出)，所述N型源漏轻掺杂区的掺杂离子为N型离子。
需要说明的是，形成源漏轻掺杂区的步骤包括：以所述PMOS区域Ⅰ内的侧墙143为掩膜，向所述PMOS区域Ⅰ伪栅结构140两侧的鳍部120注入掺杂离子；以所述NMOS区域Ⅱ内的侧墙143为掩膜，向所述NMOS区域Ⅱ伪栅结构140两侧的鳍部120注入掺杂离子：注入掺杂离子之后，进行退火处理，以激活所述掺杂离子。
参考图10至图17，形成所述侧墙143之后，在所述伪栅结构140两侧的鳍部120内形成第一凹槽(图中未示出)。
所述第一凹槽为后续第一外延层的形成提供空间位置。
本实施例中，所述衬底110包括PMOS区域Ⅰ和NMOS区域Ⅱ，而且本实施例中，以先形成P型掺杂外延层，后形成N型掺杂外延层的工艺顺序为例进行说明。因此，形成所述第一凹槽的步骤包括：在所述PMOS区域Ⅰ伪栅结构140两侧的鳍部120内形成第一凹槽。
所以形成所述第一凹槽的步骤包括：形成P区掩膜层150，所述P区掩膜层150位于所述PMOS区域Ⅰ中所述鳍部120和所述伪栅结构120上；刻蚀所述PMOS区域Ⅰ中所述伪栅结构120两侧所述鳍部120顶部上的P区掩膜层150，露出所述鳍部120，且刻蚀部分厚度的所述鳍部120，在刻蚀后的所述鳍部120内形成所述第一凹槽(图中未示出)。
需要说明的是，本发明其他实施例中，也可以按先形成N型掺杂外延层，后形成P型掺杂外延层的工艺顺序进行。
参考图10至图13，图10是图3所对应的立体图；图11是图10所示结构中垂直所述鳍部120延伸方向且与所述侧墙143间隔位置处(如图10中C1C2线所示)的剖面结构示意图；图12是图10所示结构中沿所述鳍部120延伸方向且位于所述鳍部120上位置处(如图10中D1D2线所示)的剖面结构示意图；图13是图10所示结构中垂直所述鳍部120延伸方向且位于所述侧墙143位置处(如图10中E1E2线所示)的剖面结构示意图。
所述P区掩膜层150保形覆盖PMOS区域Ⅰ的所述伪栅结构140，因此所述P区掩膜层150位于PMOS区域Ⅰ中所述侧墙143的表面上，而形成所述第一凹槽的过程中，以所述P区掩膜层150为掩膜，因此所形成的第一凹槽与所述侧墙143之间具有一定的距离，从而能够避免所述P型源漏轻掺杂区被完全去除，从而在后续所形成的第一外延层和半导体结构的沟道之间保留部分P型源漏轻掺杂区；而且，所述P区掩膜层150还位于所述鳍部120的表面上，从而能够保护所述鳍部120的侧壁，避免后续在所述鳍部120的侧壁上形成第一外延层；此外，所述P区掩膜层150还位于所述NMOS区域Ⅱ的所述衬底110上，后续作为NMOS区域ⅡN区掩膜层的一部分。
本实施例中，所述P区掩膜层150的材料为氮化硅，通过原子层沉积的方式形成。本发明其他实施例中，所述P区掩膜层的材料还可以选自氮碳化硅、氮硼化硅、氮碳氧化硅和氮氧化硅中的一种或多种。所述P区掩膜层150的材料与所述鳍部120的材料不同，所述P区掩膜层150的材料与所述隔离结构130的材料也不相同。形成所述P区掩膜层还可以为化学气相沉积或物理气相沉积等其他膜层沉积工艺。
参考图14至图17，其中图14是图10所对应的立体图；图15是图11所对应的剖面结构示意图；图16是图12所对应的剖面结构示意图；图17是图13所对应的剖面结构示意图。
本实施例中，通过干法刻蚀的方式去除所述伪栅结构140两侧的部分鳍部120以形成所述第一凹槽。具体的，所述干法刻蚀的工艺可以为各向异性刻蚀工艺。所述各向异性刻蚀工艺为反应离子刻蚀工艺，所述反应离子刻蚀工艺的参数包括：反应气体包括CF4、SF6和Ar，CF4流量为50sccm至100sccm，SF6流量为10sccm至100sccm，Ar流量为100sccm至300sccm，源功率为50W至1000W，偏置功率为50W至250W，工艺压强为50mTorr至200mTorr，工艺温度为20℃至90℃。
需要说明的是，为了增大所形成第一外延层的体积，从而提高所述第一外延层向所述半导体结构沟道区提供应力的效果，本实施例中，在刻蚀所述PMOS区域Ⅰ中所述鳍部120的过程中，还去除所述鳍部120侧壁上的所述P区掩膜层150，使剩余所述鳍部120和所述P区掩膜层150顶部齐平。
还需要说明的是，本实施例中，所述形成方法还包括：形成所述P区掩膜层150之后，刻蚀所述P区掩膜层150和所述鳍部120之前，在所述P区掩膜层150上形成第一图形层(图中未标示)，所述第一图形层覆盖所述NMOS区域II的P区掩膜层150。
所述第一图形层能够起到保护所述NMOS区域II的P区掩膜层150的作用。本实施例中，第一图形层还覆盖所述PMOS区域Ⅰ中不期望被刻蚀的区域。具体的，所述第一图形层的材料为光刻胶；在形成所述第一凹槽之后，所述第一图形层可以通过湿法去胶或者灰化的方式去除。
如图14所示，刻蚀形成所述第一凹槽的过程中，所述隔离结构130暴露在形成所述第一凹槽的刻蚀环境中，因此形成所述第一凹槽的过程中，所述刻蚀工艺还去除部分厚度的所述隔离结构130，在所述侧墙143和剩余隔离结构130之间形成缝隙210，即垂直所述衬底110表面的方向上所述隔离结构130的尺寸变小，从而形成所述缝隙210。
需要说明的是，本实施例中，虽然所述P区掩膜层150还位于所述隔离结构130上(如图10所示)，但是为了增大所形成第一外延层的尺寸，提高所述第一外延层向所述半导体结构沟道区施加应力的效果，形成所述第一凹槽的刻蚀量较大，所以位于所述隔离结构130上的所述P区掩膜层150会在形成所述第一凹槽的工艺过程中被去除，从而露出所述隔离结构130；所述隔离结构130露出后的工艺过程依旧会造成所述隔离结构130厚度的损失，所述缝隙210的形成。
具体的，形成所述第一凹槽的过程中，所述刻蚀工艺去除所述鳍部120和所述伪栅结构120露出部分厚度的所述隔离结构130，剩余的所述隔离结构130与所述伪栅结构140侧壁上的所述侧墙143之间形成所述缝隙210。
此外，本实施例中，所述P区掩膜层150也位于所述伪栅结构140的侧壁上，所以所述缝隙210位于所述伪栅结构140侧壁上的所述P区掩膜层150和所述侧墙143与剩余的所述隔离结构130之间。
需要说明的是，如图14和图15所示，本实施例中，所述鳍部120侧壁上也覆盖有所述侧墙143和所述P区掩膜层150，所以所述缝隙延伸至所述鳍部120侧壁上所述侧墙143和所述P区掩膜层150的下方。
继续参考图14至图17，形成所述第一凹槽之后，在所述第一凹槽内形成第一外延层160。
所述第一外延层160为经掺杂的外延层，作为所述半导体结构的源区或漏区。本实施例中，所述衬底110包括PMOS区域Ⅰ和NMOS区域Ⅱ，所以形成所述第一外延层160的步骤包括：所述第一外延层160为P型外延层。
本实施例中，采用选择性外延工艺向所述第一凹槽内填充半导体材料，并且在填充半导体材料的过程中原位自掺杂P型离子，从而形成P型外延层。本发明其他实施例中，所述第一外延层也可以在填充半导体材料之后，向所述第一凹槽内的半导体材料进行P型离子注入，从而形成P型外延层。
本实施例中，所述第一外延层160的材料为P型掺杂的锗硅。所以所述第一外延层160能够像所形成半导体结构的沟道提供压应力，从而提高沟道内载流子的迁移率。本发明其他实施例中，所述第一外延层160的材料也可以为P型掺杂的硅。
如图14和图15所示，形成所述第一凹槽的刻蚀量较大，即形成所述第一凹槽时去除的所述鳍部120的材料较多，剩余的所述鳍部120的高度较小，所以位于所述第一凹槽内的所述第一外延层160的高度较低；所述第一外延层160较低的高度，会使所述第一外延层160与所述缝隙210之间的距离较小，所述第一外延层160与后续所形成金属栅极结构之间的电隔离性能较弱。
需要说明的是，为了向所述第一外延层160的形成提供良好的界面基础，从而提高所形成的第一外延层160的质量，本实施例中，所述形成方法还包括：形成所述第一凹槽之后，形成所述第一外延层160之前，对所述第一凹槽进行清洗处理。
所述清洗处理既能够去除所述第一凹槽内的杂质，还能够去除所述第一凹槽底部和侧壁表面的自然氧化层(图中未示出)。
本实施例中，通过SiCoNi的方式进行所述清洗处理，所述清洗处理所采用的工艺气体包括气态氢氟酸。由于清洗处理过程中，所述隔离结构130暴露在工艺环境中，所以采用这种做法进行所述清洗处理，能够减少清洗处理过程中所述隔离结构的损失，从而避免所述缝隙210问题的恶化。
参考图18至图22，形成所述第一外延层160之后，在所述隔离结构130上形成填充层220。
其中，图18和图19是图14所对应的立体图；图20是图15所对应的剖面结构示意图；图21是图16所对应的剖面结构示意图；图22是图17所对应的剖面结构示意图。
所述填充层220能够弥补所述隔离结构130厚度的损失，从而提高所述第一外延层160与后续所形成金属栅极结构之间的电隔离性能，有利于减少所述金属栅极结构和所述第一外延层之间桥接问题出现的几率，有利于提高所形成的半导体结构的良率和性能。
本实施例中，所述侧墙143和所述隔离结构130之间具有所述缝隙210(如图14所示)，所以所述填充层220填充满所述缝隙210。因此所述填充层220能够有效减少后续所形成金属栅极结构经所述缝隙210与所述第一外延层160相接触的可能，能够有效提高所述第一外延层160和所形成金属栅极结构之间的电绝缘性，有利于减少桥接问题出现的几率，有利于提高良率和性能。
本实施例中，所述填充层220的材料为氧化硅，从而降低所述填充层220的形成对所述半导体结构性能的影响，提高工艺兼容性。本发明其他实施例中，所述填充层的材料还可以为氮化硅、氮氧化硅、碳氧化硅、碳氮化硅或碳氮氧化硅中的一种或多种。
本实施例中，通过原子层沉积的方式形成所述填充层220。原子层沉积工艺具有良好的台阶覆盖性，能够较好实现所述缝隙210的填充，从而有利于桥接问题的改善，有利于半导体结构性能的提升。
需要说明的是，所述填充层220的厚度不宜太大也不宜太小。所述填充层220厚度如果太小，则可能无法实现对所述隔离结构130厚度损失的弥补作用，可能无法填充满所述缝隙210，相应的不利于所述第一外延层160和后续所形成金属栅极结构之间电绝缘性能的提高，不利于桥接问题的改善；如果所述填充层220的厚度太大，则可能导致材料浪费、增加工艺成本的问题。所以本实施例中，所述填充层220的厚度在
Figure BDA0001321914410000131
至
Figure BDA0001321914410000132
范围内。
具体的，如图19到图22所示，本实施例中，所述形成方法还包括：形成所述填充层220之后，去除部分填充层220，保留所述缝隙210中的填充层220。
去除所述伪栅结构140、所述鳍部120和所述侧墙143所露出的填充层220，保留所述侧墙143和剩余的所述隔离结构130之间的填充层220。本实施例中，所述伪栅结构140和所述侧墙143侧壁上还具有所述P区掩膜层150，所以所述P区掩膜层150和所述隔离结构130之间的填充层220也被保留。
去除部分所述填充层220，仅保留所述缝隙210中的填充层220能够在保证所述第一外延层160和后续所形成的金属栅极结构之间绝缘性能提高的前提下，减小所述第一外延层160与所形成半导体结构沟道之间的距离，从而有利于提高所述第一外延层160向所形成半导体结构沟道施加应力的效果。
本实施例中，通过干法刻蚀的方式去除部分填充层160。具体的，所述干法刻蚀的工艺可以为各向异性刻蚀工艺。所述各向异性刻蚀工艺为反应离子刻蚀工艺。
需要说明的是，本实施例中，所述衬底110包括PMOS区域Ⅰ和NMOS区域Ⅱ，而且本实施例以先形成P型掺杂外延层，后形成N型掺杂外延层的工艺顺序为例进行说明。所以参考图23和图24，所述形成方法还包括：形成所述填充层220之后，在所述NMOS区域Ⅱ伪栅结构140两侧的鳍部120内形成第二外延层170，所述第二外延层170为N型外延层。
其中图23是图20所对应的剖面结构示意图，图24为图21所对应的剖面结构示意图。
所述第二外延层170为经掺杂的外延层，作为所述半导体结构的源区或漏区。本实施例中，所述第二外延层170为N型外延层。
具体的，形成所述第二外延层170的步骤包括：在所述NMOS区域Ⅱ伪栅结构140两侧的鳍部120内形成第二凹槽(图中未示出)；在所述第二凹槽内形成第二外延层170，所述第二外延层170为N型外延层。
所述第二凹槽为所述第二外延层170的形成提供空间位置；所述第二外延层170为经掺杂的外延层，作为所述半导体结构的源区或漏区。
形成所述第二凹槽的步骤包括：形成N区掩膜层，所述N区掩膜层位于所述NMOS区域Ⅱ中所述鳍部120和所述伪栅结构120上；刻蚀所述NMOS区域Ⅱ中所述伪栅结构120两侧所述鳍部120顶部上的N区掩膜层，露出所述鳍部120，且刻蚀部分厚度的所述鳍部120，在刻蚀后的所述鳍部120内形成所述第二凹槽(图中未示出)。
本实施例中，形成所述N区掩膜层的步骤包：形成N区材料层171，所述N区材料层171覆盖所述NMOS区域Ⅱ内的所述P区掩膜层150，所述P区掩膜层150与所述N区材料层171构成叠层结构的N区掩膜层。具体的，本实施例中，所述N区材料层171的材料为氮化硅，可以通过原子层沉积的方式形成。所以所述N区材料层171还延伸至所述PMOS区域Ⅰ内。
所述N区掩膜层能够使所形成的第二凹槽与所述NMOS区域Ⅱ内侧墙143之间具有一定的距离，从而能够避免所述N型源漏轻掺杂区被完全去除，从而在所述第二外延层170和半导体结构的沟道之间保留部分N型源漏轻掺杂区。
所述N区掩膜层的材料以及形成工艺可参考前述P区掩膜层150的相关描述，本发明在此不再赘述。
刻蚀所述NMOS区域Ⅱ中所述N区掩膜层和所述鳍部120的步骤能够去除所述NMOS区域Ⅱ中所述鳍部120的部分材料，以形成所述第二凹槽(图中未示出)。
形成所述第二凹槽的刻蚀工艺可以参考前述所述第一凹槽的相关描述，本发明在此不再赘述。
需要说明的是，本实施例中，所述形成方法还包括：形成所述N区掩膜层之后，刻蚀所述N区掩膜层和所述鳍部120之前，在所述N区掩膜层上形成第二图形层(图中未示出)，所述第二图形层覆盖所述PMOS区域Ⅰ的N区材料层171。
所述第二图形层能够起到保护所述PMOS区域Ⅰ的作用。本实施例中，第二图形层还覆盖所述NMOS区域Ⅱ中不期望被刻蚀的区域。具体的，所述第二图形层的材料为光刻胶；在形成所述第二凹槽之后，所述第二图形层可以通过湿法去胶或者灰化的方式去除。
本实施例中，采用选择性外延工艺向所述第二凹槽内填充半导体材料，并且在填充半导体材料的过程中原位自掺杂N型离子，从而形成N型外延层。本发明其他实施例中，所述第二外延层也可以在填充半导体材料之后，向所述第二凹槽内的半导体材料进行N型离子注入，从而形成N型外延层。
本实施例中，所述第二外延层170的材料为N型掺杂的磷硅。所以所述第二外延层170能够像所形成半导体结构的沟道提供拉应力，从而提高沟道内载流子的迁移率。本发明其他实施例中，所述第二外延层的材料也可以为N型掺杂的硅。
需要说明的是，本实施例中，所述形成方法还包括：形成所述第二凹槽之后，形成所述第二外延层170之前，对所述第二凹槽进行清洗处理。所述清洗处理可以参考前述所述第一凹槽的相关描述，本发明在此不再赘述。
需要说明的是，所述N区掩膜层包括所述P区掩膜层150和所述N区材料层171，即所述N区掩膜层的厚度大于所述P区掩膜层150的厚度，所以所述N区掩膜层对所述NMOS区域Ⅱ中隔离结构130的保护能力更强；而且根据工艺需要，形成所述第二凹槽的刻蚀量较小，即小于形成所述第一凹槽的刻蚀量；因此所述隔离结构130暴露在刻蚀环境中的可能性较低，所述隔离结构130出现损失的可能性较小，所以NMOS区域Ⅱ中，在所述隔离结构130和所述侧墙134之间形成缝隙的可能性较低。而且形成所述第二凹槽时较小的刻蚀量，会使所述第二外延层170的位置较高；所述第二外延层170较高的位置，能够增大所述第二外延层170与所述隔离结构130之间的距离，从而能够有效提高所述第二外延层170与后续所形成的金属栅极结构之间的电隔离性能。
还需要说明的是，本实施例以先形成P型掺杂外延层，后形成N型掺杂外延层的工艺顺序为例进行说明。本发明其他实施例中，也可以按照先形成N型掺杂外延层，后形成P型掺杂外延层的工艺顺序进行。
相应的，本发明还提供一种半导体结构。参考图19，结合参考图23和图24，所述半导体结构包括：衬底110；鳍部120，分立的位于所述衬底110上；隔离结构130，位于所述鳍部120之间，所述隔离结构130顶部低于所述鳍部120顶部；伪栅结构140，位于所述鳍部120上且横跨所述鳍部120；侧墙143，位于所述伪栅结构140的侧壁上；第一外延层160，位于所述伪栅结构140两侧的鳍部120内；填充层220，至少位于所述侧墙143和所述隔离结构130之间。
所述填充层220能够弥补所述隔离结构130厚度的损失，从而提高所述第一外延层160与后续所形成金属栅极结构之间的电隔离性能，有利于减少所述金属栅极结构和所述第一外延层之间桥接问题出现的几率，有利于提高所形成的半导体结构的良率和性能。
本实施例中，所述侧墙143和所述隔离结构130之间具有所述缝隙210(如图14所示)，所以所述填充层220填充满所述缝隙210。因此所述填充层220能够有效减少后续所形成金属栅极结构经所述缝隙210与所述第一外延层160相接触的可能，能够有效提高所述第一外延层160和所形成金属栅极结构之间的电绝缘性，有利于减少桥接问题出现的几率，有利于提高良率和性能。
本实施例中，所述填充层220的材料为氧化硅，从而降低所述填充层220的形成对所述半导体结构性能的影响，提高工艺兼容性。本发明其他实施例中，所述填充层的材料还可以为氮化硅、氮氧化硅、碳氧化硅、碳氮化硅或碳氮氧化硅中的一种或多种。
需要说明的是，所述填充层220的厚度不宜太大也不宜太小。所述填充层220厚度如果太小，则可能无法实现对所述隔离结构130厚度损失的弥补作用，可能无法填充满所述缝隙210，相应的不利于所述第一外延层160和后续所形成金属栅极结构之间电绝缘性能的提高，不利于桥接问题的改善；如果所述填充层220的厚度太大，则可能导致材料浪费、增加工艺成本的问题。所以本实施例中，所述填充层220的厚度在
Figure BDA0001321914410000171
至
Figure BDA0001321914410000172
范围内。
本实施例中，所述填充层220仅位于所述缝隙210内，所述侧墙143和所述隔离结构130之间。此外，所述伪栅结构140和所述侧墙143侧壁上还具有所述P区掩膜层150，所以所述填充层220还位于所述P区掩膜层150和所述隔离结构130之间。
仅保留所述缝隙210中的填充层220能够在保证所述第一外延层160和后续所形成金属栅极结构之间绝缘性能提高的前提下，减小所述第一外延层160与所形成半导体结构沟道之间的距离，从而有利于提高所述第一外延层160向所形成半导体结构沟道施加应力的效果。
此外，本实施例中，所述衬底110包括用于形成P型器件的PMOS区域Ⅰ(如图25所示)，所以所述第一外延层160为P型外延层。所述衬底110还包括：用于形成N型器件的NMOS区域Ⅱ(如图25所示)；所以所述半导体结构还包括：第二外延层170，位于所述NMOS区域Ⅱ伪栅结构140两侧的鳍部120内，所述第二外延层170为N型外延层。
需要说明的是，本实施例中，所述半导体结构通过本发明半导体结构形成方法形成，所以所述半导体结构的具体技术方案参考前述半导体结构形成方法的具体实施例，本发明在此不再赘述。
此外，本发明还提供一种鳍式场效应晶体管的形成方法。参考图3至图25，示出了本发明鳍式场效应晶体管形成方法一实施例各个步骤对应的结构示意图。所述鳍式场效应晶体管的形成方法包括：如图3至图7所示，提供衬底110，所述衬底110上具有分立的鳍部120、位于所述鳍部120之间的隔离结构130以及横跨所述鳍部120的伪栅结构140，所述隔离结构130顶部低于所述鳍部120顶部；如图8和图9所示，形成至少位于所述伪栅结构140侧壁上的侧墙143；如图10至图17所示，形成所述侧墙143之后，在所述伪栅结构140两侧的鳍部120内形成第一凹槽(图中未示出)；如图14至图17所示，在所述第一凹槽内形成第一外延层160；如图18至图24所示，形成所述第一外延层160之后，在所述隔离结构130上形成填充层220。
所述衬底110、所述鳍部120、所述隔离结构130、所述伪栅结构140、所述侧墙143、所述第一凹槽、所述第一外延层160以及所述填充层220的形成过程与前述半导体结构的形成方法相同，具体技术方案参考前述半导体结构形成方法的实施例，本发明在此不再赘述。
参考图25，形成层间介质层181，所述层间介质层181露出所述伪栅结构140(如图24所示)。
所述层间介质层181位于所述伪栅结构140露出的所述隔离结构130上，从而实现相邻半导体结构以及相邻鳍部120之间的电隔离；还能够围成栅极开口，从而定义所形成的金属栅极结构的尺寸和位置。
本实施例中，所述层间介质层181的材料为氧化硅。本发明其他实施例中，所述层间介质层的材料还可以为氮化硅、氮氧化硅或碳氮氧化硅等其他介质材料。
具体的，所述层间介质层181的形成步骤包括：在所述伪栅结构140露出的隔离结构130上形成介质材料层，所述介质材料层覆盖所述伪栅结构140；研磨去除高于所述伪栅结构140的介质材料层，露出所述伪栅结构140的顶部。
本实施例中，所述伪栅结构140顶部还具有栅极掩膜(图中未标示)，所以形成所述层间介质层181的过程中，去除高于所述伪栅结构140的介质材料层的同时，去除所述栅极掩膜，露出所述伪栅结构140。
需要说明的是，本实施例中，形成所述填充层220之后，去除部分所述填充层220，仅保留所述缝隙210(如图14所示)内的填充层220，因此，所述填充层220仅位于所述侧墙143和所述隔离结构130之间。本发明其他实施例中，形成所述填充层之后，也可以不去除所述填充层，因此所述填充层不仅位于所述侧墙143和所述隔离结构130之间，还延伸至所述层间介质层181和所述隔离结构130之间。
继续参考图25，去除所述伪栅结构140，在所述层间介质层181内形成栅极开口(图中未示出)；在所述栅极开口内形成金属栅极结构180。
所述栅极开口为后续金属栅极结构的形成提供空间位置。
本实施例中，去除所述伪栅结构140的步骤包括：通过干法刻蚀的方式去除所述伪栅结构140。这种做法能够降低去除所述伪栅结构140对所述层间介质层181的影响，有利于性能和良率的提高。
由于所述隔离结构130上形成有所述填充层220(如图19所示)，因此所述隔离结构130的损失能够通过所述填充层220补充；本实施例中，所述侧墙143和所述隔离结构130之间由所述填充层220填充，因此所述侧墙143和所述隔离结构130之间并不存在缝隙，所以所述栅极开口并未露出所述第一外延层160，即所述栅极开口和所述第一外延层160之间并未相连，具有有效的隔离。
所述金属栅极结构180作为所述半导体结构的栅极结构，能够控制所形成半导体结构沟道的导通和截断。
所述金属栅极结构180包括：栅介质层(Interfacial Layer，IL)(图中未示出)和金属层(图中未示出)，所以形成所述金属栅极结构180的步骤包括：在所述栅极开口底部和侧壁上形成栅介质层；在所述栅介质层上形成金属层。其中，所述栅介质层包括界面层和高K栅介质层，所以形成所述栅介质层的步骤包括：在所述栅极开口底部和侧壁上形成界面层；在所述界面层上形成高K介质层。
所述界面层覆盖所述栅极开口底部露出的所述鳍部120表面，位于所述鳍部120和所形成的高K介质层之间，能够为所述高K介质层的形成提供良好的界面基础，从而能够有效提高所形成高K介质层的质量。本实施例中，所述界面层的材料为氧化硅或氮氧化硅。
所述高K介质层的材料为相对介电常数大于氧化硅相对介电常数的介质材料。所述高K介质层能够有效实现后续所形成的金属层和所形成的半导体结构沟道之间的电隔离。本实施例中，所述高K介质层的材料为氧化铪。在本发明其他实施例中，所述高K介质层的材料还可以为氧化锆、氧化镧、氧化铝、氧化钛、钛酸锶、氧化铝镧、氧化钇、氮氧化铪、氮氧化锆、氮氧化镧、氮氧化铝、氮氧化钛、氮氧化锶钛、氮氧化镧铝、氮氧化钇中的一种或多种。
所述金属层能够实现所述金属栅极结构180与外部电路的电连接。本实施例中，所述金属层的材料为钨。本发明其他实施例中，所述金属层的材料也可以为铜等其他金属材料。形成所述金属层的步骤包括：向形成有栅介质层的栅极开口内填充金属材料，形成金属材料层，所述金属材料层覆盖所述层间介质层181；去除高于所述层间介质层181顶部的金属材料层，至露出所述层间介质层181，形成位于所述层间介质层181内的金属层。
由于所述填充层220能够弥补所述隔离结构130的损失，从而使所述侧墙143和所述隔离结构130之间并不存在缝隙，所形成的栅极开口与所述第一外延层160之间能够具有有效隔离，因此所述栅极开口内形成金属栅极结构时，所述金属栅极结构180与所述第一外延层160(如图19所示)之间具有有效的电隔离，有利于减少所述金属栅极结构180和所述第一外延层160之间桥接问题出现的几率，有利于提高所形成的半导体结构的良率和性能。
综上，所述填充层能够弥补形成所述第一凹槽过程中，所述隔离结构的损失，能够提高后续工艺所形成第一外延层和金属栅极结构之间的电隔离，有利于减少金属栅极结构和第一外延层之间桥接问题出现的几率，有利于提高所形成的半导体结构的良率和性能。而且所述填充层仅位于所述侧墙和所述隔离结构之间，能够在保证第一外延层和金属栅极结构之间绝缘性能提高的前提下，减小第一外延层与所形成半导体结构沟道之间的距离，从而有利于提高第一外延层向所形成半导体结构沟道施加应力的效果。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (18)

1.一种半导体结构的形成方法，其特征在于，包括：
提供衬底，所述衬底上具有分立的鳍部、位于所述鳍部之间的隔离结构以及横跨所述鳍部的伪栅结构，所述隔离结构顶部低于所述鳍部顶部；
形成至少位于所述伪栅结构侧壁上的侧墙；
形成所述侧墙之后，在所述伪栅结构两侧的鳍部内形成第一凹槽；
在所述第一凹槽内形成第一外延层；
形成所述第一外延层之后，在所述隔离结构上形成填充层。
2.如权利要求1所述的形成方法，其特征在于，通过原子层沉积的方式形成所述填充层。
3.如权利要求1所述的形成方法，其特征在于，所述填充层的材料为氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种。
4.如权利要求1所述的形成方法，其特征在于，所述填充层的厚度在20埃至100埃范围内。
5.如权利要求1所述的形成方法，其特征在于，通过干法刻蚀的方式去除所述伪栅结构两侧的部分鳍部以形成所述第一凹槽。
6.如权利要求1或5所述的形成方法，其特征在于，形成所述第一凹槽的过程中，还去除部分厚度的所述隔离结构，在所述侧墙和剩余隔离结构之间形成缝隙；
所述填充层填充满所述缝隙。
7.如权利要求6所述的形成方法，其特征在于，所述形成方法还包括：形成所述填充层之后，去除部分填充层，保留所述缝隙中的填充层。
8.如权利要求7所述的形成方法，其特征在于，通过干法刻蚀的方式去除部分填充层。
9.如权利要求1所述的形成方法，其特征在于，所述衬底包括用于形成P型器件的PMOS区域；
在所述PMOS区域伪栅结构两侧的鳍部内形成第一凹槽；
所述第一外延层为P型外延层。
10.如权利要求9所述的形成方法，其特征在于，所述衬底还包括用于形成N型器件的NMOS区域；
所述形成方法还包括：形成所述填充层之后，在所述NMOS区域伪栅结构两侧的鳍部内形成第二外延层，所述第二外延层为N型外延层。
11.如权利要求1所述的形成方法，其特征在于，所述形成方法还包括：形成所述第一凹槽之后，形成所述第一外延层之前，对所述第一凹槽进行清洗处理。
12.如权利要求11所述的形成方法，其特征在于，通过SiCoNi的方式进行所述清洗处理，所述清洗处理所采用的工艺气体包括气态氢氟酸。
13.一种半导体结构，其特征在于，包括：
衬底；
鳍部，分立的位于所述衬底上；
隔离结构，位于所述鳍部之间，所述隔离结构顶部低于所述鳍部顶部；
伪栅结构，位于所述鳍部上且横跨所述鳍部；
侧墙，位于所述伪栅结构的侧壁上；
第一外延层，位于所述伪栅结构两侧的鳍部内；
填充层，至少位于所述侧墙和所述隔离结构之间，所述填充层的材料为氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅或碳氮氧化硅。
14.如权利要求13所述的半导体结构，其特征在于，所述填充层的厚度在20埃至100埃范围内。
15.如权利要求13所述的半导体结构，其特征在于，所述衬底包括用于形成P型器件的PMOS区域；
所述第一外延层位于所述PMOS区域伪栅结构两侧的鳍部内，所述第一外延层为P型外延层。
16.如权利要求15所述的半导体结构，其特征在于，所述衬底还包括用于形成N型器件的NMOS区域；
所述半导体结构还包括：第二外延层，位于所述NMOS区域伪栅结构两侧的鳍部内，所述第二外延层为N型外延层。
17.一种鳍式场效应晶体管的形成方法，其特征在于，包括：
提供衬底，所述衬底上具有分立的鳍部、位于所述鳍部之间的隔离结构以及横跨所述鳍部的伪栅结构，所述隔离结构顶部低于所述鳍部顶部；
形成至少位于所述伪栅结构侧壁上的侧墙；
形成所述侧墙之后，在所述伪栅结构两侧的鳍部内形成第一凹槽；
在所述第一凹槽内形成第一外延层；
形成所述第一外延层之后，在所述隔离结构上形成填充层；
形成层间介质层，所述层间介质层露出所述伪栅结构；
去除所述伪栅结构，在所述层间介质层内形成栅极开口；
在所述栅极开口内形成金属栅极结构。
18.如权利要求17所述的形成方法，其特征在于，所述填充层还位于所述层间介质层和所述隔离结构之间。
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