CN111554635B - 半导体结构及其形成方法 - Google Patents

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Abstract

一种半导体结构及其形成方法，形成方法包括：提供用于形成MOS晶体管的基底，包括第一区域和第二区域，基底包括衬底以及位于衬底上分立的鳍部，第一区域的相邻鳍部和衬底之间围成第一凹槽，第二区域的相邻鳍部和衬底之间围成第二凹槽，第二凹槽的深度小于第一凹槽的深度；在鳍部露出的衬底上形成第一隔离层，第一隔离层露出第二凹槽底部；形成第一隔离层后，对第二凹槽底部进行离子掺杂处理，掺杂离子类型与MOS晶体管的导电类型相反；进行离子掺杂处理之后，在第一隔离层上形成第二隔离层，第二隔离层还位于第二凹槽内且覆盖鳍部的部分侧壁。本发明实施例有利于简化工艺流程、降低工艺成本，优化了半导体结构的电学性能。

Description

半导体结构及其形成方法
技术领域
本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。
背景技术
在半导体制造中，随着超大规模集成电路的发展趋势，集成电路特征尺寸持续减小，为了适应更小的特征尺寸，金属-氧化物-半导体场效应晶体管(Metal-Oxide-Semiconductor Field-Effect Transistor，MOSFET)的沟道长度也相应不断缩短。然而，随着器件沟道长度的缩短，器件源极与漏极间的距离也随之缩短，因此栅极结构对沟道的控制能力随之变差，栅极电压夹断(pinch off)沟道的难度也越来越大，使得亚阈值漏电(subthreshold leakage)现象，即所谓的短沟道效应(SCE：short-channel effects)更容易发生。
因此，为了减小短沟道效应的影响，半导体工艺逐渐开始从平面MOSFET向具有更高功效的三维立体式的晶体管过渡，如鳍式场效应晶体管(FinFET)。FinFET中，栅极结构至少可以从两侧对超薄体(鳍部)进行控制，与平面MOSFET相比，栅极结构对沟道的控制能力更强，能够很好的抑制短沟道效应；且FinFET相对于其他器件，与现有集成电路制造具有更好的兼容性。
发明内容
本发明实施例解决的问题是提供一种半导体结构及其形成方法，优化半导体结构的电学性能。
为解决上述问题，本发明实施例提供一种半导体结构的形成方法，包括：提供用于形成MOS晶体管的基底，包括第一区域和第二区域，所述基底包括衬底以及位于所述衬底上分立的鳍部，所述第一区域的相邻鳍部和衬底之间围成第一凹槽，所述第二区域的相邻鳍部和衬底之间围成第二凹槽，所述第二凹槽的深度小于所述第一凹槽的深度；在所述鳍部露出的衬底上形成第一隔离层，所述第一隔离层露出所述第二凹槽底部；形成所述第一隔离层后，对所述第二凹槽底部进行离子掺杂处理，所述掺杂离子类型与MOS晶体管的导电类型相反；进行所述离子掺杂处理之后，在所述第一隔离层上形成第二隔离层，所述第二隔离层还位于所述第二凹槽内且覆盖所述鳍部的部分侧壁。
可选的，形成所述第一隔离层后，对所述第二凹槽底部进行离子掺杂处理之前，还包括：在所述第一隔离层露出的鳍部侧壁上形成侧壁层。
可选的，形成所述侧壁层的步骤包括：形成保形覆盖所述鳍部顶部和侧壁、以及所述第一隔离层顶部的侧壁材料层；去除位于所述鳍部顶部和第一隔离层顶部的侧壁材料层，保留鳍部侧壁上的侧壁材料层作为所述侧壁层。
可选的，采用原子层沉积工艺形成所述侧壁材料层。
可选的，采用无掩膜干法刻蚀工艺去除位于所述鳍部顶部和第一隔离层顶部的侧壁材料层。
可选的，所述侧壁层的材料为介电材料。
可选的，所述侧壁层的材料为氮化硅、氮氧化硅、或氧化硅。
可选的，形成所述侧壁层的步骤中，沿垂直于所述鳍部侧壁的方向，所述侧壁层的厚度为20埃米至50埃米。
可选的，形成所述第二隔离层的步骤包括：在所述鳍部露出的第一隔离层上形成隔离材料层，所述隔离材料层覆盖所述鳍部顶部且位于所述第二凹槽内；平坦化所述隔离材料层顶部；平坦化所述隔离材料层顶部后，去除部分厚度的所述隔离材料层，保留剩余隔离材料层作为所述第二隔离层。
可选的，形成所述第二隔离层的步骤中，所述第二隔离层顶部至第二凹槽底部的距离为100埃米至300埃米。
可选的，形成所述第一隔离层的步骤中，所述第一隔离层的厚度为300埃米至500埃米。
可选的，所述基底用于形成NMOS晶体管，所述离子掺杂处理的掺杂离子类型为P型；或者，所述基底用于形成PMOS晶体管，所述离子掺杂处理的掺杂离子类型为N型。
相应的，本发明实施例还提供一种半导体结构，包括：基底，用于形成MOS晶体管，包括衬底以及分立于所述衬底上的鳍部，所述基底包括第一区域和第二区域，所述第一区域的相邻鳍部和衬底之间围成第一凹槽，所述第二区域的相邻鳍部和衬底之间围成第二凹槽，所述第二凹槽的深度小于所述第一凹槽的深度，所述第二凹槽底部的衬底内具有掺杂离子，所述掺杂离子的类型与MOS晶体管的导电类型相反；第一隔离层，位于所述鳍部露出的衬底上，所述第一隔离层露出第二凹槽底部；第二隔离层，位于所述第一隔离层上，所述第二隔离层还位于第二凹槽内且覆盖所述鳍部的部分侧壁。
可选的，所述半导体结构还包括：侧壁层，位于所述鳍部和第二隔离层之间。
可选的，所述侧壁层的材料为介电材料。
可选的，所述侧壁层的材料为氮化硅、氮氧化硅、或氧化硅。
可选的，沿垂直于所述鳍部侧壁的方向，所述侧壁层的厚度为20埃米至50埃米。
可选的，所述第二隔离层顶部至第一凹槽底部的距离为100埃米至300埃米。
可选的，所述第一隔离层的厚度为300埃米至500埃米。
可选的，所述MOS晶体管为NMOS晶体管，所述掺杂离子的类型为P型；或者，所述MOS晶体管为PMOS晶体管，所述掺杂的离子类型为N型。
与现有技术相比，本发明实施例的技术方案具有以下优点：
本发明实施例中在所述鳍部露出的衬底上形成第一隔离层，所述第一隔离层露出所述第二凹槽底部，后续对所述第二凹槽底部进行离子掺杂处理的步骤中，通过所述第一隔离层，即可实现对所述第一区域衬底的保护作用，从而有利于避免将离子掺杂到第一区域的衬底内；与形成填充于第一区域相邻鳍部之间并露出第二凹槽底部的掩膜层的方式对第一区域衬底进行保护的方案相比，本发明实施例中，后续不需进行去除第一隔离层的步骤，避免进行去除第一区域相邻鳍部之间掩膜层的步骤，这不仅简化了工艺流程，还避免了出现掩膜层难以被完全去除的问题，从而避免了残留的掩膜层材料对半导体结构的电学性能产生不良影响；此外，形成所述第一隔离层的步骤不需用到光罩，有利于降低工艺成本。
附图说明
图1至图3是一种半导体结构的形成方法中各步骤对应的结构示意图；
图4至图11是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
具体实施方式
目前所形成的器件仍有性能不佳的问题。现结合一种半导体结构的形成方法分析器件性能不佳的原因。
参考图1至图3，示出了一种半导体结构的形成方法中各步骤对应的结构示意图。
参考图1，提供用于形成MOS晶体管的基底，包括第一区域i和第二区域ii，所述基底包括衬底1以及位于所述衬底1上分立的鳍部2，所述第一区域i的相邻鳍部2和衬底1之间围成第一凹槽10，所述第二区域ii的相邻鳍部2和衬底1之间围成第二凹槽20，所述第二凹槽20的深度小于所述第一凹槽10的深度。
参考图2，形成覆盖所述第一区域i的鳍部2和衬底1的掩膜层3，所述掩膜层3露出所述第二凹槽20底部。具体地，形成所述掩膜层3的步骤包括：在所述鳍部2露出的衬底1上形成掩膜材料层(图未示)；在所述掩膜材料层上形成图形层4，以所述图形层4为掩膜，去除位于所述第二凹槽20内的掩膜材料层，剩余掩膜材料层作为所述掩膜层3。
参考图3，以所述掩膜层3为掩膜，对所述第二凹槽20底部进行离子掺杂处理30，所述掺杂离子类型与MOS晶体管的导电类型相反。
所述形成方法中，形成所述掩膜层3的步骤需要用到光罩，工艺成本较高；而且，后续还需进行去除所述掩膜层3的步骤，随着半导体结构的关键尺寸的进一步缩小，相邻所述鳍部2之间的距离越来越小，第一凹槽10的深宽比也越来越大，后续去除第一区域i上相邻鳍部2之间掩膜层3的难度较大，容易导致所述掩膜层3难以被完全去除，进而容易导致残留的掩膜层3材料对半导体结构的电学性能产生不良影响。
为了解决所述技术问题，本发明实施例提供一种半导体结构的形成方法，包括：提供用于形成MOS晶体管的基底，包括第一区域和第二区域，所述基底包括衬底以及位于所述衬底上分立的鳍部，所述第一区域的相邻鳍部和衬底之间围成第一凹槽，所述第二区域的相邻鳍部和衬底之间围成第二凹槽，所述第二凹槽的深度小于所述第一凹槽的深度；在所述鳍部露出的衬底上形成第一隔离层，所述第一隔离层露出所述第二凹槽底部；形成所述第一隔离层后，对所述第二凹槽底部进行离子掺杂处理，所述掺杂离子类型与MOS晶体管的导电类型相反；进行所述离子掺杂处理之后，在所述第一隔离层上形成第二隔离层，所述第二隔离层还位于所述第二凹槽内且覆盖所述鳍部的部分侧壁。
本发明实施例中在所述鳍部露出的衬底上形成第一隔离层，所述第一隔离层露出所述第二凹槽底部，后续对所述第二凹槽底部进行离子掺杂处理的步骤中，通过所述第一隔离层，即可实现对所述第一区域衬底的保护作用，从而有利于避免将离子掺杂到第一区域的衬底内；与形成填充于第一区域相邻鳍部之间并露出第二凹槽底部的掩膜层的方式对第一区域衬底进行保护的方案相比，本发明实施例中，后续不需进行去除第一隔离层的步骤，避免进行去除第一区域相邻鳍部之间掩膜层的步骤，这不仅简化了工艺流程，还避免了出现掩膜层难以被完全去除的问题，从而避免了残留的掩膜层材料对半导体结构的电学性能产生不良影响；此外，形成所述第一隔离层的步骤不需用到光罩，有利于降低工艺成本。
为使本发明实施例的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图4至图11是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
参考图4，提供用于形成MOS晶体管的基底，包括第一区域I和第二区域II，所述基底包括衬底101以及位于所述衬底101上分立的鳍部102，所述第一区域I的相邻鳍部102和衬底101之间围成第一凹槽100，所述第二区域II的相邻鳍部102和衬底101之间围成第二凹槽200，所述第二凹槽200的深度小于所述第一凹槽100的深度。
所述第一区域I的基底用于形成第一MOS晶体管，所述第二区域II的基底用于形成第二MOS晶体管，且所述第二MOS晶体管的功率大于第一MOS晶体管的功率。
本实施例中，所述第一区域I和第二区域II为相邻的区域。其他实施例中，所述第一区域和第二区域还可以为相间隔的区域。
所述衬底101用于为后续形成半导体结构提供工艺平台。
本实施例中，所述衬底101为硅衬底。在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，所述衬底还可以为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。
所述鳍部102用于后续提供鳍式场效应晶体管的导电沟道。
本实施例中，所述鳍部102与所述衬底101由对同一半导体层进行刻蚀所得到。在其他实施例中，所述鳍部也可以是外延生长于所述衬底上的半导体层，从而达到精确控制所述鳍部高度的目的。
因此，本实施例中，所述鳍部102的材料与所述衬底101的材料相同，所述鳍部102的材料为硅。其他实施例中，所述鳍部的材料还可以是锗、锗化硅、碳化硅、砷化镓或镓化铟。
后续制程还包括：在所述鳍部102露出的衬底101上形成第一隔离层，所述第一隔离层还填充于所述第一凹槽100内；在所述第一隔离层上形成第二隔离层，第二隔离层还位于所述第二凹槽200内。第一隔离层和第二隔离层的材料通常为氧化硅，氧化硅的导热系数小于硅，因此，所述衬底101的散热能力高于第一隔离层和第二隔离层，且与第一MOS晶体管相比，第二MOS晶体管的功率较大，产生的热能较多，通过使第二凹槽200的深度小于所述第一凹槽100的深度，从而使第二MOS晶体管的衬底101材料较多，有利于改善第二MOS晶体管的自热效应(Self Heating Effect，SHE)。
需要说明的是，本实施例中，所述基底上还形成有鳍部掩膜层103，位于所述鳍部102顶部。
所述鳍部掩膜层103用于作为形成所述鳍部102和衬底101的刻蚀掩膜，所述鳍部掩膜层103还可以在后续工艺制程中保护所述鳍部102顶部。本实施例中，所述鳍部掩膜层112的材料为氮化硅。
结合参考图5，本实施例中，提供用于形成MOS晶体管的基底后，形成方法还包括：形成保形覆盖所述鳍部102表面和衬底101表面的保护层104。具体地，所述保护层104还保形覆盖所述鳍部掩膜层103顶部和侧壁。
所述保护层104用于在后续形成第一隔离层的步骤中，保护所述鳍部102和衬底101，避免所述鳍部102和衬底101的表面被形成第一隔离层的工艺氧化。
本实施例中，所述保护层104的材料为氧化硅。在其他实施例中，所述保护层的材料还可以为氮化硅或氮氧化硅。
具体地，采用原子层沉积工艺形成所述保护层104，有利于提高所述保护层104的厚度均一性、以及保护层104的保形覆盖能力，且能够精确控制保护层104的厚度。
参考图6至图7，在所述鳍部102露出的衬底101上形成第一隔离层106(如图7所示)，所述第一隔离层106露出所述第二凹槽200底部。
所述第一隔离层106用于实现相邻器件之间的电性隔离。
而且，所述第一隔离层106仅露出所述第二凹槽200底部，后续对所述第二凹槽200的底部进行离子掺杂处理的步骤中，通过所述第一隔离层106，即可实现对所述第一区域I的衬底101的保护作用，从而有利于避免将离子掺杂到第一区域I的衬底101内；与形成填充于第一区域相邻鳍部之间并露出第二凹槽底部的掩膜层的方式以对第一区域衬底进行保护的方案相比，后续不需进行去除第一隔离层106的步骤，避免进行去除第一区域相邻鳍部之间掩膜层的步骤，简化了工艺流程，且相邻鳍部102之间的距离较小，第一凹槽100的深度也较大，因此第一凹槽100的深宽比相应较大，去除第一区域相邻鳍部之间掩膜层的难度也较大，因此，通过省去去除第一区域的相邻鳍部之间掩膜层的步骤，不仅降低了形成所述半导体结构的工艺难度，还避免了由于去除掩膜层的难度较大所导致掩膜层难以被完全去除的问题，进而避免了残留的掩膜层材料对半导体结构的电学性能产生不良影响；此外，形成所述第一隔离层106的步骤不需用到光罩，有利于降低工艺成本。
因此，所述第一隔离层106的材料为绝缘材料。具体地，本实施例中，所述第一隔离层106的材料为氧化硅。氧化硅是工艺常用、成本较低的介电材料，且具有较高的工艺兼容性，有利于降低形成第一隔离层106的工艺难度和工艺成本；此外，氧化硅的介电常数较小，还有利于提高后续第一隔离层106的用于隔离相邻器件的作用。在其他实施例中，所述第一隔离层的材料还可以为氮化硅、氮氧化硅等其他绝缘材料。
具体地，本实施例中，形成所述第一隔离层106的步骤包括：在所述鳍部102露出的衬底101上形成第一隔离材料层105(如图6所示)，所述第一隔离材料层105覆盖所述鳍部102顶部且位于所述第一凹槽100和第二凹槽200内；平坦化所述第一隔离材料层105顶部；平坦化所述第一隔离材料层105顶部后，去除部分厚度的所述第一隔离材料层105，保留剩余第一隔离材料层105作为所述第一隔离层106。
本实施例中，采用流动性化学气相沉积(Flowable Chemical Vapor Deposition,FCVD)工艺形成所述第一隔离材料层105。流动性化学气相沉积工艺具有良好的填充能力，适用于填充高深宽比的开口，有利于降低所述第一隔离材料层105内形成空洞等缺陷的概率，相应有利于提高第一隔离层106的成膜质量。
本实施例中，采用化学机械平坦化(Chemical Mechanic Planarization，CMP)工艺对平坦化所述第一隔离材料层105，从而提高第一隔离材料层105的顶部平坦度，相应提高了第一隔离层106顶部的高度均一性。
平坦化所述第一隔离材料层105后，采用干法刻蚀工艺去除部分厚度的第一隔离材料层105，有利于精确控制所述第一隔离材料层105的去除厚度，降低对其他膜层结构的损伤。
需要说明的是，本实施例中，所述保护层104和第一隔离材料层106的材料相同，因此，在去除部分厚度的所述第一隔离材料层105的步骤中，也去除了部分高度的所述保护层104。
还需要说明的是，所述第一隔离层106的厚度不宜过小，否则后续进行离子掺杂处理的步骤中，离子掺杂到第一区域I衬底101内的概率较高；所述第一隔离层106的厚度也不宜过大，否则难以满足露出第二凹槽200底部的要求。为此，本实施例中，综合上述两个因素，并考虑到降低形成所述第一隔离层106的工艺复杂度，所述第一隔离层106的厚度为300埃米至500埃米。
结合参考图8，形成所述第一隔离层106后，还包括：在所述第一隔离层106露出的鳍部102侧壁上形成侧壁层107。
所述侧壁层107用于在后续对第二凹槽200进行离子掺杂处理的步骤中，对第一隔离层106露出的鳍部102侧壁起到保护作用，避免将所述离子掺杂到鳍部102的侧壁内、以及避免所述离子掺杂处理对鳍部102造成损伤。
本实施例中，所述侧壁层107的材料为介电材料，后续在第一隔离层106上形成第二隔离层后，位于所述第二隔离层和所述鳍部102之间的侧壁层107也能够起到隔离相邻器件的作用，从而省去进行去除侧壁层107的步骤，有利于简化工艺流程。
具体的，所述侧壁层107的材料可以为氮化硅、氮氧化硅、或氧化硅。本实施例中，所述侧壁层107的材料为氧化硅。
形成所述侧壁层107的步骤包括：形成保形覆盖所述鳍部102顶部和侧壁、以及所述第一隔离层106顶部的侧壁材料层(图未示)；去除位于所述鳍部102顶部和第一隔离层106顶部的侧壁材料层，保留鳍部102侧壁上的侧壁材料层作为所述侧壁层107。
本实施例中，采用原子层沉积工艺形成所述侧壁材料层。通过选用原子层沉积工艺，有利于提高侧壁材料层的厚度均一性，使侧壁层107的厚度能够得到精确控制；而且，原子层沉积工艺的间隙填充性能和阶梯覆盖性好，相应提高了所述侧壁材料层的保形覆盖能力。
相应地，由于侧壁材料层保形覆盖所述鳍部102顶部和侧壁、以及所述第一隔离层106顶部，因此本实施例可采用无掩膜刻蚀工艺去除位于所述鳍部102顶部和第一隔离层106顶部的侧壁材料层，形成所述侧壁层107的步骤不需用到光罩(Mask)，降低了工艺成本。
具体地，采用无掩膜干法刻蚀工艺去除位于所述鳍部102顶部和第一隔离层106顶部的侧壁材料层，有利于提高刻蚀过程的各向异性，从而保证在将位于所述鳍部102顶部和第一隔离层106顶部的侧壁材料层完全去除的同时，对其他膜层结构的损伤较小。
需要说明的是，沿垂直于所述鳍部102侧壁的方向，所述侧壁层107的厚度不宜过小，也不宜过大。如果所述侧壁层107的厚度过小，容易降低所述侧壁层107用于保护所述第一隔离层106露出的鳍部102侧壁的效果；如果所述侧壁层107的厚度过大，容易导致形成侧壁层107的步骤中，去除位于所述鳍部102顶部和第一隔离层106顶部的侧壁材料层花费过多的时间，降低了生产产能、增加了生产成本，而且还会导致后续离子掺杂处理的掺杂区域过小。为此，本实施例中，所述侧壁层107的厚度为20埃米至50埃米。
参考图9，形成所述第一隔离层106后，对所述第二凹槽200底部进行离子掺杂处理300，所述掺杂离子类型与MOS晶体管的导电类型相反。
后续制程还包括：在所述第一隔离层106上形成第二隔离层，所述第二隔离层还位于第二凹槽200内且覆盖所述鳍部102的部分侧壁；形成第二隔离层后，形成横跨所述鳍部102的栅极结构。所述第二凹槽200底部的衬底101、位于所述第二凹槽200内的第二隔离层、以及所述栅极结构构成了一个寄生器件，且与所述第一凹槽100相比，所述第二凹槽200的深度较小，位于所述第二凹槽200内的第二隔离层厚度较薄，所述寄生器件容易开启，通过对所述第二凹槽200底部进行离子掺杂处理300且掺杂类型与MOS晶体管的导电类型相反，提高了所述寄生器件中导电沟道的掺杂浓度，从而增加了所述寄生器件在第二凹槽200底部的衬底101内形成反型层的难度，提高了所述寄生器件的阈值电压，使所述寄生器件难以开启，优化了半导体结构的电学性能。
具体地，当所述基底用于形成NMOS晶体管时，所述离子掺杂处理300的掺杂离子类型为P型；或者，当所述基底用于形成PMOS晶体管时，所述离子掺杂处理300的掺杂离子类型为N型。
参考图10至图11，进行所述离子掺杂处理300之后，在所述第一隔离层106上形成第二隔离层109，所述第二隔离层109还位于所述第二凹槽200内且覆盖所述鳍部102的部分侧壁。
所述第二隔离层109也用于对相邻器件起到隔离作用。
因此，所述第二隔离层109的材料为绝缘材料。本实施例中，所述第二隔离层109与所述第一隔离层106的材料相同，所述第二隔离层109的材料为氧化硅，有利于提高工艺兼容性。在其他实施例中，所述第二隔离层还可以为氮化硅、氮氧化硅等其他绝缘材料。
具体地，形成所述第二隔离层109的步骤包括：在所述鳍部102露出的第一隔离层106上形成第二隔离材料层108(如图10所示)，所述第二隔离材料层108覆盖所述鳍部102顶部且位于所述第二凹槽200内；平坦化所述第二隔离材料层108顶部；平坦化所述第二隔离材料层108顶部后，去除部分厚度的所述第二隔离材料层108，保留剩余第二隔离材料层108作为所述第二隔离层109。
本实施例中，形成第二隔离材料层108、平坦化第二隔离材料层108顶部、以及去除部分厚度的所述第二隔离材料层108的具体工艺可参考对第一隔离材料层105的描述，在此不再赘述。
所述第二隔离层109顶部至第二凹槽200底部的距离不宜过小，也不宜过大。如果所述距离过小，则位于第二凹槽200内的第二隔离层109厚度过小，容易导致后续栅极结构、第二隔离层109、以及第二凹槽200底部的衬底101所形成的寄生器件容易开启；如果所述距离过大，则第二隔离层109露出的鳍部102过小，容易导致所形成半导体结构的电学性能难以满足工艺需求。为此，本实施例中，所述第二隔离层109顶部至第二凹槽200底部的距离为100埃米至300埃米。
需要说明的是，在去除部分厚度的所述第二隔离材料层108的步骤中，还去除了位于鳍部102侧壁上部分高度的所述侧壁层107，从而为后续形成横跨所述鳍部102的栅极结构提供工艺基础；而且，在同一步骤中去除部分厚度的第二隔离材料层108和侧壁层107，不需额外增加一道工序进行去除高于所述第二隔离层109的侧壁层107的步骤，简化了工艺流程。
还需要说明的是，形成第二隔离材料层108后，还包括：去除所述鳍部掩膜层103，从而露出所述鳍部102顶部，为后续形成栅极结构提供工艺基础。
本实施例中，形成所述第二隔离层109后，所述第二隔离层109和第一隔离层106作为半导体结构的隔离结构，与在同一步骤中形成隔离结构的方案相比，本实施例分两步形成隔离结构，工艺改动小，工艺风险较低，且工艺兼容性较高。
相应的，本发明还提供一种半导体结构。参考图11，示出了本发明半导体结构一实施例的结构示意图。
所述半导体结构包括：基底，用于形成MOS晶体管，包括衬底101以及分立于所述衬底101上的鳍部102，所述基底包括第一区域I和第二区域II，所述第一区域I的相邻鳍部102和衬底101之间围成第一凹槽100(参考图4)，所述第二区域II的相邻鳍部102和衬底101之间围成第二凹槽200(参考图4)，所述第二凹槽200的深度小于所述第一凹槽100的深度，所述第二凹槽200底部的衬底101内具有掺杂离子，所述掺杂离子的类型与MOS晶体管的导电类型相反；第一隔离层106，位于所述鳍部102露出的衬底101上，所述第一隔离层106露出第二凹槽200底部；第二隔离层109，位于所述第一隔离层106上，所述第二隔离层109还位于第二凹槽200内且覆盖所述鳍部102的部分侧壁。
本实施例中所述第一隔离层106仅露出所述第二凹槽200底部，在对所述第二凹槽200的底部进行离子掺杂处理以使其底部具有掺杂离子的步骤中，通过所述第一隔离层106，即可实现对所述第一区域I衬底101的保护作用，从而有利于避免将离子掺杂到第一区域I的衬底101内；而且，与形成填充于第一区域相邻鳍部之间并露出第二凹槽底部的掩膜层的方式对第一区域衬底进行保护的方案相比，本实施例中后续不需进行去除第一隔离层106的步骤，因此省去了进行去除掩膜层的步骤，这不仅简化了工艺流程，还避免了出现掩膜层难以被完全去除的问题，从而避免了残留的掩膜层材料对半导体结构的电学性能产生不良影响；此外，形成所述第一隔离层106的步骤不需用到光罩，降低了形成半导体结构的成本。
所述第一区域I的基底用于形成第一MOS晶体管，所述第二区域II的基底用于形成第二MOS晶体管，且所述第二MOS晶体管的功率大于第一MOS晶体管的功率。
所述衬底101用于为形成半导体结构提供工艺平台。
本实施例中，所述衬底101为硅衬底。在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，所述衬底还可以为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。
所述鳍部102用于提供鳍式场效应晶体管的导电沟道。
本实施例中，所述鳍部102与所述衬底101由对同一半导体层进行刻蚀所得到。在其他实施例中，所述鳍部也可以是外延生长于所述衬底上的半导体层，从而达到精确控制所述鳍部高度的目的。
因此，本实施例中，所述鳍部102的材料与所述衬底101的材料相同，所述鳍部102的材料为硅。其他实施例中，所述鳍部的材料还可以是锗、锗化硅、碳化硅、砷化镓或镓化铟。
所述第一区域I的相邻鳍部102和衬底101之间围成第一凹槽100，所述第二区域II的相邻鳍部102和衬底101之间围成第二凹槽200，所述第二凹槽200的深度小于所述第一凹槽100的深度。
所述第一隔离层106和第二隔离层109的材料通常为氧化硅，氧化硅的导热系数小于硅，因此，所述衬底101的散热能力高于第一隔离层106和第二隔离层109，且与第一MOS晶体管相比，第二MOS晶体管的功率较大，产生的热能较多，通过使第二凹槽200的深度小于所述第一凹槽100的深度，从而使第二MOS晶体管的衬底101材料较多，有利于改善第二MOS晶体管的自热效应。
所述第二凹槽200底部的衬底101内具有掺杂离子，所述掺杂离子的类型与MOS晶体管的导电类型相反，所述掺杂离子所在的区域用于作为寄生器件抑制掺杂区(图未示)，用于抑制第二凹槽200底部衬底101、位于第二凹槽200内的第二隔离层109、以及栅极结构所构成寄生器件的开启。
具体地，半导体结构通常还包括横跨所述鳍部102的栅极结构，所述第二凹槽200底部的衬底101、位于所述第二凹槽200内的第二隔离层109、以及所述栅极结构构成了一个寄生器件，且与所述第一凹槽100相比，所述第二凹槽200的深度较小，位于所述第二凹槽200内的第二隔离层109厚度较薄，所述寄生器件容易开启，通过使所述第二凹槽200底部衬底101内的掺杂离子类型与MOS晶体管的导电类型相反，提高了所述寄生器件中导电沟道的掺杂浓度，从而增加了所述寄生器件在第二凹槽200底部的衬底101内形成反型层的难度，提高了所述寄生器件的阈值电压，使所述寄生器件难以开启，优化了半导体结构的电学性能。
当所述半导体结构为NMOS晶体管时，所述掺杂离子的类型为P型；或者，当所述半导体结构为PMOS晶体管时，所述掺杂离子的类型为N型。
所述第一隔离层106用于实现相邻器件之间的电性隔离。
因此，所述第一隔离层106的材料为绝缘材料。具体地，本实施例中，所述第一隔离层106的材料为氧化硅。氧化硅是工艺常用、成本较低的介电材料，且具有较高的工艺兼容性，有利于降低形成第一隔离层106的的工艺难度和工艺成本；此外，氧化硅的介电常数较小，还有利于提高第一隔离层106的用于隔离相邻器件的作用。在其他实施例中，所述第一隔离层的材料还可以为氮化硅、氮氧化硅等其他绝缘材料。
需要说明的是，所述第一隔离层106的厚度不宜过小，否则在进行离子掺杂处理以形成寄生器件抑制掺杂区的步骤中，所述离子掺杂到第一凹槽100底部的概率较高；所述第一隔离层106的厚度也不宜过大，否则难以满足露出第二凹槽200底部的要求。为此，本实施例中，所述第一隔离层106的厚度为300埃米至500埃米。
本实施例中，所述半导体结构还包括：保护层104，位于所述鳍部102与第一隔离层106之间、以及所述衬底101与第一隔离层106之间。
所述保护层104用于在第一隔离层106的形成步骤中，保护所述鳍部102和衬底101，避免所述鳍部102和衬底101的表面被氧化。
本实施例中，所述保护层104的材料为氧化硅。在其他实施例中，所述保护层的材料还可以为氮化硅或氮氧化硅。
所述第二隔离层109也用于对相邻器件起到隔离作用。
因此，所述第二隔离层109的材料为绝缘材料。本实施例中，所述第二隔离层109与所述第一隔离层106的材料相同，所述第二隔离层109的材料为氧化硅，有利于提高工艺兼容性。在其他实施例中，所述第二隔离层还可以为氮化硅、氮氧化硅等其他绝缘材料。
需要说明的是，所述第二隔离层109顶部至第二凹槽200底部的距离不宜过小，也不宜过大。如果所述距离过小，则位于第二凹槽200内的第二隔离层109厚度过小，容易导致后续栅极结构、第二隔离层109、以及第二凹槽200底部的衬底101所形成的寄生器件容易开启；如果所述距离过大，则第二隔离层109露出的鳍部102过小，容易导致所形成半导体结构的电学性能难以满足工艺需求。为此，本实施例中，所述第二隔离层109顶部至第二凹槽200底部的距离为100埃米至300埃米。
本实施例中，所述半导体结构还包括：侧壁层107，位于所述鳍部102和第二隔离层109之间。
所述侧壁层107用于在对第二凹槽200底部进行离子掺杂处理以使其底部具有掺杂离子的步骤中，对第一隔离层106露出的鳍部102侧壁起到保护作用，避免将所述离子掺杂到鳍部102的侧壁内、以及避免所述离子掺杂处理对鳍部102造成损伤。
本实施例中，所述侧壁层107的材料为介电材料，因此，位于所述第二隔离层109和所述鳍部102之间的侧壁层107也能够起到隔离相邻器件的作用，以免侧壁层107的存在对器件性能产生影响。
具体的，所述侧壁层107的材料为氮化硅、氮氧化硅、或氧化硅。本实施例中，所述侧壁层107的材料为氧化硅。
需要说明的是，沿垂直于所述鳍部102侧壁的方向，所述侧壁层107的厚度不宜过小，也不宜过大。如果所述侧壁层107的厚度过小，容易降低所述侧壁层107用于保护所述第一隔离层106露出的鳍部102侧壁的效果；如果所述侧壁层107的厚度过大，容易导致形成侧壁层107的步骤需花费过多的时间，降低了生产产能、增加了生产成本，而且容易导致所述掺杂离子所在的区域过小。为此，本实施例中，所述侧壁层107的厚度为20埃米至50埃米。
所述半导体结构可以采用前述实施例所述的形成方法所形成，也可以采用其他形成方法所形成。对本实施例所述半导体结构的具体描述，可参考前述实施例中的相应描述，本实施例在此不再赘述。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (20)

1.一种半导体结构的形成方法，其特征在于，包括：
提供用于形成MOS晶体管的基底，包括第一区域和第二区域，所述基底包括衬底以及位于所述衬底上分立的鳍部，所述第一区域的相邻鳍部和衬底之间围成第一凹槽，所述第二区域的相邻鳍部和衬底之间围成第二凹槽，所述第二凹槽的深度小于所述第一凹槽的深度；
在所述鳍部露出的衬底上形成第一隔离层，所述第一隔离层露出所述第二凹槽底部；
形成所述第一隔离层后，对所述第二凹槽底部进行离子掺杂处理，所述掺杂离子类型与MOS晶体管的导电类型相反；
进行所述离子掺杂处理之后，在所述第一隔离层上形成第二隔离层，所述第二隔离层还位于所述第二凹槽内且覆盖所述鳍部的部分侧壁。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述第一隔离层后，对所述第二凹槽底部进行离子掺杂处理之前，还包括：在所述第一隔离层露出的鳍部侧壁上形成侧壁层。
3.如权利要求2所述的半导体结构的形成方法，其特征在于，形成所述侧壁层的步骤包括：形成保形覆盖所述鳍部顶部和侧壁、以及所述第一隔离层顶部的侧壁材料层；
去除位于所述鳍部顶部和第一隔离层顶部的侧壁材料层，保留鳍部侧壁上的侧壁材料层作为所述侧壁层。
4.如权利要求3所述的半导体结构的形成方法，其特征在于，采用原子层沉积工艺形成所述侧壁材料层。
5.如权利要求3所述的半导体结构的形成方法，其特征在于，采用无掩膜干法刻蚀工艺去除位于所述鳍部顶部和第一隔离层顶部的侧壁材料层。
6.如权利要求2所述的半导体结构的形成方法，其特征在于，所述侧壁层的材料为介电材料。
7.如权利要求2所述的半导体结构的形成方法，其特征在于，所述侧壁层的材料为氮化硅、氮氧化硅、或氧化硅。
8.如权利要求2所述的半导体结构的形成方法，其特征在于，形成所述侧壁层的步骤中，沿垂直于所述鳍部侧壁的方向，所述侧壁层的厚度为20埃米至50埃米。
9.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述第二隔离层的步骤包括：在所述鳍部露出的第一隔离层上形成隔离材料层，所述隔离材料层覆盖所述鳍部顶部且位于所述第二凹槽内；
平坦化所述隔离材料层顶部；
平坦化所述隔离材料层顶部后，去除部分厚度的所述隔离材料层，保留剩余隔离材料层作为所述第二隔离层。
10.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述第二隔离层的步骤中，所述第二隔离层顶部至第二凹槽底部的距离为100埃米至300埃米。
11.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述第一隔离层的步骤中，所述第一隔离层的厚度为300埃米至500埃米。
12.如权利要求1所述的半导体结构的形成方法，其特征在于，所述基底用于形成NMOS晶体管，所述离子掺杂处理的掺杂离子类型为P型；
或者，所述基底用于形成PMOS晶体管，所述离子掺杂处理的掺杂离子类型为N型。
13.一种半导体结构，其特征在于，包括：
基底，用于形成MOS晶体管，包括衬底以及分立于所述衬底上的鳍部，所述基底包括第一区域和第二区域，所述第一区域的相邻鳍部和衬底之间围成第一凹槽，所述第二区域的相邻鳍部和衬底之间围成第二凹槽，所述第二凹槽的深度小于所述第一凹槽的深度，所述第二凹槽底部的衬底内具有掺杂离子，所述掺杂离子的类型与MOS晶体管的导电类型相反；
第一隔离层，位于所述鳍部露出的衬底上，所述第一隔离层露出第二凹槽底部；
第二隔离层，位于所述第一隔离层上，所述第二隔离层还位于第二凹槽内且覆盖所述鳍部的部分侧壁。
14.如权利要求13所述的半导体结构，其特征在于，所述半导体结构还包括：侧壁层，位于所述鳍部和第二隔离层之间。
15.如权利要求14所述的半导体结构，其特征在于，所述侧壁层的材料为介电材料。
16.如权利要求14所述的半导体结构，其特征在于，所述侧壁层的材料为氮化硅、氮氧化硅、或氧化硅。
17.如权利要求14所述的半导体结构，其特征在于，沿垂直于所述鳍部侧壁的方向，所述侧壁层的厚度为20埃米至50埃米。
18.如权利要求13所述的半导体结构，其特征在于，所述第二隔离层顶部至第一凹槽底部的距离为100埃米至300埃米。
19.如权利要求13所述的半导体结构，其特征在于，所述第一隔离层的厚度为300埃米至500埃米。
20.如权利要求13所述的半导体结构，其特征在于，所述MOS晶体管为NMOS晶体管，所述掺杂离子的类型为P型；
或者，所述MOS晶体管为PMOS晶体管，所述掺杂离子的类型为N型。
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