CN110875185B - 半导体结构及其形成方法 - Google Patents
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Abstract
一种半导体结构及其形成方法，形成方法包括：提供基底，所述基底包括衬底、凸出于所述衬底的鳍部、横跨所述鳍部的栅极结构以及位于所述栅极结构两侧鳍部内的源漏外延层；在所述栅极结构露出的衬底上形成保护层，所述保护层至少覆盖所述源漏外延层的部分侧壁，且露出所述源漏外延层的顶部；对所述保护层露出的源漏外延层进行离子掺杂处理。本发明实施例中所述保护层能够在对所述源漏外延层进行离子掺杂处理的步骤中，对所述源漏外延层的侧壁起到保护作用，从而有利于减小所述源漏外延层的晶格损伤，相应有利于改善所述源漏外延层的应力释放问题，进而提高载流子的迁移率，以进一步地提高半导体结构的电学性能。
Description
技术领域
本发明涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。
背景技术
随着半导体工艺技术的逐步发展，半导体工艺节点遵循摩尔定律的发展趋势不断减小。为了适应工艺节点的减小，MOSFET场效应管的沟道长度也相应不断缩短。然而随着器件沟道长度的缩短，器件源极与漏极间的距离也随之缩短，因此栅极对沟道的控制能力变差，栅极电压夹断(pinch off)沟道的难度也越来越大，使得亚阈值漏电(subthresholdleakage)现象，即所谓的短沟道效应(SCE：short-channel effects)更容易发生。
因此，为了更好的适应器件尺寸按比例缩小的要求，半导体工艺逐渐开始从平面MOSFET向具有更高功效的三维立体式的晶体管过渡，如鳍式场效应管(FinFET)。FinFET中，栅极至少可以从两侧对超薄体(鳍部)进行控制，与平面MOSFET相比，栅极对沟道的控制能力更强，能够很好的抑制短沟道效应；且FinFET相对于其他器件，与现有集成电路制造具有更好的兼容性。
而且，为进一步提升FinFET的电学性能，通常采用对源漏区进行离子注入的方式来减小源漏区与接触孔插塞的接触电阻。
发明内容
本发明实施例解决的问题是提供一种半导体结构及其形成方法，提高半导体结构的电学性能。
为解决上述问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，所述基底包括衬底、凸出于所述衬底的鳍部、横跨所述鳍部的栅极结构以及位于所述栅极结构两侧鳍部内的源漏外延层；在所述栅极结构露出的衬底上形成保护层，所述保护层至少覆盖所述源漏外延层的部分侧壁，且露出所述源漏外延层的顶部；对所述保护层露出的源漏外延层进行离子掺杂处理。
可选的，形成所述保护层的步骤包括：在所述栅极结构露出的衬底上形成初始保护层，所述初始保护层覆盖所述源漏外延层的顶部和侧壁；去除部分厚度的初始保护层，使剩余的初始保护层露出所述源漏外延层的顶部，且保留剩余的初始保护层作为所述保护层。
可选的，在所述栅极结构露出的衬底上形成所述保护层的工艺包括流动性化学气相沉积工艺或旋涂工艺。
可选的，去除部分厚度的初始保护层的工艺为干法刻蚀工艺。
可选的，形成所述保护层的步骤中，所述保护层的材料为介电材料或有机材料。
可选的，形成所述保护层的步骤中，所述保护层的材料为氧化硅、氮氧化硅、光刻胶、BARC材料、ODL材料、DARC材料、DUO材料或APF材料。
可选的，在所述栅极结构露出的衬底上形成保护层的步骤中，沿所述衬底表面的法线方向上，所述保护层顶部至所述源漏外延层顶部的距离为至/>
可选的，提供基底的步骤中，所述基底还包括：源漏掺杂区，位于所述源漏外延层内。
可选的，所述离子掺杂处理的工艺为离子注入工艺。
可选的，所述离子注入工艺的参数包括：注入离子为N型离子，注入能量为1KeV至8KeV，注入剂量为1E14原子每平方厘米至1E16原子每平方厘米，注入角度为0度至7度；或者，注入离子为P型离子，注入能量为0.5KeV至5KeV，注入剂量为1E14原子每平方厘米至1E16原子每平方厘米，注入角度为0度至7度。
可选的，对所述保护层露出的源漏外延层进行离子掺杂处理后，还包括：在所述保护层上形成介质层，所述介质层覆盖所述源漏外延层的顶部；或者，对所述保护层露出的源漏外延层进行离子掺杂处理后，还包括：去除所述保护层；去除所述保护层后，在所述栅极结构露出的衬底上形成介质层，所述介质层覆盖所述源漏外延层的顶部。
可选的，形成所述介质层后，还包括：在所述介质层内形成露出所述源漏外延层顶部的开口；在所述开口内形成接触孔插塞，所述接触孔插塞与所述源漏外延层电连接。
相应的，本发明实施例还提供一种半导体结构，包括：基底，所述基底包括衬底、凸出于所述衬底的鳍部、横跨所述鳍部的栅极结构以及位于所述栅极结构两侧鳍部内的源漏外延层；保护层，位于所述栅极结构露出的衬底上，所述保护层至少覆盖所述源漏外延层的部分侧壁且露出所述源漏外延层的顶部。
可选的，所述保护层的材料为介电材料或有机材料。
可选的，所述保护层的材料为氧化硅、氮氧化硅、光刻胶、BARC材料、ODL材料、DARC材料、DUO材料或APF材料。
可选的，沿所述衬底表面的法线方向上，所述保护层顶部至所述源漏外延层顶部的距离为至/>
可选的，所述基底还包括：源漏掺杂区，位于所述源漏外延层内。
可选的，所述半导体结构还包括：介质层，位于所述保护层上，所述介质层覆盖所述源漏外延层的顶部。
可选的，所述半导体结构还包括：位于所述介质层内的接触孔插塞，所述接触孔插塞与所述源漏外延层电连接。
与现有技术相比，本发明实施例的技术方案具有以下优点：
本发明实施例在所述栅极结构露出的衬底上形成保护层，所述保护层至少覆盖所述源漏外延层的部分侧壁且露出所述源漏外延层的顶部；因此在后续对所述源漏外延层进行离子掺杂处理的步骤中，仅对所述保护层露出的源漏外延层进行所述离子掺杂处理，和未形成保护层的方案相比，所述保护层能够对所述源漏外延层的侧壁起到保护作用，有利于减小所述离子掺杂处理对所述源漏外延层侧壁的影响，从而有利于减小所述源漏外延层的晶格损伤，相应有利于改善所述源漏外延层的应力释放(stress release)问题，进而提高载流子的迁移率，以进一步地提高半导体结构的电学性能。
附图说明
图1至图2是一种半导体结构的形成方法中各步骤对应的结构示意图；
图3至图9是本发明半导体结构的形成方法第一实施例中各步骤对应的结构示意图。
图10至图11是本发明半导体结构的第一实施例的结构示意图。
具体实施方式
半导体器件仍有电学性能不佳的问题。现结合一种半导体结构的形成方法分析器件性能不佳的原因。
参考图1至图2，示出了一种半导体结构的形成方法中各步骤对应的结构示意图。
参考图1，图1是沿鳍部延伸方向的剖面图，提供基底，所述基底包括衬底500、凸出于所述衬底500的鳍部510、横跨所述鳍部510的栅极结构535以及位于所述栅极结构535两侧鳍部510内的源漏外延层520。
参考图2，图2是基于图1沿垂直于鳍部延伸方向的剖面图，对所述源漏外延层520进行离子掺杂处理600。
在对所述源漏外延层520进行离子掺杂处理600的过程中，所述源漏外延层520的侧壁也暴露在所述离子掺杂处理600的环境中，因此所述离子掺杂处理600还会对所述侧壁产生影响，从而容易增加所述源漏外延层520的晶格损伤，进而容易引起所述源漏外延层520的应力释放问题，降低了载流子的迁移率，导致形成的半导体结构电学性能不佳。
为了解决所述技术问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，所述基底包括衬底、凸出于所述衬底的鳍部、横跨所述鳍部的栅极结构以及位于所述栅极结构两侧鳍部内的源漏外延层；在所述栅极结构露出的衬底上形成保护层，所述保护层至少覆盖所述源漏外延层的部分侧壁，且露出所述源漏外延层的顶部；对所述保护层露出的源漏外延层进行离子掺杂处理。
本发明实施例在所述栅极结构露出的衬底上形成保护层，所述保护层至少覆盖所述源漏外延层的部分侧壁且露出所述源漏外延层的顶部；因此在后续对所述源漏外延层进行离子掺杂处理的步骤中，仅对所述保护层露出的源漏外延层进行所述离子掺杂处理，和未形成保护层的方案相比，所述保护层能够对所述源漏外延层的侧壁起到保护作用，有利于减小所述离子掺杂处理对所述源漏外延层侧壁的影响，从而有利于减小所述源漏外延层的晶格损伤，相应有利于改善所述源漏外延层的应力释放问题，进而提高载流子的迁移率，以进一步地提高半导体结构的电学性能。
为使本发明实施例的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图3至图9是本发明半导体结构的形成方法第一实施例中各步骤对应的结构示意图。
参考图3，提供基底，所述基底包括衬底100、凸出于所述衬底100的鳍部110、横跨所述鳍部110的栅极结构135以及位于所述栅极结构135两侧鳍部110内的源漏外延层120。
所述衬底100为后续形成半导体结构提供工艺平台。
本实施例中，所述衬底100为硅衬底。在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底。
所述鳍部110的材料与所述衬底100的材料相同。本实施例中，所述鳍部110的材料为硅。其他实施例中，所述鳍部的材料还可以是锗、锗化硅、碳化硅、砷化镓或镓化铟。
本实施例中，所述栅极结构135伪栅结构，所述栅极结构135包括栅氧化层112以及位于所述栅氧化层112上的栅极层131。
所述栅氧化层112的材料为氧化硅或氮氧化硅；所述栅极层131的材料为多晶硅、氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮化硅、碳氮氧化硅或非晶碳。本实施例中，所述栅氧化层112的材料为氧化硅，所述栅极层131的材料为多晶硅。
本实施例中，所述栅氧化层112还覆盖所述栅极层131和源漏外延层120露出的鳍部110表面。
在其他实施例中，所述栅极结构还可以为金属栅结构。
需要说明的是，所述栅极结构135顶部上形成有栅极掩膜层132，所述栅极掩膜层132用于作为形成所述栅极结构135的刻蚀掩膜，所述栅极掩膜层132还用于在后续工艺过程中对所述栅极层131顶部起到保护作用。本实施例中，所述栅极掩膜层132的材料为氮化硅。
还需要说明的是，本实施例中，所述基底还包括：第一侧墙121，位于所述栅极层131和栅极掩膜层132的侧壁上；第二侧墙122，位于所述第一侧墙121的侧壁上。
本实施例中，所述第一侧墙121用于对栅极结构135的侧壁起到保护作用，所述第一侧墙121为偏移侧墙(Offset Spacer)，还用于定义后续低掺杂漏(LDD：Lightly DopedDrain)离子注入工艺的注入区域。
本实施例中，所述第一侧墙121的材料为氮化硅。在其他实施例中，所述第一侧墙的材料还能够为氧化硅、氮氧化硅、碳化硅、碳氧化硅或碳氮氧化硅。
本实施例中，所述第二侧墙122也用于在半导体结构的形成过程中保护所述栅极结构135的侧壁，所述第二侧墙122还用于定义源漏外延层120的形成区域，防止所述源漏外延层120过于接近沟道区。
本实施例中，所述第二侧墙122的材料为氮化硅。在其他实施例中，所述第二侧墙的材料还能够为氧化硅、氮氧化硅、碳化硅、碳氧化硅或碳氮氧化硅。
当所述基底用于形成NMOS晶体管时，所述源漏外延层120的材料为Si或SiC，所述源漏外延层120为NMOS晶体管的沟道区提供拉应力作用，从而有利于提高NMOS晶体管的载流子迁移率；当所述基底用于形成PMOS晶体管时，所述源漏外延层120的材料为Si或SiGe，所述源漏外延层120为PMOS晶体管的沟道区提供压应力作用，从而有利于提高PMOS晶体管的载流子迁移率。
本实施例中，所述基底还包括：源漏掺杂区(图未示)，位于所述源漏外延层内。
具体地，当所述基底用于形成NMOS晶体管时，所述源漏掺杂区内的掺杂离子为N型离子，所述N型离子包括P离子、As离子或Sb离子；当所述基底用于形成PMOS晶体管时，所述源漏掺杂区内的掺杂离子为P型离子，所述P型离子包括B离子、Ga离子或In离子。
本实施例中，所述基底还包括隔离层111，位于所述鳍部110露出的衬底100上。
所述隔离层111作为半导体结构的隔离结构，用于对相邻器件之间起到隔离作用，所述隔离层111的材料可以为氧化硅、氮化硅或氮氧化硅。本实施例中，所述隔离层111的材料为氧化硅。
本实施例中，所述隔离层111是浅沟槽隔离层，但不限于浅沟槽隔离层。
参考图4至图5，图4和图5是基于图3沿垂直于鳍部延伸方向的剖面图，在所述栅极结构135(如图3所示)露出的衬底100上形成保护层141(如图5所示)，所述保护层141至少覆盖所述源漏外延层120的部分侧壁，且露出所述源漏外延层120的顶部。
所述保护层141至少覆盖所述源漏外延层120的部分侧壁且露出所述源漏外延层120的顶部，因此在后续对所述源漏外延层120进行离子掺杂处理的步骤中，仅对所述保护层141露出的源漏外延层120进行所述离子掺杂处理，和未形成保护层的方案相比，所述保护层141能够对所述源漏外延层120的侧壁起到保护作用，有利于减小所述离子掺杂处理对所述源漏外延层120侧壁的影响，从而有利于减小所述源漏外延层120的晶格损伤，相应有利于改善所述源漏外延层120的应力释放问题，进而提高载流子的迁移率，以进一步地提高半导体结构的电学性能。
本实施例中，所述保护层141的材料为介电材料。通过选取介电材料，在后续离子掺杂处理后，可以保留所述保护层141，从而简化了工艺步骤，还有利于降低工艺成本。
具体地，所述保护层141的材料为氧化硅或氮氧化硅。本实施例中，所述保护层141的材料为氧化硅。
在其他实施例中，所述保护层的材料还可为有机材料。具体地，所述保护层的材料为光刻胶、BARC(bottom anti-reflective coating，底部抗反射涂层)材料、ODL(organicdielectric layer，有机介电层)材料、DARC(dielectric anti-reflective coating，介电抗反射涂层)材料、DUO(Deep UV Light Absorbing Oxide，深紫外光吸收氧化层)材料或APF(Advanced Patterning Film，先进图膜)材料。
具体地，形成所述保护层141的步骤包括：在所述栅极结构135露出的衬底100上形成初始保护层140(如图4所示)，所述初始保护层140覆盖所述源漏外延层120的顶部和侧壁；去除部分厚度的初始保护层140，使剩余的初始保护层140露出所述源漏外延层120的顶部，且保留剩余的初始保护层140作为所述保护层141。
本实施例中，所述保护层141形成于所述隔离层111上。
需要说明的是，为了提高所述保护层141的顶面平坦度，在所述栅极结构135露出的隔离层111上形成初始保护层140后，所述初始保护层140还覆盖所述栅极结构135的顶部；相应的，形成所述保护层141的步骤还包括：形成所述初始保护层140后，去除部分厚度的初始保护层140之前，采用平坦化工艺，去除高于所述栅极掩膜层132顶部的初始保护层140，所述平坦化工艺后的剩余初始保护层140顶部与所述栅极掩膜层132顶部齐平。
具体地，平坦化所述剩余初始保护层140的工艺为化学机械研磨工艺(Chemical-Mechanical Polishing,CMP)。
在所述栅极结构135露出的衬底100上形成所述保护层141的工艺为流动性化学气相沉积工艺或旋涂工艺。本实施例中，采用流动性化学气相沉积工艺，在所述栅极结构135露出的衬底100上形成所述初始保护层140。
通过选用流动性化学气相沉积工艺，有利于提高所述初始保护层140的材料填充能力，从而减小所述初始保护层140内的空洞(void)缺陷，进而使所述保护层141的形成质量得到提高。
本实施例中，去除部分厚度的初始保护层140的工艺为干法刻蚀工艺。
干法刻蚀工艺为各向异性刻蚀工艺，有利于提高所述保护层141的形貌质量。
在其他实施例中，还可以用湿法刻蚀工艺或者干法刻蚀和湿法刻蚀相结合的工艺去除部分厚度的初始保护层。
需要说明的是，在所述栅极结构135露出的衬底100上形成保护层141的步骤中，沿所述衬底100表面的法线方向上，所述保护层141顶部至所述源漏外延层120顶部的距离d1不宜过大。如果所述保护层141顶部至所述源漏外延层120顶部的距离d1过大，则容易降低所述保护层141对所述源漏外延层120的侧壁的保护效果，相应容易减小对所述源漏外延层120的应力释放问题的改善作用。本实施例中，为避免所述保护层141露出的源漏外延层120的面积过小，从而导致所述源漏外延层120和后续形成的接触孔插塞的接触电阻过大，所述保护层141顶部至所述源漏外延层120顶部的距离d1为至/>
参考图6，对所述保护层141露出的源漏外延层120进行离子掺杂处理200。
通过对所述源漏外延层120进行离子掺杂处理200，在后续形成与所述源漏外延层120电连接的接触孔插塞时，有利于减小所述源漏外延层120和所述接触孔插塞的接触电阻。
具体地，所述离子掺杂处理200的工艺为离子注入工艺，相应的，当所述基底用于形成NMOS晶体管时，注入离子为N型离子；当所述基底用于形成PMOS晶体管时，注入离子为P型离子。
所述离子注入工艺的注入能量不宜过小，也不宜过大。如果注入能量过小，则难以降低所述源漏外延层120的寄生电阻，从而容易对半导体结构的电学性能产生不良影响；如果注入能量过大，则难以控制短沟道效应，而且，容易引起注入污染和粒子散射等问题。为此，本实施例中，注入离子为N型离子时，注入能量为1KeV至8KeV；注入离子为P型离子时，注入能量为0.5KeV至5KeV。
所述离子注入工艺的注入剂量不宜过小，也不宜过大。如果注入剂量过小，则所述源漏外延层120中的离子浓度相应过低，从而难以减小所述源漏外延层120和后续接触孔插塞的接触电阻；如果注入剂量过大，则难以控制短沟道效应。为此，本实施例中，注入离子为N型离子时，注入剂量为1E14原子每平方厘米至1E16原子每平方厘米；注入离子为P型离子时，注入剂量为1E14原子每平方厘米至1E16原子每平方厘米。
所述离子注入工艺的角度不宜过大，否则容易将离子注入到沟道区内，从而容易对半导体结构的电学性能产生不良影响。为此，本实施例中，注入离子为N型离子时，注入角度为0度至7度；注入离子为P型离子时，注入角度为0度至7度。
参考图7，对所述保护层141露出的源漏外延层120进行离子掺杂处理200后，还包括：在所述保护层141上形成介质层150，所述介质层150覆盖所述源漏外延层120的顶部。
本实施例中，所述保护层141和所述介质层150构成层间介质层(Inter LayerDielectrics，ILD)，所述介质层150用于隔离相邻器件，所述介质层150的材料为绝缘材料，例如氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种。
本实施例中，所述介质层150为单层结构，所述介质层150的材料为氧化硅。
具体地，形成所述介质层150的步骤包括：形成覆盖所述源漏外延层120顶部的介质膜(图未示)，所述介质膜还覆盖所述栅极结构135顶部(如图3所示)；平坦化所述介质膜直至露出所述栅极掩膜层132顶部表面，保留剩余的介质膜作为所述介质层150。
本实施例中，形成所述介质层150的步骤中，平坦化所述介质膜的工艺为化学机械研磨工艺。
需要说明的是，在其他实施例中，当所述保护层的材料为有机材料时，对所述保护层露出的源漏外延层进行离子掺杂处理后，形成所述介质层之前，还包括：去除所述保护层。
结合参考图8和图9，形成所述介质层150后，还包括：在所述介质层150内形成露出所述源漏外延层120顶部的开口155(如图8所示)；在所述开口155内形成接触孔插塞170(如图9所示)，所述接触孔插塞170与所述源漏外延层120电连接。
由于在所述开口155内形成接触孔插塞170之前，对所述保护层141露出的源漏外延层120进行了离子掺杂处理200，因此所述接触孔插塞170与所述源漏外延层120电连接时，接触电阻较小，有利于提升半导体结构的电学性能。
具体地，在所述开口155内形成接触孔插塞170的步骤包括：采用化学气相沉积工艺在所述开口155内填充导电材料。
本实施例中，所述接触孔插塞170的材料为钨。在其他实施例中，所述接触孔插塞的材料还可以为钴。
结合参考图8，需要说明的是，在所述介质层150内形成露出所述源漏外延层120顶部的开口155后，在所述开口155内形成接触孔插塞170(如图9所示)前，还包括：对所述保护层141露出的源漏外延层120表面进行硅化处理，形成硅化层160。
所述硅化层160位于所述保护层141露出的源漏外延层120的表面，在形成与所述源漏外延层120电连接的接触孔插塞170时，有利于进一步减小所述源漏外延层120与所述接触孔插塞170的接触电阻。
本实施例中，所述硅化层160的材料可以为TiSi、NiSi或CoSi等。
相应的，本发明实施例还提供一种半导体结构。参考图10至图11，示出了本发明半导体结构第一实施例的结构示意图。
参考图11，图11是基于图10沿垂直于鳍部延伸方向的剖面图。所述半导体结构包括：基底，所述基底包括衬底300、凸出于所述衬底300的鳍部310、横跨所述鳍部310的栅极结构335(如图10所示)以及位于所述栅极结构335两侧鳍部310内的源漏外延层320；保护层341，位于所述栅极结构335露出的衬底300上，所述保护层341至少覆盖所述源漏外延层320的部分侧壁且露出所述源漏外延层320的顶部。
所述衬底300为所述半导体结构的形成提供工艺平台。
本实施例中，所述衬底300为硅衬底。在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底。
所述鳍部310的材料与所述衬底300的材料相同。本实施例中，所述鳍部310的材料为硅。其他实施例中，所述鳍部的材料还可以是锗、锗化硅、碳化硅、砷化镓或镓化铟。
所述栅极结构335包括栅氧化层312(如图10所示)以及位于所述栅氧化层312上的栅极层331(如图10所示)。
本实施例中，所述栅氧化层312还覆盖所述栅极层331和源漏外延层320露出的鳍部310表面。
在其他实施例中，所述栅极结构还可以为金属栅结构。
需要说明的是，所述栅极结构335顶部上形成有栅极掩膜层332(如图10所示)，所述栅极掩膜层332用于作为形成所述栅极结构335的刻蚀掩膜，所述栅极掩膜层332还用于在后续工艺过程中对所述栅极层331顶部起到保护作用。本实施例中，所述栅极掩膜层332的材料为氮化硅。
还需要说明的是，本实施例中，所述基底还包括：第一侧墙321(如图10所示)，位于所述栅极结构335和栅极掩膜层332的侧壁上；第二侧墙322(如图10所示)，位于所述第一侧墙321的侧壁上。
本实施例中，所述第一侧墙321用于对所述栅极结构335的侧壁起到保护作用，所述第一侧墙321为偏移侧墙(Offset Spacer)，还用于定义低掺杂漏(LDD：Lightly DopedDrain)区(图未示)的形成区域。
本实施例中，所述第一侧墙321的材料为氮化硅。在其他实施例中，所述第一侧墙的材料还能够为氧化硅、氮氧化硅、碳化硅、碳氧化硅或碳氮氧化硅。
本实施例中，所述第二侧墙322也用于在半导体结构的形成过程中保护所述栅极结构335的侧壁，所述第二侧墙322还用于定义源漏外延层320的形成区域，防止所述源漏外延层320过于接近沟道区。
本实施例中，所述第二侧墙322的材料为氮化硅。在其他实施例中，所述第二侧墙的材料还能够为氧化硅、氮氧化硅、碳化硅、碳氧化硅或碳氮氧化硅。
当所述基底用于形成NMOS晶体管时，所述源漏外延层320的材料为Si或SiC，所述源漏外延层320为NMOS晶体管的沟道区提供拉应力作用，从而有利于提高NMOS晶体管的载流子迁移率；当所述基底用于形成PMOS晶体管时，所述源漏外延层320的材料为Si或SiGe，所述源漏外延层320为PMOS晶体管的沟道区提供压应力作用，从而有利于PMOS晶体管的载流子迁移率。
本实施例中，所述基底还包括：源漏掺杂区(图未示)，位于所述源漏外延层320内。
具体地，当所述基底用于形成NMOS晶体管时，所述源漏掺杂区内的掺杂离子为N型离子，所述N型离子包括P离子、As离子或Sb离子；当所述基底用于形成PMOS晶体管时，所述源漏掺杂区内的掺杂离子为P型离子，所述P型离子包括B离子、Ga离子或In离子。
还需要说明的是，所述基底还包括隔离层311，位于所述鳍部310露出的衬底300上。所述保护层341还覆盖所述隔离层311。
所述隔离层311作为半导体结构的隔离结构，用于对相邻器件之间起到隔离作用，所述隔离层311的材料可以为氧化硅、氮化硅或氮氧化硅。本实施例中，所述隔离层311的材料为氧化硅。
需要说明的是，为降低所述源漏外延层320与后续制程中形成的接触孔插塞的接触电阻，一般会对形成有所述源漏掺杂区的源漏外延层320进行离子掺杂处理。所述保护层341至少覆盖所述源漏外延层320的部分侧壁且露出所述源漏外延层320的顶部，因此在后续对所述源漏外延层320进行离子掺杂处理时，仅对所述保护层341露出的源漏外延层320进行所述离子掺杂处理，和未形成保护层的方案相比，所述保护层341能够对所述源漏外延层320的侧壁起到保护作用，有利于减小所述离子掺杂处理对所述源漏外延层320侧壁的影响，从而有利于减小所述源漏外延层320的晶格损伤，相应有利于改善所述源漏外延层320的应力释放问题，进而提高载流子的迁移率，以进一步地提高半导体结构的电学性能。
本实施例中，所述保护层341的材料为介电材料。通过选取介电材料，在离子掺杂处理后，可以保留所述保护层341，从而简化了工艺步骤，还有利于降低工艺成本。
具体地，所述保护层341的材料为氧化硅或氮氧化硅。本实施例中，所述保护层341的材料为氧化硅。
在其他实施例中，所述保护层的材料还可为有机材料。具体地，所述保护层的材料为光刻胶、BARC材料、ODL材料、DARC材料、DUO材料或APF材料。
需要说明的是，沿所述衬底300表面的法线方向上，所述保护层341顶部至所述源漏外延层320顶部的距离d2不宜过大。如果所述保护层341顶部至所述源漏外延层320顶部的距离d2过大，则容易降低所述保护层341对所述源漏外延层320的侧壁的保护效果，相应容易减小对所述源漏外延层320的应力释放问题的改善作用。本实施例中，为避免所述保护层341露出的源漏外延层320的面积过小，从而导致所述源漏外延层320和后续与所述源漏外延层320电连接的接触孔插塞的接触电阻过大，所述保护层341顶部至所述源漏外延层320顶部的距离为至/>
继续参考图9，示出了本发明半导体结构第二实施例的结构示意图。
参考图9，本实施例与半导体结构第一实施例的相同之处在此不再赘述。本实施例与第一实施例的不同之处在于：所述半导体结构还包括：介质层150，位于所述保护层141上，所述介质层150覆盖所述源漏外延层120的顶部；接触孔插塞170，位于所述介质层150内，所述接触孔插塞170与所述源漏外延层120电连接。
所述保护层141和所述介质层150构成层间介质层，所述介质层150用于隔离相邻器件，所述介质层150的材料为绝缘材料，例如氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种。
本实施例中，所述介质层150为单层结构，所述介质层150的材料为氧化硅。
相应的，为了避免对半导体结构的电学性能产生不良影响，所述保护层141的材料为介电材料。本实施例中，所述保护层141的材料为氧化硅。在其他实施例中，所述保护层的材料还可以为氮氧化硅。
本实施例中，所述介质层150的顶部与所述栅极结构135(如图3所示)顶部齐平。
本实施例中，所述接触孔插塞170的材料为钨。在其他实施例中，所述接触孔插塞的材料还可以为钴。
还需要说明的是，本实施例中，所述半导体结构还包括硅化层160，位于所述源漏外延层120和接触孔插塞170之间。
所述硅化层160用于降低所述源漏外延层120与所述接触孔插塞170的接触电阻，从而进一步提升半导体结构的电学性能。本实施例中，所述硅化层160的材料可以为TiSi、NiSi或CoSi等。
所述半导体结构可以采用前述实施例所述的形成方法所形成，也可以采用其他形成方法所形成。对本实施例所述半导体结构的具体描述，可参考前述实施例中的相应描述，本实施例在此不再赘述。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (17)
1.一种半导体结构的形成方法，其特征在于，包括：
提供基底，所述基底包括衬底、凸出于所述衬底的鳍部、横跨所述鳍部的栅极结构以及位于所述栅极结构两侧鳍部内的源漏外延层；提供基底的步骤中，所述基底还包括：源漏掺杂层，位于所述源漏外延层内；
在所述栅极结构露出的衬底上形成保护层，所述保护层至少覆盖所述源漏外延层的部分侧壁，且露出所述源漏外延层的顶部，所述保护层的顶部低于所述源漏掺杂层的顶部；
对所述保护层露出的源漏外延层进行离子掺杂处理。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述保护层的步骤包括：在所述栅极结构露出的衬底上形成初始保护层，所述初始保护层覆盖所述源漏外延层的顶部和侧壁；
去除部分厚度的初始保护层，使剩余的初始保护层露出所述源漏外延层的顶部，且保留剩余的初始保护层作为所述保护层。
3.如权利要求1所述的半导体结构的形成方法，其特征在于，在所述栅极结构露出的衬底上形成保护层的工艺包括流动性化学气相沉积工艺或旋涂工艺。
4.如权利要求2所述的半导体结构的形成方法，其特征在于，去除部分厚度的初始保护层的工艺为干法刻蚀工艺。
5.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述保护层的步骤中，所述保护层的材料为介电材料或有机材料。
6.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述保护层的步骤中，所述保护层的材料为氧化硅、氮氧化硅、光刻胶、BARC材料、ODL材料、DARC材料、DUO材料或APF材料。
7.如权利要求1所述的半导体结构的形成方法，其特征在于，在所述栅极结构露出的衬底上形成保护层的步骤中，沿所述衬底表面的法线方向上，所述保护层顶部至所述源漏外延层顶部的距离为至/>
8.如权利要求1所述的半导体结构的形成方法，其特征在于，所述离子掺杂处理的工艺为离子注入工艺。
9.如权利要求8所述的半导体结构的形成方法，所述离子注入工艺的参数包括：注入离子为N型离子，注入能量为1KeV至8KeV，注入剂量为1E14原子每平方厘米至1E16原子每平方厘米，注入角度为0度至7度；
或者，注入离子为P型离子，注入能量为0.5KeV至5KeV，注入剂量为1E14原子每平方厘米至1E16原子每平方厘米，注入角度为0度至7度。
10.如权利要求1所述的半导体结构的形成方法，其特征在于，对所述保护层露出的源漏外延层进行离子掺杂处理后，还包括：在所述保护层上形成介质层，所述介质层覆盖所述源漏外延层的顶部；
或者，对所述保护层露出的源漏外延层进行离子掺杂处理后，还包括：去除所述保护层；去除所述保护层后，在所述栅极结构露出的衬底上形成介质层，所述介质层覆盖所述源漏外延层的顶部。
11.如权利要求10所述的半导体结构的形成方法，其特征在于，形成所述介质层后，还包括：在所述介质层内形成露出所述源漏外延层顶部的开口；在所述开口内形成接触孔插塞，所述接触孔插塞与所述源漏外延层电连接。
12.一种采用权利要求1～11任一项所述的形成方法形成的半导体结构，其特征在于，包括：
基底，所述基底包括衬底、凸出于所述衬底的鳍部、横跨所述鳍部的栅极结构以及位于所述栅极结构两侧鳍部内的源漏外延层；所述基底还包括：源漏掺杂层，位于所述源漏外延层内；
保护层，位于所述栅极结构露出的衬底上，所述保护层至少覆盖所述源漏外延层的部分侧壁且露出所述源漏外延层的顶部，所述保护层的顶部低于所述源漏掺杂层的顶部。
13.如权利要求12所述的半导体结构，其特征在于，所述保护层的材料为介电材料或有机材料。
14.如权利要求12所述的半导体结构，其特征在于，所述保护层的材料为氧化硅、氮氧化硅、光刻胶、BARC材料、ODL材料、DARC材料、DUO材料或APF材料。
15.如权利要求12所述的半导体结构，其特征在于，沿所述衬底表面的法线方向上，所述保护层顶部至所述源漏外延层顶部的距离为至/>
16.如权利要求12所述的半导体结构，其特征在于，所述半导体结构还包括：介质层，位于所述保护层上，所述介质层覆盖所述源漏外延层的顶部。
17.如权利要求16所述的半导体结构，其特征在于，所述半导体结构还包括：位于所述介质层内的接触孔插塞，所述接触孔插塞与所述源漏外延层电连接。
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| GR01 | Patent grant | ||
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