TWI622129B - 半導體結構及其製造方法 - Google Patents

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劉繼文
張智勝
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Abstract

本揭露提供一種半導體結構。此半導體結構包含：鰭片有效區，其形成於半導體基板上且橫跨在第一淺溝槽隔離(STI)特徵之第一側壁與第二STI特徵之第二側壁之間；第一導電類型之防穿通(APT)特徵；以及第一導電類型之通道材料層，此通道材料層設置於APT特徵上且具有小於第一摻雜濃度之第二摻雜濃度。APT特徵形成於鰭片有效區上、橫跨在第一側壁與第二側壁之間且具有第一摻雜濃度。

Description

半導體結構及其製造方法
本揭示案是關於一種積體電路結構及固相擴散方法。
半導體積體電路(Integrated circuit,IC)行業已經歷指數式增長。IC材料及設計之技術性進步已產生數代IC，其中每一代皆具有比前一代更小且更複雜之電路。在IC進化過程中，功能密度(亦即，每晶片面積中互連元件之數目)已普遍增大，而幾何形狀尺寸(亦即，可使用製造製程建立之最小部件(或線))已減小。此按比例縮小過程通常藉由增加生產效率且降低相關聯之成本來提供益處。
為了實現此等進步，此按比例縮小亦已增加處理及製作IC之複雜性。IC處理及製作中需要類似發展。舉例而言，已引入三維電晶體(諸如，鰭式場效電晶體(fin-like field-effect transistor,FinFET))以替換平面電晶體。此外，亦引入超紫外線微影術來形成IC圖案。 儘管現有FinFET元件及製造FinFET元件之方法已大體上適合於其預期目的，但此等元件及方法尚未在所有方面完全令人滿意。舉例而言，由於陰影效應、歸因於通道區中之摻雜劑殘留的遷移率降級以及其他問題，防穿通注入無法被正確地實施。舉例而言，缺陷被引入至通道與淺溝槽隔離特徵之間的界面且導致洩漏電流，尤其是對於高遷移率通道。因此，需要用於積體電路結構及其製造方法以解決上述問題的結構。
根據本揭示案的多個實施例，一種半導體結構包括鰭片有效區、第一導電類型之防穿通(anti-punch through,APT)特徵以及第一導電類型之通道材料層。鰭片有效區形成於半導體基板中且橫跨在第一淺溝槽隔離(shallow trench isolation,STI)特徵之第一側壁與第二STI特徵之第二側壁之間。APT特徵形成於鰭片有效區上，橫跨在第一側壁與第二側壁之間且具有第一摻雜濃度。通道材料層設置於APT特徵上且具有小於第一摻雜濃度之第二摻雜濃度。
根據本揭示案的多個實施例，一種半導體結構包括半導體基板、第一鰭片特徵及第二鰭片特徵、第一APT特徵以及第二APT特徵。半導體基板具有彼此相反之第一表面及第二表面。第一鰭片特徵及第二鰭片特徵形成於半導體基板之第一表面上。第一鰭片特徵在第一STI特徵 與第二STI特徵之間橫跨第一寬度。第二鰭片特徵在第二STI特徵與第三STI特徵之間橫跨第二寬度。第二寬度大於第一寬度。第一APT特徵形成於第一鰭片特徵上且自第一STI特徵延伸至第二STI特徵。第二APT特徵形成於第一鰭片特徵上且自第二STI特徵延伸至第三STI特徵。第一APT特徵及第二APT特徵分別以距第二表面第一距離及第二距離設置。第二距離小於第一距離。
根據本揭示案的多個實施例，一種半導體結構製造方法包括：在半導體基板上形成鰭片特徵；藉由選擇性蝕刻凹切鰭片特徵；形成含有摻雜劑之固態材料層；將摻雜劑自固態材料層驅趕至鰭片特徵，藉此分別在鰭片特徵上形成APT特徵；移除固態材料層；以及藉由磊晶成長在APT特徵上形成通道材料層。
100‧‧‧方法
102~130‧‧‧操作
200‧‧‧半導體結構
210‧‧‧基板
212‧‧‧第一區
214‧‧‧第二區
216‧‧‧鰭片有效區
218‧‧‧絕緣特徵
220‧‧‧第一圖案化遮罩
222、230‧‧‧介電材料層
224、232‧‧‧防穿通特徵
224A‧‧‧經摻雜表面
226、234‧‧‧通道材料層
228‧‧‧第二圖案化遮罩
232A‧‧‧經摻雜表面
236‧‧‧鰭式場效電晶體
238‧‧‧閘極堆疊
238A‧‧‧閘極介電特徵
238B‧‧‧閘極電極
238C‧‧‧閘極間隔物
240‧‧‧摻雜井
242‧‧‧源極及汲極特徵
第1圖係根據一些實施例之積體電路製造方法之流程圖。
第2圖係根據一些實施例建構之半導體結構之透視圖。
第3A圖及第3B圖分別係根據一些實施例之圖2之半導體結構沿x方向及y方向之剖視圖。
第4圖、第5圖、第6圖、第7圖、第8圖、第9圖、第10圖、第11圖、第12圖、第13圖、第14圖、第15圖、第16圖及第17圖係根據一些實施例建構之半導體結構在各種製造階段處之剖視圖。
第18圖係根據一些實施例建構之第17圖之半導體結構之局部剖視圖。
以下揭示內容提供用於實施本揭露之不同特徵之諸多不同實施例或實例。下文描述部件及排列之特定實例以簡化本揭露。當然，此等僅係例示性且並非意欲為限制性。舉例而言，隨後之描述中之在第二特徵上方或在第二特徵上形成第一特徵可包含其中第一特徵及第二特徵直接接觸形成之實施例且亦可包含其中可在第一特徵與第二特徵之間形成額外特徵以使得第一特徵及第二特徵可不直接接觸之實施例。另外，本揭露可在各種實例中重複元件符號及/或字母。此重複係出於簡單及清晰之目的且其本身並非指示所論述之各種實施例及/或配置之間的關係。
進一步而言，為了便於描述，本文可使用諸如「下面」、「下方」、「下部」、「上方」、「上部」及類似者等空間相對性術語來描述如圖中所圖示之一個元件或特徵與另一元件(或多個元件)或特徵(或多個特徵)之關係。除了圖中所描繪之定向外，空間相對性術語意欲囊括使用或操作中之元件之不同定向。舉例而言，若翻轉圖中之元件，則描述為在其他元件或特徵「下方」或「下面」之元件將經定向而在其他元件或特徵「上方」。因此，例示性術語「下方」可囊括上方及下方之定向兩者。設備可經 其他方式定向(旋轉90度或處於其他定向)且因此可同樣解讀本文所使用之空間相對性描述詞。
本揭露係針對(並非以其他方式限制於)鰭式場效電晶體(fin-like field-effect transistor,FinFET)元件。FinFET元件例如可係互補型金屬氧化物半導體(Complementary Metal-Oxide-Semiconductor,CMOS)元件，此元件包含P型金屬氧化物半導體(P-type metal-oxide-semiconductor,PMOS)FinFET元件及N型金屬氧化物半導體(N-type metal-oxide-semiconductor,NMOS)FinFET元件。以下揭示內容將繼續藉助FinFET實例來說明本揭露之各種實施例。然而，應理解，除非特別主張，本申請案不應限制於特定類型之元件。
第1圖係根據一些實施例建構之用於製造半導體結構200(特定而言包含具有一或多個FinFET元件之FinFET結構)之方法100之流程圖。根據一些實施例，第2圖係半導體結構200之透視圖；第3A圖及第3B圖分別係半導體結構200沿x方向及y方向之剖視圖；第4圖至第17圖係半導體結構200在各種製造階段處之剖視圖；且第18圖係第17圖之半導體結構200之局部剖視圖。應理解，可在此方法之前、期間及之後實施額外步驟，且對於此方法之其他實施例，可替換或消除所描述步驟中之一些步驟。參看各圖集中描述半導體結構200及其製造方法100。
參看第1圖、第2圖、第3A圖及第3B圖，方法100藉由以下方式在操作102處開始：提供具有基板210之半導體結構200且在半導體基板210上形成鰭片有效區216。基板210包含用於NMOS之第一區212(亦稱為NMOS區)及用於PMOS之第二區214(亦稱為PMOS區)。在本實施例中，基板210係塊體矽基板。為促進本實施例，基板210係矽晶圓。在一些實施例中，基板210可包含：元素半導體，諸如結晶結構之鍺；化合物半導體，諸如矽鍺、碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦；或其組合。為促進實施例，彼等半導體材料膜可磊晶成長於矽晶圓上。
在另一實施例中，基板210具有絕緣體上覆矽(silicon-on-insulator,SOI)結構，此結構在基板中具有絕緣體層。例示性絕緣體層可係內埋式氧化物層(buried oxide layer,BOX)。可使用氧植入式分離(separation by implantation of oxygen,SIMOX)、晶圓接合及/或其他適合方法來製造SOI基板。端視本領域中已知之設計要求，基板210可包含各種經摻雜特徵。經摻雜特徵可摻雜有：p型摻雜劑，諸如硼；n型摻雜劑，諸如磷或砷；或其組合。經摻雜特徵可藉由離子植入來形成。
一或多個鰭片有效區216形成於基板210上。鰭片有效區216包含半導體材料作為有效區。在一些實施例中，鰭片有效區216包含矽且自基板210延伸作為基板210之一部分。在一些其他實施例中，鰭片有效區216另外 或替代地包含藉由適合技術(諸如，磊晶成長)形成之其他半導體材料(諸如，矽鍺及/或碳化矽)。鰭片有效區216可具有各種半導體材料及不同結構以增強元件效能，諸如高遷移率通道。在一些實例中，鰭片有效區216可包含矽、矽鍺、應變絕緣體上覆矽(strained silicon on insulator,SSOI)、絕緣體上覆鍺(germanium on insulator,GOI)或其組合。
半導體結構200亦包含各種絕緣特徵218，其設置於基板210上且水平地環繞鰭片有效區216。在本實施例中，絕緣特徵218係淺溝槽隔離(STI)特徵218且包含一或多種介電材料，諸如氧化矽、低介電常數介電材料、氣隙、其他適合介電材料或其組合。
在一些實施例中，藉由包含沉積、光微影術及/或蝕刻製程之任何適合程序來形成鰭片有效區216。在一個實施例中，藉由包括以下各項之程序集中形成鰭片有效區216及DTI特徵218：圖案化基板210以形成溝槽、用一或多種介電材料填充溝槽及拋光基板210以移除過量介電材料並平坦化頂部表面。為促進實施例，圖案化基板210可包含形成硬遮罩且經由硬遮罩之開口將蝕刻製程施加至基板210以在基板210中形成溝槽。可藉由包括沉積硬遮罩材料層且蝕刻硬遮罩材料層之步驟的程序形成硬遮罩。在一些實例中，硬遮罩材料層包含隨後沉積於基板210上之氧化矽及氮化矽。可藉由熱氧化、化學氣相沉積(chemical vapor deposition,CVD)、原子層沉積(atomic layer deposition,ALD)或任何其他適當方法形成硬遮罩層212。用於形成硬遮罩之程序進一步包括：藉由微影術製程形成圖案化抗蝕劑層，以及經由圖案化抗蝕劑層之開口蝕刻硬遮罩材料層以將開口轉印至硬遮罩材料層。例示性光微影術製程可包括形成抗蝕劑層，藉由微影術曝露製程而曝露抗蝕劑，執行曝露後烘烤製程，以及顯影光阻劑層以形成圖案化光阻劑層。微影術製程可替代地由諸如電子束刻寫、離子束刻寫、無遮罩圖案化或分子印刷等其他技術替代。在一些其他實施例中，可直接使用圖案化抗蝕劑層作為用於蝕刻製程之蝕刻遮罩以形成溝槽。
第一區212內之鰭片有效區216可稱為n型鰭片特徵，此係因其中之半導體材料適當地經摻雜以形成n型電晶體。特定而言，半導體材料摻雜有p型摻雜劑，諸如硼。類似地，第二區214內之鰭片有效區216可稱為p型鰭片特徵，此係因其將最終適當地經摻雜以形成p型電晶體。特定而言，鰭片有效區將摻雜有n型摻雜劑，諸如磷。
半導體結構200包括諸如邏輯元件及I/O元件等各種元件。在各種半導體元件中，不同電晶體可具有不同大小。根據說明性實例，第一區212內之第一n型鰭片有效區216具有第一尺寸L1以形成短通道電晶體(例如，高效能邏輯電晶體)；第一區212內之第二n型鰭片有效區216具有第二尺寸L2以形成中間通道電晶體(例如，待用電晶體)；且第一區212內之第三n型鰭片有效區216具有第三尺寸L3以形成長通道電晶體(例如，I/O電晶體)。彼等 尺寸係不同的：L1<L2且L2<L3。類似地，根據說明性實例，第二區214內之第一p型鰭片有效區216具有第四尺寸L4以形成短通道電晶體；第二區214內之第二p型特徵216具有第五尺寸L5以形成中間通道電晶體；且第二區214內之第三p型特徵216具有第六尺寸L6以形成長通道電晶體。彼等尺寸係不同的：L4<L5且L5<L6。然而，半導體結構200可包含具有較大或較小大小之電晶體。
參看第1圖及第4圖，方法100包含操作104以形成第一圖案化遮罩220。圖案化遮罩220覆蓋第二區214且具有開口以曝露第一區212。在一些實施例中，圖案化遮罩220係硬遮罩且包含介電材料，諸如氧化矽、氮化矽、氧氮化矽、其他適合介電材料或其組合。舉例而言，硬遮罩可包含一個以上材料層，諸如氧化矽膜及處於氧化矽膜上之氮化矽膜。在一些實例中，形成硬遮罩包含沉積硬遮罩材料層；藉由微影術在硬遮罩材料層上形成圖案化抗蝕劑層；以及藉由蝕刻將圖案自圖案化抗蝕劑層轉印至硬遮罩材料層；以及藉由濕式剝離或電漿灰化移除圖案化抗蝕劑層。替代地，圖案化遮罩220可係藉由微影術形成之圖案化抗蝕劑層。
參看第1圖及第5圖，方法100包括操作106以藉由蝕刻在第一區212內凹切鰭片有效區216。蝕刻製程經設計以選擇性地移除鰭片有效區216中之半導體材料而STI特徵保留。蝕刻製程可包含乾式蝕刻、濕式蝕刻或其組合。圖案化遮罩220保護第二區214內之鰭片有效區216以 免蝕刻。由於蝕刻製程之負載效應，較大之鰭片有效區216將比較小鰭片有效區216蝕刻得更快。特定而言，由於三個n型特徵216分別具有尺寸L1、L2及L3，因此對應經凹切深度(D1、D2及D3)係不同的。特定而言，D1小於D2，而D2小於D3。因此，在稍後階段處，防穿通(anti-punch through,APT)摻雜特徵以不同水平形成於各別n型鰭片特徵中。蝕刻製程經設計具有適合蝕刻持續時間及蝕刻速率以使得深度(D1、D2及D3)係在所期望範圍內。
參看第1圖及第6圖，方法100藉由形成具有第一類型摻雜劑之第一含摻雜劑之介電材料層222而進行至操作108。特定而言，第一含摻雜劑之介電材料層222形成於第一區212內之經凹切鰭片特徵及STI特徵218之側壁中。在本實施例中，第一類型摻雜劑係p型摻雜劑。在一些實施例中，操作106包括沉積含有p型摻雜劑之硼矽酸鹽玻璃(摻雜硼之玻璃或BSG)層222。BSG層222用作將引入至第一區212內之n型鰭片有效區216之p型摻雜劑之固態源。BSG層222中之p型摻雜劑之濃度經設計以使得在一或多個随后熱製程期間以適當摻雜濃度引入p型摻雜劑。在一些實施例中，BSG層222之摻雜劑濃度介於約1021/cm3至約8×1021/cm3之範圍內。藉由諸如CVD之適合技術以適合前驅物形成BSG層222。在一些實例中，藉由CVD形成BSG層222之前驅物包括SiH4、O2及B2H6。
在一些實施例中，操作108進一步包括在BSG層上沉積未經摻雜的矽酸鹽玻璃(un-doped silicate glass,USG)層。在此情形中，USG層及BSG層共同由數字222代表。USG層係用於保護BSG層之頂蓋層。可藉由諸如CVD之適合技術形成各種材料層。在一些實例中，BSG層具有介於0.5nm與2nm之間的範圍內之厚度；並且USG層具有介於1nm與4nm之間的範圍內之厚度。
參看第1圖及第7圖，方法100進行至操作110以將摻雜劑自BSG層驅趕至經凹切鰭片特徵(其係第一區212內之n型鰭片有效區216)，藉此在經凹切鰭片特徵中形成p型導電性之APT特徵224(亦稱為p型APT特徵)。操作110可包括一或多個熱製程以將摻雜劑自BSG層驅趕至經凹切鰭片特徵。熱製程經設計具有適當退火溫度及退火持續時間。在一些實例中，可在快速熱退火設備中實施熱退火製程。因此形成之p型APT特徵224定位於不同水平處但具有同一厚度，此厚度由BSG層之摻雜劑濃度及熱退火製程(包括退火溫度及退火持續時間)確定。在一些實例中，p型APT特徵224經形成以具有在約5至10奈米之範圍內之厚度。在一個實例中，用於APT特徵224之p型摻雜劑之濃度係在約1x1017/cm3至1x1018/cm3之範圍內。APT特徵224之摻雜劑濃度大於在稍後階段處形成之通道層之摻雜劑濃度，如下文所述。p型APT特徵224不形成於第二區214中，此係因為硬遮罩220防止摻雜劑自BSG層擴散至第二區214中之鰭片特徵。
另外，摻雜劑亦被驅趕至STI特徵218中，諸如驅趕至STI特徵之表面中。STI特徵之經摻雜表面自鰭 片有效區216延伸至第一區212內之STI特徵之頂部表面，如第7圖中所圖示。具有經摻雜表面之STI特徵幫助增強元件效能，諸如藉由接面隔離效應消除洩漏，以及減少與磊晶成長相關聯之插口(faucet)問題。第一區212內之STI特徵218之經摻雜表面係APT特徵224之經延伸部分且稍後將論述。
參看第1圖及第8圖，方法100進行至操作112以移除第一含摻雜劑之介電材料層222，在本實施例中，此介電材料層係BSG層。在一些實施例中，當存在USG層時亦移除USG層。移除第一含摻雜劑之介電材料層係藉由適合蝕刻製程。舉例而言，藉由使用稀氫氟酸(diluted hydrofluoric acid,DHF)溶液之濕式蝕刻來移除BSG層(及USG層)。在操作112中，根據本實施例亦移除硬遮罩220。舉例而言，可藉由使用(熱)亞磷酸之濕式蝕刻來移除氮化矽之硬遮罩220。
特定而言，第一區212內之STI特徵218之經摻雜表面(在圖8中標記為224A)在諸如短通道區及長通道區等不同區中具有不同高度。經摻雜表面224A係經p型摻雜。
參看第1圖及第9圖，方法100進行至操作114以在第一區212內之溝槽中形成通道材料層226。通道材料層226包含磊晶成長於溝槽中且摻雜有p型摻雜劑(諸如硼)之半導體材料。由於APT特徵224係在不同水平處且 通道材料層226具有平坦化的表面，因此不同鰭片特徵上之通道材料層226具有不同厚度，如圖9所示。
在一些實施例中，出於各種考量(諸如，高遷移率之應變效應或使用高遷移率之半導體材料)，通道材料層226中之半導體材料不同於基板210之半導體材料。在各種實例中，通道材料層226包含矽、矽鍺、鍺、矽鍺錫(SiGeSn)、鍺錫(GeSn)或來自III-V族之化合物半導體材料。在例示性實施例中，來自III-V族之化合物半導體材料包括砷化鎵、磷砷化鎵、氮化鎵、磷化鎵、砷化銦、砷化銦鎵、氮化銦鎵、磷化銦鎵、氮化銦、磷化銦、砷化鋁、砷化鋁鎵、磷化铝铟镓、氮化鋁鎵、磷化鋁鎵、砷化鋁銦、氮化鋁、磷化鋁，或其組合。在進一步實例中，通道材料層226可包含兩個或兩個以上半導體材料膜。
在一些實施例中，形成通道材料層226包含磊晶成長及化學機械拋光(chemical mechanical polishing,CMP)。通道材料層226摻雜有第一類型摻雜劑(在本實例中，p型摻雜劑)，與APT特徵224之摻雜劑類型相同，但是具有不同的摻雜濃度。特定而言，通道材料層226之摻雜濃度小於APT特徵224之摻雜濃度。在通道材料層226中設計摻雜劑係出於對應電晶體之適當臨限電壓及其他考量(諸如，洩漏電流)。在各種實施例中，藉由原位摻雜或離子植入將摻雜劑引入至通道材料層226。對於原位摻雜，磊晶成長之前驅物另外包括含摻雜劑之化學品。由此，摻雜劑在磊晶成長期間引入至通道材料層226。
在本實施例中，消除或減少磊晶成長之插口問題。插口問題係指在磊晶成長期間由於成長選擇性而形成於磊晶特徵與STI特徵之間的間隙。藉由在(藉由操作106-110)形成APT特徵224期間形成STI特徵218之經摻雜表面，STI特徵218之表面被修改。減少磊晶成長之選擇性以使得通道半導體材料亦成長於STI特徵之側壁上，藉此消除或減少插口問題。
參看第1圖及第10圖，方法100進行至操作116以在基板210上形成第二圖案化遮罩228。第二硬遮罩覆蓋第一區212且具有一或多個開口以使得第二區214曝露於開口內。在一些實施例中，圖案化遮罩228係硬遮罩且包含介電材料，諸如氧化矽、氮化矽、氧氮化矽、其他適合介電材料，或其組合。硬遮罩228可包含一種以上材料層，諸如氧化矽膜及處於氧化矽膜上之氮化矽膜。在一些實例中，形成硬遮罩包括沉積硬遮罩材料層；藉由微影術在硬遮罩材料層上形成圖案化抗蝕劑層；藉由蝕刻將圖案自圖案化抗蝕劑層轉印至硬遮罩材料層；以及藉由濕式剝離或電漿灰化移除圖案化抗蝕劑層。替代地，圖案化遮罩228可係藉由微影術形成之圖案化抗蝕劑層。
參看第1圖及第11圖，方法100包括操作118以藉由蝕刻凹切第二區214內之鰭片有效區216。蝕刻製程經設計以選擇性地移除鰭片有效區216中之半導體材料而STI特徵保留。蝕刻製程可包含乾式蝕刻、濕式蝕刻，或其組合。圖案化遮罩228保護第一區212內之鰭片有效區 216以免蝕刻。由於蝕刻製程之負載效應，較大之鰭片有效區216將比較小鰭片有效區216蝕刻得更快。特定而言，由於三個p型鰭片有效區216分別具有尺寸L4、L5及L6，因此對應凹切深度(D4、D5及D6)係不同的。特定而言，D4小於D5，而D5小於D6。因此，在稍後階段處，防穿通(APT)摻雜特徵以不同水平形成於各別n型鰭片特徵中。蝕刻製程經設計具有適合蝕刻持續時間及蝕刻速率以使得深度(D1、D2及D3)係在所期望範圍內。
參看第1圖及第12圖，方法100藉由形成具有第二類型摻雜劑之第二含摻雜劑之介電材料層230而進行至操作120，第二類型摻雜劑在導電性上與第一類型摻雜劑相反。在本實施例中，第二類型摻雜劑係n型摻雜劑。特定而言，第二含摻雜劑之介電材料層230形成於第二區214內之經凹切鰭片特徵及STI特徵218之側壁中。在一些實施例中，操作120包括沉積含有n型摻雜劑之磷矽酸鹽玻璃(摻雜磷之玻璃PSG)層230。PSG層230用作將引入至第二區214內之p型鰭片有效區216的n型摻雜劑之固態源。PSG層230中之n型摻雜劑的濃度经設計以使得在一或多個随后熱製程期間以適當摻雜濃度引入p型摻雜劑。在一些實施例中，PSG層230之摻雜劑濃度介於自約1021/cm3至約8×1021/cm3之範圍內。PSG層230係藉由諸如CVD之適合技術以適合前驅物形成。在一些實例中，藉由CVD形成PSG層230之前驅物包括SiH4、O2及PH3。
在一些實施例中，操作120進一步包括在PSG層228上沉積USG層及在USG層上沉積氮化矽層(即APT特徵232)。在此情形中，USG層及PSG層共同由數字230代表。USG層係用於保護PSG層之頂蓋層。USG層可藉由諸如CVD之適合技術形成。在一些實例中，PSG層具有介於0.5nm與2nm之間的範圍內之厚度；且USG層具有介於1nm與4nm之間的範圍內之厚度。
參看第1圖及第13圖，方法100進行至操作122以將第二摻雜劑自PSG層驅趕至經凹切鰭片特徵(其係第二區214內之p型鰭片有效區216)，藉此在經凹切鰭片特徵中形成n型導電性之APT特徵224(亦稱為n型APT特徵)。操作122可包括一或多個熱製程以將摻雜劑自PSG層驅趕至經凹切鰭片特徵。熱製程經設計具有適當退火溫度及退火持續時間。在一些實例中，可在快速熱退火設備中實施熱退火製程。因此形成之n型APT特徵232定位於不同水平處但具有同一厚度，此厚度由PSG層之摻雜劑濃度及熱退火製程(包括退火溫度及退火持續時間)確定。在一些實例中，n型APT特徵232經形成為具有在約5至10奈米之範圍內之厚度。在一個實例中，用於APT特徵232之n型摻雜劑之濃度係在約1x1017/cm3至1x1018/cm3之範圍內。APT特徵232之摻雜劑濃度大於將在稍後階段處形成之通道層之摻雜劑濃度，如下文所述。n型APT特徵232不形成於第一區212中，此係因為硬遮罩228防止摻雜劑自PSG層擴散至第一區212中之鰭片特徵。
另外，摻雜劑亦被驅趕至STI特徵218中，諸如驅趕至第二區214中之STI特徵218之表面中。STI特徵之經摻雜表面自鰭片有效區216延伸至第二區214內之STI特徵218之頂部表面，如圖13所示。具有經摻雜表面之STI特徵幫助增強元件效能，諸如藉由接面隔離效應消除洩漏且減少與磊晶成長相關聯之插口問題。
參看第1圖及第14圖，方法100進行至操作124以移除第二含摻雜劑之介電材料層230，在本實施例中，此介電材料層係PSG層。在一些實施例中，當USG層存在時亦移除USG層。移除第二含摻雜劑之介電材料層係藉由適合蝕刻製程。舉例而言，藉由使用DHF溶液之濕式蝕刻來移除PSG層(及USG層)。在操作124中，根據本實施例亦移除硬遮罩228。舉例而言，可藉由使用(熱)亞磷酸之濕式蝕刻來移除氮化矽之硬遮罩228。
特定而言，第二區214內之STI特徵218之經摻雜表面(在第14圖中標記為232A)在諸如短通道區及長通道區等不同區中具有不同高度。經摻雜表面232A係經n型摻雜。
參看第1圖及第15圖，方法100進行至操作126以在第二區212內之溝槽中形成通道材料層234。通道材料層234包括磊晶成長於溝槽中且摻雜有n型摻雜劑(諸如磷)之半導體材料。由於APT特徵232係在不同水平處，因此通道材料層可在不同鰭片特徵上具有不同高度且因此具有不均勻分佈。可將拋光(諸如CMP)施加至通道材料 層234以平坦化頂部表面。在此情形中，硬遮罩228可在拋光期間充當拋光停止層且此後藉由拋光或藉由蝕刻來移除。由於通道材料層234具有經平坦化的表面，因此不同鰭片特徵上之通道材料層234具有不同厚度，如第15圖所示。
在一些實施例中，出於各種考量(諸如，高遷移率之應變效應或使用高遷移率之半導體材料)，通道材料層234中之半導體材料不同於基板210之半導體材料。在各種實例中，通道材料層226包括矽、矽鍺、鍺、矽鍺錫(SiGeSn)、鍺錫(GeSn)或來自III-V族之化合物半導體材料。在例示性實施例中，來自III-V族之化合物半導體材料包括砷化鎵、磷砷化鎵、氮化鎵、磷化鎵、砷化銦、砷化銦鎵、氮化銦鎵、磷化銦鎵、氮化銦、磷化銦、砷化鋁、砷化鋁鎵、磷化鋁銦鎵、氮化鋁鎵、磷化鋁鎵、砷化鋁銦、氮化鋁、磷化鋁，或其組合。在進一步實例中，通道材料層226可包括兩個或兩個以上半導體材料膜。
在一些實施例中，通道材料層234包括不同於第一區212內之通道材料層226之半導體材料的半導體材料。舉例而言，用於n型電晶體之第一區212中之第一通道材料層226包括具有相對較高電子遷移率之第一半導體材料，而用於p型電晶體之第二區214中之第二通道材料層234包括具有相對較高電洞遷移率之第二半導體材料。為促進實例，用於n型電晶體之第一區212中之第一通道材料層 226包括砷化鎵或或銦磷而p型電晶體之第二區214中之第二通道材料層234包括鍺或鑽石。
參看第1圖及第16圖，方法100進行至操作128以凹切STI特徵218。操作128可包括一或多個蝕刻製程以選擇性地回蝕STI特徵218，藉此形成經凹切STI特徵。舉例而言，操作128包括濕式蝕刻、乾式蝕刻，或其組合。為促進實例，操作128包括使用DHF溶液作為蝕刻劑之濕式蝕刻製程。鰭片有效區216、尤其係第一區212中之通道材料層226及第二區214中之通道材料層234延伸於經凹切STI特徵218上方。
參看第1圖及第17圖，方法100進行至操作130以在鰭片有效區216上形成各種半導體元件，諸如場效電晶體(FET)、偶極電晶體、二極體、被動式元件(電阻器、電感器、電容器，或其組合)，或其組合。在第17圖所示之本實施例中，例示性鰭式場效電晶體236形成於鰭片有效區216上，因此稱為FinFET。特定而言，每一FinFET 236包括源極特徵及汲極特徵以及插置於源極特徵與汲極特徵之間的閘極堆疊238。特定而言，n型FinFET形成於第一區212內之鰭片有效區216上，而p型FinFET形成於第二區214內之鰭片有效區216上。可在每一鰭片特徵上形成一或多個FinFET。下文進一步描述FinFET 236之結構及形成。
在半導體結構中，p型摻雜表面224A及n型摻雜表面232A係STI特徵218之部分。經摻雜表面經配置 為環繞對應通道材料層。特定而言，p型摻雜表面224A環繞第一區212中之通道材料層226；而n型摻雜表面232A環繞第二區214中之通道材料層234。如上文所述，經摻雜表面幫助增強元件效能，諸如藉由接面隔離效應消除洩漏且減少與磊晶成長相關聯之插口問題。特定言之，經摻雜表面具有不同高度。經摻雜表面自對應APT特徵之底部垂直地延伸至STI特徵之頂部。由於APT特徵係在不同水平處，因此經摻雜表面具有不同高度。
第18圖係根據一些實施例建構之半導體結構200之局部剖視圖。在第18圖中，有效區經設計以形成FET，諸如p型FET(pFET)或n型FET(nFET)。在一些實施例中，諸如，在形成STI特徵218之後且在形成APT特徵之前，可在基板中形成摻雜井240。在本實例中，第18圖中圖示僅一個例示性鰭片有效區216及第一區212中之對應FinFET 236。此等描述適用於第一區212及對應特徵。然而，半導體結構200之在第二區214中之部分係類似的但具有相反導電類型。
半導體結構200包括半導體基板210。在一些實例中，摻雜井240係p型阱且包含散佈於其中形成nFET之有效區中的p型摻雜劑，諸如硼(B)。可藉由適合摻雜製程(諸如，一或多個離子植入)經由遮罩層之開口將摻雜劑引入至p型摻雜井240。在一個實例中，摻雜井240可具有介於約1016與1018/cm3之間的範圍內之對應摻雜濃度。在另一實例中，摻雜井240可具有介於約0.5微米與2微米之 間的範圍內之深度。APT特徵224及通道材料層226形成於鰭片特徵中。當在操作期間接通對應FinFET時，通道材料層226充當導電路徑。
類似地，在第二區214中，形成n型阱且此n型阱包含散佈於其中形成pFET之有效區中的n型摻雜劑(諸如磷)。APT特徵232及通道材料層234形成於第二區214內之鰭片特徵中。
每一FinFET 236包括形成於通道材料層226上之閘極堆疊238，以及形成於通道材料層中之源極及汲極特徵242。閘極堆疊238包括設置於通道材料層226上之閘極介電特徵238A及設置於閘極介電特徵238A上之閘極電極238B。閘極堆疊238可進一步包括設置於閘極電極238A之側壁上之閘極間隔物238C。
閘極介電特徵238A包含閘極介電材料，諸如氧化矽或具有較高介電常數之適合介電材料(高介電常數介電材料)。在本實施例中，閘極介電特徵238A包括一個以上介電材料層。舉例而言，閘極介電特徵238A包括界面介電層(諸如，氧化矽)及在界面層上之高介電常數介電材料層。
閘極電極238B包括導電材料層，諸如經摻雜多晶矽、金屬、金屬合金、金屬矽化物，或其組合。在一些實施例中，閘極電極238B包括一個以上導電材料層。舉例而言，閘極電極238B包括在閘極介電特徵238A上之具有適合功函數之第一導電層，及在第一導電層上之第二 導電層。在關於n型FinFET之一個實例中，第一導電層包含鈦或鈦鋁。在另一實例中，第二導電層包含鋁、鎢、銅、經摻雜多晶矽，或其組合。
類似地，第二區214中之閘極堆疊亦包括閘極介電層及閘極電極。第二區214中之閘極電極可具有與第一區212中之閘極堆疊之結構類似之結構。然而，導電材料可係不同的。舉例而言，在第二區214中，閘極電極包括第一導電材料層(諸如，氮化鉭或氮化鈦)及第二導電材料層(諸如，鋁、鎢、銅、經摻雜多晶矽，或其組合)。
藉由包括各種沉積製程及圖案化之程序形成閘極堆疊238。根據一些實施例進一步描述閘極堆疊238之形成。在一個實施例中，界面層形成於半導體基板上(特定而言，形成於通道材料層226上)。界面層可包含藉由諸如原子層沉積(ALD)、熱氧化或紫外臭氧氧化之適當技術形成之氧化矽。界面層可具有小於10埃之厚度。高介電常數介電材料層形成於界面層上。高介電常數介電層包括介電常數(約3.9)高於熱氧化矽之介電常數的介電材料。高介電常數介電材料層係藉由諸如ALD或其他適合技術之適合製程來形成。用於形成高介電常數介電材料層之其他方法包括金屬有機化學氣相沉積(metal organic chemical vapor deposition,MOCVD)、物理氣相沉積(PVD)、紫外臭氧氧化或分子束磊晶(molecular beam epitaxy,MBE)。在一個實施例中，高介電常數介電材料包括HfO2。替代地，高介電常數介電材料層包含金屬氮化 物、金屬矽化物或其他金屬氧化物。界面層及高介電常數介電材料層構成閘極介電層。
在一些實施例中，閘極電極238B包含多晶矽。藉由諸如CVD之適當技術在閘極介電層上形成多晶矽層。在一個實例中，可藉由諸如PVD之適當技術在高介電常數介電材料層與多晶矽層之間進一步形成頂蓋層。在一些實例中，頂蓋層可包含氮化鈦(TiN)、氮化鉭(TaN)，或其組合。頂蓋層可發揮一或多個功能，諸如擴散阻障層、蝕刻停止及/或保護。
在沉積之後，閘極材料層經圖案化以形成閘極堆疊238(或複數個閘極堆疊)。閘極堆疊238之圖案化包括微影術製程及蝕刻。微影術製程形成圖案化抗蝕劑層。在一個實例中，微影術製程包括抗蝕劑塗佈、軟烘烤、曝露、曝露后烘烤(post-exposure baking,PEB)、顯影及硬烘烤。此後，藉由使用圖案化抗蝕劑層作為蝕刻遮罩來蝕刻從而圖案化閘極堆疊材料層。蝕刻製程可包括一或多個蝕刻步驟。舉例而言，可施加使用不同蝕刻劑之多個蝕刻步驟以蝕刻各別閘極堆疊材料層。
在其他實施例中，閘極堆疊材料層之圖案化可替代地使用硬遮罩作為蝕刻遮罩。硬遮罩可包含氮化矽、氧氮化矽、氧化矽、其他適合材料，或其組合。硬遮罩層沉積於閘極堆疊材料層上。藉由微影術製程在硬遮罩層上形成圖案化抗蝕劑層。接著，經由圖案化抗蝕劑層之開口蝕刻硬遮罩，藉此形成經圖案化硬遮罩。此後，可使 用諸如濕式剝離或電漿灰化之適合製程來移除圖案化抗蝕劑層。
閘極間隔物238C包括介電材料且可具有一或多個膜。在一些實施例中，閘極間隔物238C包括氧化矽、氮化矽、氧氮化矽、其他適合介電材料，或其組合。藉由沉積及各向異性蝕刻(諸如，乾式蝕刻)形成閘極間隔物238C。
在一些實施例中，源極及汲極特徵242可進一步包括藉由諸如離子植入之適合製程在鰭片有效區216中形成之輕摻雜汲極(light-doped drain,LDD)特徵。LDD特徵具有與摻雜井240之摻雜類型相反之摻雜類型。舉例而言，對於nFET，摻雜井240係p型且LDD特徵係n型。在另一實例中，對於pFET，摻雜井係n型且LDD特徵係p型。LDD特徵及閘極堆疊238可在共同程序中形成。舉例而言，閘極堆疊材料層經沉積且經圖案化以形成閘極介電層及閘極電極層；藉由使用虛置閘極堆疊(及STI特徵)之離子植入形成LDD特徵以抑制LDD特徵；且接著形成間隔物。在其他實施例中，LDD特徵係可選的且可自半導體結構200消除。
在一些替代實施例中，可藉由閘極替代製程形成閘極堆疊238。閘極替代製程包括形成虛置閘極；形成源極及汲極特徵；移除虛置閘極；以及此後形成包括高介電常數介電材料之閘極介電層及金屬閘極電極之最終閘極。在各種實施例中，閘極替代製程可係高介電常數最後 製程，其中閘極介電層及虛置閘極中之閘極電極兩者經移除且由最終閘極堆疊替代。
在一些替代實施例中，源極及汲極特徵242具有不同半導體材料以達成應變效應且可藉由包括以下步驟的程序形成：藉由蝕刻凹切源極及汲極區；以及藉由磊晶成長用不同半導體(不同於通道材料)填充凹部。在一些實施例中，半導體材料經挑選達成通道區中之適當應變效應以使得增加對應載流子遷移率。舉例而言，用於源極及汲極特徵之半導體材料包括碳化矽或矽鍺。在一個實例中，第一區212中之FinFET 236係nFET，半導體材料係摻雜有磷之碳化矽。在一個實例中，第二區214中之FinFET元件係pFET，半導體材料係摻雜有硼之矽鍺。在一些實施例中，兩個或兩個以上FinFET 236形成於同一鰭片有效區216上。在圖18所示之本實例中，兩個FinFET 236形成於同一鰭片有效區216上且共享共同源極。
注意，p型摻雜井240之摻雜類型與APT特徵224之摻雜類型相同且摻雜井240之摻雜濃度小於APT特徵224之摻雜濃度。此外，通道材料層226之摻雜類型與APT特徵224之摻雜類型相同但通道材料層226之摻雜濃度小於摻雜井240之摻雜濃度且在本實施例中比APT特徵224之摻雜濃度小得多。類似地，第二區214中之n型摻雜井之摻雜類型與APT特徵232之摻雜類型相同但n型摻雜井之摻雜濃度小於APT特徵232之摻雜濃度。第二區214中之通道材料層234之摻雜類型與APT特徵232之摻雜類型相同但通 道材料層234之摻雜濃度小於第二區中之經摻雜n型阱之摻雜濃度且在本實施例中比APT特徵232之摻雜濃度小得多。
方法100可包括其他替代項或修改項。在一些實施例中，用於在第一區212中形成第一APT特徵224之操作104-114及用於在第二區214中形成第二APT特徵232之操作116-126可具有不同序列以使得在形成第一APT特徵224之前形成第二APT特徵232。特定而言，且在操作104-114之前實施操作116-126。
方法100在上文所描述之操作之前、期間及/或之後進一步包括其他操作。在一些實施例中，用於自對應含摻雜劑層(如固相摻雜劑源極)驅趕摻雜劑之彼等退火製程可經設計具有適當熱分佈(具有有效擴散及最小化熱預算)。彼等形成之APT特徵能夠防止電晶體免於穿通效應且亦消除摻雜劑對通道之不期望之影響，因此增強元件效能。
可藉由一或多個離子植入來形成源極及汲極特徵。以下描述使用NMOS電晶體作為實例，且MMOS電晶體之源極及汲極特徵之形成係類似的。在一些實施例中，藉由離子植入程序形成用於NMOS電晶體之源極及汲極特徵，此離子植入程序包括用於形成LDD特徵之第一離子植入及用於形成S/D特徵之第二離子植入。在其他實施例中，閘極堆疊之形成以及源極及汲極特徵之形成整合於共同程序中。為促進實施例，沉積且圖案化閘極堆疊；將第一離子植入施加至鰭片有效區以形成LDD特徵；藉由適合 製程(諸如，介電沉積及乾式蝕刻)在閘極堆疊之側壁上形成閘極間隔物；且將第二離子植入施加至鰭片有效區以形成S/D特徵。
方法100進一步包括以下操作：在半導體結構200上形成層間介電材料(interlayer dielectric material,ILD)。ILD包括一或多種介電材料，諸如氧化矽、低介電常數介電材料，或其組合。在一些實施例中，ILD之形成包括沉積及CMP。
方法100包括以下操作：形成多層互連結構以耦合各種元件從而形成功能電路。多層互連結構包括垂直互連件(諸如，通孔或觸點)及水平互連件(諸如，金屬線)。各種互連特徵可實施各種導電材料，包括銅、鎢及/或矽化物。在一個實例中，使用鑲嵌及/或雙鑲嵌製程來形成與銅相關之多層互連結構。
本揭露提供一種半導體結構及其製造方法。此半導體結構包括形成於鰭片有效區上之FET，及具有增強元件效能之摻雜分佈。特定而言，此方法包括在半導體基板上形成鰭片有效區(鰭片特徵)；凹切鰭片有效區；藉由固態擴散形成APT特徵；以及藉由磊晶成長形成通道材料層。
本揭露之實施例提供優於現有技術之優點，但應理解，其他實施例可提供不同優點，本文未必論述所有優點且並非所有實施例需要特定優點。藉由利用所揭示方法及結構，APT特徵在鰭片有效區之底部部分上形 成且延伸至基板中。獨立地調整APT特徵之載流子濃度以在不使通道區之載流子濃度降級之情況下防止穿通效應。特定言之，根據一些實施例，為了各種元件益處，APT特徵及對應通道材料層由不同半導體材料形成。不同鰭片有效區中之APT特徵以更多自由形成於不同水平上以根據設計、元件類型及鰭片特徵尺寸調整元件效能。在一些實施例中，源極及汲極特徵由半導體材料形成，此半導體材料不同於對應APT特徵之材料、不同於對應通道材料層之材料或不同於此兩者。
因此，本揭露提供一種半導體結構。此半導體結構包括：鰭片有效區，其形成於半導體基板上且橫跨在第一淺溝槽隔離(STI)特徵之第一側壁與第二STI特徵之第二側壁之間；第一導電類型之防穿通(APT)特徵；以及第一導電類型之通道材料層，其設置於APT特徵上且具有小於第一摻雜濃度之第二摻雜濃度。APT特徵形成於鰭片有效區上、橫跨在第一側壁與第二側壁之間且具有第一摻雜濃度。
本揭露根據一些實施例提供一種半導體結構。此半導體結構包括：半導體基板，其具有彼此相反之第一表面及第二表面；第一鰭片特徵及第二鰭片特徵，其形成於半導體基板之第一表面上；第一防穿通(APT)特徵，其形成於第一鰭片特徵上且自第一STI特徵延伸至第二STI特徵；以及第二APT特徵，其形成於第一鰭片特徵上且自第二STI特徵延伸至第三STI特徵上。第一鰭片特徵在第 一淺溝槽隔離(STI)特徵與第二STI特徵之間橫跨第一寬度。第二鰭片特徵在第二STI特徵與第三STI特徵之間橫跨第二寬度。第二寬度大於第一寬度。第一APT特徵及第二APT特徵分別以距第二表面之第一距離及第二距離設置，且第二距離小於第一距離。
本揭露根據一些實施例提供一種用於製造半導體結構之方法。此方法包括：在半導體基板上形成鰭片特徵；藉由選擇性蝕刻凹切鰭片特徵；形成含有摻雜劑之固態材料層；將摻雜劑自固態材料層驅趕至鰭片特徵，藉此分別在鰭片特徵上形成防穿通(APT)特徵；移除固態材料層；以及藉由磊晶成長在APT特徵上形成通道材料層。
上文概述數個實施例之特徵以使得熟習此項技術者可較佳地理解本揭露之態樣。熟習此項技術者應了解，其可容易地使用本揭露作為一基礎來設計或修改用於實施本文所引入之實施例之相同目的及/或達成相同優點之其他製程及結構。熟習此項技術者亦應認識到，此等等效構造並不背離本揭露之精神及範疇，且其可在不背離本揭露之精神及範疇之情況下做出各種改變、替代及變更。

Claims (9)

  1. 一種半導體結構，包括：一鰭片有效區，形成於一半導體基板中且橫跨在一第一淺溝槽隔離(shallow trench isolation,STI)特徵之一第一側壁與一第二STI特徵之一第二側壁之間；一第一導電類型之一防穿通(anti-punch through,APT)特徵，其中該APT特徵形成於該鰭片有效區上，橫跨在該第一側壁與該第二側壁之間且具有一第一摻雜濃度；該第一導電類型之一通道材料層，設置於該APT特徵上且具有小於該第一摻雜濃度之一第二摻雜濃度；複數個鰭片特徵，具有彼此不同之各別水平尺寸；以及複數個APT特徵，分別形成於該複數個鰭片特徵上，其中該複數個APT特徵形成於一半導體基板上處於彼此不同之各別垂直水平。
  2. 如請求項1所述之半導體結構，進一步包括該第一導電類型之一摻雜井，其中該摻雜井形成於該半導體基板中、在該APT特徵下層且具有大於該第二摻雜濃度且小於該第一摻雜濃度之一第三摻雜濃度。
  3. 如請求項1所述之半導體結構，進一步包括形成於該鰭片有效區上之一第一場效電晶體(field effect transistor,FET)，其中該第一FET包括：一閘極堆疊，設置於該通道材料層上；以及一第一源極特徵及一第一汲極特徵，形成於該通道材料層中且由該閘極堆疊插置。
  4. 一種半導體結構，包括：一半導體基板，具有彼此相反之一第一表面及一第二表面；一第一鰭片特徵及一第二鰭片特徵，形成於該半導體基板之該第一表面上，其中該第一鰭片特徵在一第一淺溝槽隔離(shallow trench isolation,STI)特徵與一第二STI特徵之間橫跨一第一寬度，且該第二鰭片特徵在該第二STI特徵與一第三STI特徵之間橫跨一第二寬度，該第二寬度大於該第一寬度；一第一防穿通(anti-punch through,APT)特徵，形成於該第一鰭片特徵上且自該第一STI特徵延伸至該第二STI特徵；以及一第二APT特徵，形成於該第一鰭片特徵上且自該第二STI特徵延伸至該第三STI特徵， 其中該第一APT特徵及該第二APT特徵分別以距該第二表面一第一距離及一第二距離設置，且該第二距離小於該第一距離。
  5. 如請求項4所述之半導體結構，進一步包括：一第一厚度之一第一通道材料層，設置於該第一APT特徵上；以及一第二厚度之一第二通道材料層，設置於該第二APT特徵上，其中該第二厚度大於該第一厚度。
  6. 如請求項4所述之半導體結構，進一步包括形成於該第一鰭片特徵上之複數個FET。
  7. 一種半導體結構製造方法，包括：在一半導體基板上形成鰭片特徵；藉由選擇性蝕刻凹切該些鰭片特徵；形成含有一摻雜劑之一固態材料層；將該摻雜劑自該固態材料層驅趕至該些鰭片特徵，藉此分別在該些鰭片特徵上形成防穿通(anti-punch through,APT)特徵；移除該固態材料層；以及 藉由磊晶成長在該些APT特徵上形成一通道材料層。
  8. 如請求項7所述之半導體結構製造方法，其中該形成該固態材料層之步驟包括在淺溝槽隔離(shallow trench isolation,STI)特徵之側壁上形成該固態材料層；以及該自該固態材料層驅趕該摻雜劑之步驟進一步包括將該摻雜劑自該固態材料層驅趕至該些STI特徵之該些側壁，藉此形成該些STI特徵之經摻雜表面。
  9. 如請求項7所述之半導體結構製造方法，其中該形成鰭片特徵之步驟包括以不同寬度形成該些鰭片特徵；該凹切該些鰭片特徵之步驟包括回蝕該些鰭片特徵，藉此將該些經凹切鰭片特徵形成至不同深度；以及在該些經凹切鰭片特徵上以不同深度形成該些APT特徵。
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