KR101393134B1 - ＦｉｎＦＥＴ 소자를 위한 전위 ＳＭＴ - Google Patents

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Abstract

FinFET에 응력 기억 기술(SMT: stress memorization technique)을 수행하기 위한 방법과, 다중-평면 전위를 포함하는 기억되는 응력 효과를 갖는 FinFET가 개시된다. 예시적 실시예는 기판과, 기판상의 핀 구조와, 핀 구조들 사이에 위치한 분리 영역과, 핀 구조의 일부분 위에 위치한 게이트 스택을 포함하는 FinFET 전구체를 수용하는 단계를 포함한다. 게이트 스택은 핀 구조의 소스 영역을 핀 구조의 드레인 영역으로부터 분리시키고, 이 두 개의 영역들 사이에 게이트 영역을 생성한다. 실시예는 핀 구조, 분리 영역과 게이트 스택 각각의 적어도 일부분 위에 응력-기억 기술(SMT) 캡핑층을 형성하는 단계와, 에너지가 많은 도핑종을 주입함으로써 FinFET 전구체에 사전-비정질화 주입을 수행하는 단계와, FinFET 전구체에 어닐링 공정을 수행하는 단계와, SMT 캡핑층을 제거하는 단계를 또한 포함한다.

Description

ＦｉｎＦＥＴ 소자를 위한 전위 ＳＭＴ{DISLOCATION SMT FOR FINFET DEVICE}
본 발명은 FinFET 소자를 위한 전위 SMT에 대한 것이다.
반도체 산업이 더 높은 소자 밀도, 더 나은 성능, 및 더 낮은 비용을 추구해서 나노미터 기술 공정 노드로 진행함에 따라, 제조 및 설계 이슈로부터의 도전이 핀-유사(fin-like) 전계 효과 트랜지스터(fin-like field effect transistor; FinFET)와 같은 3차원 설계의 개발을 초래하였다. 통상적인 FinFET는 예를 들면 기판의 실리콘층 안으로 에칭되는 것과 같이, 기판으로부터 연장하는 얇은 "핀"(또는 핀 구조)를 사용해서 제조된다. FET의 채널은 이러한 수직 핀에서 형성된다. 게이트는 핀 위에(예, 둘러싸서) 제공된다. 채널의 양쪽 상에 게이트를 가져서, 양쪽으로부터 채널의 게이트 제어를 허용하게 하는 것은 이롭다. FinFET 소자의 이점은 짧은 채널 효과의 감소와 더 높은 전류 흐름을 포함한다.
FinFET 소자와 같은 비평면 소자에 내재된 복잡성 때문에, 평면 트랜지스터를 제조시에 사용된 다수의 기술은 비평면 소자를 제조시에는 이용가능하지 않다. 예를 들면, 응력-기억 기술(SMT: stress-memorization technique)은 nMOS 소자를 향상시키기 위해 고성능 환경에서 적용된다. 평면 소자 채널의 비정질화 및 재결정화를 주의 깊게 제어함에 따라, 소자에 적용되는 응력 효과는 스트레서(stressor)가 제거된 후에 조차 남게될 것이다. 응력 효과는 채널을 통해 전하 이동도를 향상시키며, 따라서 소자 성능을 향상시킨다. 소자 성능에 있어서 유사한 향상을 얻도록 SMT를 3차원 소자에 적용하는 방법이 필요하다.
본 발명은 반도체 소자를 제조하는 방법을 제공하며, 이 방법은 기판; 상기 기판 상에 형성된 핀(fin) 구조; 상기 기판상에 형성되고, 상기 핀 구조를 분리시키는 분리 영역; 및 상기 핀 구조의 일부분 위에 형성된 게이트 스택을 포함하는, FinFET 전구체를 수용하여 상기 핀 구조의 소스 영역을 상기 핀 구조의 드레인 영역으로부터 분리시켜서 상기 소스 영역과 상기 드레인 영역 사이에 상기 핀 구조의 게이트 영역을 생성하는 단계; 상기 핀구조, 상기 분리 영역과, 상기 게이트 스택 각각의 적어도 일부분 위에 응력-기억 기술(stress-memorization technique; SMT) 캡핑층을 형성하는 단계; 에너지가 많은(energetic) 도핑종(doping species)을 주입함으로써 상기 FinFET 전구체에 사전-비정질화(pre-amorphization) 주입을 수행하는 단계; 상기 FinFET 전구체에 어닐링 공정을 수행하는 단계와; 상기 SMT 캡핑층을 제거하는 단계를 포함한다.
또한, 본 발명은 반도체 소자를 제공하며, 이 소자는 표면을 갖는 기판; 상기 기판의 표면 위에 형성된 핀 구조 - 상기 핀 구조는 긴(elongated) 본체, 종축과, 상기 기판의 표면에 평행한 횡축을 가지며, 상기 핀 구조는 전위(dislocation)를 가짐 -; 상기 기판의 표면상에 형성되고, 상기 핀 구조를 분리시키는 분리 영역과; 상기 핀 구조의 일부분 위에 형성되어, 상기 핀 구조의 소스 영역을 상기 핀 구조의 드레인 영역으로부터 분리시켜서 상기 소스 영역과 상기 드레인 영역 사이에 상기 핀 구조의 게이트 영역을 생성하게 하는 게이트 스택을 포함한다.
또한, 본 발명은 반도체 소자를 제공하며, 이 소자는 표면을 갖는 기판; 상기 기판의 표면 위에 형성된 융기된 소자 본체 - 상기 융기된 소자 본체는 드레인 영역, 소스 영역, 및 상기 드레인 영역과 상기 소스 영역 사이에 위치한 게이트 영역을 포함하고, 상기 융기된 소자 본체는 종축과, 상기 기판의 표면에 평행한 횡축을 가짐 -; 상기 융기된 소자 본체 내에 형성된 전위; 상기 기판의 표면상에 형성되고, 상기 융기된 소자 본체를 분리시키는 분리 영역과; 상기 융기된 소자 본체의 게이트 영역의 일부분 위에 형성된 게이트 스택을 포함한다.
본 발명 개시는 첨부된 도면들과 함게 읽을 때 이하의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준 실행에 따라, 다양한 특징은 실제 크기에 따라 그려지 않고 단지 예증적인 목적을 위해 사용된다는 것이 강조된다. 사실상, 다양한 특징부의 크기는 논의의 명확성을 위해 임의로 증가되거나 감소될 수 있다.
도 1은 본 발명 개시의 양상에 따라 FinFET 전구체에 응력-기억 기술을 수행하기 위한 방법의 흐름도이다.
도 2a와 2b는 본 발명 개시의 실시예에 따른 공정을 거치는 FinFET 전구체의 개략적인 사시도이다.
도 3a와 3b는 본 발명 개시의 실시예에 따른 공정을 거치는 FinFET 전구체의 개략적인 단면도이다.
도 4는 본 발명 개시의 실시예에 따른 공정을 거치는 FinFET 전구체의 개략적인 단면도이다.
도 5a와 5b 각각은 본 발명 개시의 실시예에 따른 공정을 거치는 FinFET 전구체의 개략적 사시도 및 개략적 단면도이다.
도 6a와 6b 각각은 본 발명 개시의 실시예에 따른 공정을 거치는 FinFET 전구체의 개략적 사시도 및 개략적 단면도이다.
도 7a와 7b 각각은 본 발명 개시의 실시예에 따른 공정을 거치는 FinFET 전구체의 개략적 사시도 및 개략적 단면도이다.
도 8은 본 발명 개시의 실시예에 따른 공정을 거치는 FinFET 전구체의 개략적인 사시도이다.
도 9는 본 발명 개시의 실시예에 따른 공정을 거치는 FinFET 전구체의 개략적인 사시도이다.
도 10은 본 발명 개시의 실시예에 따른 공정을 거치는 FinFET 전구체의 개략적인 단면도이다.
본 발명 개시는 일반적으로 IC 소자 제조에 대한 것이고, 보다 구체적으로는 FinFET에 응력 기억 기술(SMT)을 수행하기 위한 방법 및 생성된 소자에 대한 것이다.
하기의 개시는 본 발명의 상이한 특징을 구현하기 위한 다수의 상이한 실시예 또는 예시를 제공한다. 본 발명의 개시를 간략화하기 위해, 컴포넌트 및 배열의 특정 예시들이 이하에서 설명된다. 물론, 이런 것들은 단지 예시일 뿐이고, 제한하는 것으로 의도되지는 않는다. 예를 들면, 이하 설명에서, 제2 특징부 위 또는 상에 제1 특징부의 형성은 제1 및 제2 특징부가 직접 접촉해서 형성되는 실시예를 포함할 수 있고, 추가적인 특징부가 제1 및 제2 특징부 사이에서 형성될 수 있어 그 결과 제1 및 제2 특징부가 직접 접촉할 수 없는 실시예를 또한 포함할 수 있다. 또한, 본 발명의 개시는 다양한 예시들에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 간략화와 명료함의 목적을 위한 것이고, 논의된 다양한 실시예들 및/또는 구성 사이의 관계를 그 자체가 명시하지는 않는다.
또한, "밑에", "아래에", "더 낮은", "위에", "상부의" 등과 같은 공간적 관계 용어들은 도면들에 예증된 하나의 요소 또는 특징부의 다른 요소(들) 또는 특징부(들)에 대한 관계를 쉽게 설명하기 위해 본 명세서에서 사용될 수 있다. 공간적 관계 용어들은 도면들에 묘사된 방위에 추가해서 사용 또는 동작 중인 소자의 상이한 방위를 포괄하도록 의도된다. 예를 들면, 만약 도면들에 도시된 소자가 뒤집히면, 다른 요소 또는 특징부의 "아래에" 또는 "밑에" 있는 것으로 설명된 요소는 다른 요소 또는 특징부의 "위로" 배향될 것이다. 따라서, 예시적인 용어 "아래에"는 "위에"와 '아래에" 모두를 포괄할 수 있다. 그렇치 않다면, 소자는 배향될(90도 또는 다른 방위로 회전됨) 수 있고, 본 명세서에서 사용된 공간적인 관계 서술자는 마찬가지로 그에 부합되게 해석될 수 있다.
도 1은 본 발명 개시의 양상에 따라 FinFET에 응력-기억 기술을 수행하기 위한 방법의 흐름도이다. 도 2a, 2b, 5a, 6a, 7a, 8, 및 9는 본 발명 개시의 실시예에 따른 FinFET 전구체의 개략적 사시도이다. 도 3a, 3b, 4, 5b, 6b, 7b, 및 10은 본 발명 개시의 실시예에 따른 FinFET 전구체의 단면도이다. 방법(100)과 FinFET 전구체(200)는 도 1 내지 도 10을 참조해서 집합적으로 설명된다. 추가적인 단계들이 방법(100)의 이전, 동안, 및 이후에 제공될 수 있고, 설명된 단계들 중 일부가 방법의 다른 실시예를 위해 대체되거나 제거될 수 있다.
방법(100)은 응력-기억 기술(SMT)을 위해 적절한 FinFET 전구체(200)가 수용되는 블록(102)에서 시작한다. 도 2a에서 예증되는 바와 같이, 전구체(200)는 기판(202)을 포함한다. 기판(202)은 벌크 실리콘 기판일 수 있다. 대안적으로, 기판(202)은 결정 구조의 실리콘 또는 게르마늄과 같은 원소 반도체와; 실리콘 게르마늄, 실리콘탄화물, 갈륨비화물, 갈륨인화물, 인듐인화물, 인듐비화물, 및/또는 안티몬인화물; 또는 이것들의 조합과 같은 화합물 반도체를 포함할 수 있다. 가능한 기판(202)은 SOI(silicon-on-insulator) 기판을 또한 포함한다. SOI 기판은 산소 주입(SIMOX), 웨이퍼 본딩, 및/또는 다른 적절한 방법에 의한 분리를 사용해서 제조된다.
일부 예시적인 기판(202)은 절연층을 포함한다. 절연층은 실리콘산화물, 사파이어, 다른 적절한 절연 물질, 및/또는 이것들의 조합을 포함하는 임의의 적절한 물질을 포함한다. 예시적인 절연층은 매립된 산화물층(BOX: buried oxide layer)일 수 있다. 절연체는 주입(예, SIMOX), 산화, 증착, 및/또는 다른 적절한 공정과 같은 임의의 적절한 공정에 의해 형성된다. 일부 예시적인 FinFET 전구체(200)에서, 절연층은 SOI(silicon-on-insulator) 기판의 컴포넌트(예, 층)이다.
기판(202)은 종래 기술에서 알려진 바와 같은 설계 요구사항에 따라 다양한 도핑된 영역(예, p형 웰 또는 n형 웰)을 포함할 수 있다. 도핑된 영역은 붕소 또는 BF2 와 같은 p형 도펀트와, 인 또는 비소와 같은 n형 도펀트 또는 이것들의 조합을 사용해서 도핑된다. 도핑된 영역은 P-웰 구조에서, N-웰 구조에서, 이중-웰 구조에서, 또는 융기된 구조를 이용해서 기판(202) 상에 직접적으로 형성될 수 있다. 반도체 기판(202)은 N형 금속-산화-반도체 트랜지스터 소자를 위해 구성된 영역과, P형 금속-산화-반도체 트랜지스터 소자를 위해 구성된 영역과 같은 다양한 능동 영역을 더 포함할 수 있다.
핀 구조(204)는 기판(202) 위에 형성된다. 일부 실시예에서, 전구체(200)는 하나보다 많은 핀 구조(204)를 포함한다. 핀 구조(204)는 다양한 증착, 포토리소그래피, 및/또는 에칭 공정을 포함하는 임의의 적절한 공정에 의해 형성된다. 예시적인 포토리소그래피 공정은 기판 위에(예, 실리콘층상에) 배치되는 포토레지스트층(레지스트)을 형성하는 단계, 레지스트를 패턴에 노출시키는 단계, 사후-노출 베이크 공정을 수행하는 단계와, 레지스트를 포함하는 마스킹 요소를 형성하도록 레지스트를 현상하는 단계를 포함한다. 그런 다음, 마스킹 요소는 핀 구조를 실리콘층 안으로 에칭하기 위해 사용된다. 마스킹 요소에 의해 보호되지 않는 영역은 반응 이온 에칭(RIE: reactive ion etching) 공정 및/또는 다른 적절한 공정을 사용해서 에칭된다. 하나의 예시에서, 실리콘 핀(204)은 실리콘 기판(202)의 일부분을 패터닝하고 에칭함으로써 형성된다. 다른 예시에서, 핀 구조(204)는 절연층 위에 증착된 실리콘층(예, SOI 기판의 실리콘-절연체-실리콘 스택의 상부 실리콘층)을 패터닝하고 에칭함으로써 형성된다. 종래의 포토리소그래피에 대한 대안으로서, 핀 구조(204)는 이중-패터닝 리소그래피(DPL: double-patterning lithography) 공정에 의해 형성될 수 있다. DPL은 패턴을 두 개의 인터리빙된 패턴으로 분리시킴으로써 기판상에 패턴을 구축하는 방법이다. DPL은 강화된 특징부(예, 핀) 밀도를 허용한다. 다양한 DPL 방법론은 스페이서의 패턴을 제공하도록 특징부에 인접한 스페이서를 형성하고 특징부를 제거하는 이중 노출(예, 두 개의 마스크 세트를 사용함)과, 레지스트 냉각, 및/또는 다른 적절한 공정을 포함한다. 다수이 평행 핀 구조(204)가 유사한 방식으로 형성될 수 있다는 것이 이해된다.
핀 구조(204)를 형성하기 위해 적절한 물질은 실리콘과 실리콘 게르마늄을 포함한다. 일부 실시예에서, 핀 구조(204)는 실리콘 캡핑층과 같이, 핀상에 배치된 캡핑층을 포함한다. 핀 구조(204)는 다양한 도핑된 영역을 또한 포함할 수 있다. 예를 들면, 다양한 도핑된 영역은 저농도 도핑된 소스/드레인(lightly doped source/drain; LDD) 영역과, 소스/드레인(source/drain; S/D) 영역(고농도 도핑된 S/D 영역이라고 또한 지칭됨)을 포함할 수 있다. 주입 공정(즉, 접합 주입)은 S/D 영역을 형성하기 위해 수행된다. 주입 공정은 임의의 적절한 도핑종(doping species)을 사용한다. 도핑종은 NMOS 또는 PMOS 소자와 같은, 제조되고 있는 소자 유형에 따를 수 있다. 예를 들면, S/D 영역은 붕소 또는 BF2와 같은 p형 도펀트와, 인 또는 비소와 같은 n형 도펀트 및/또는 이것들의 조합을 사용해서 도핑된다. S/D 영역은 다양한 도핑 프로파일을 포함할 수 있다. 하나 이상의 어닐링 공정은 S/D 영역을 활성화시키기 위해 수행될 수 있다. 어닐링 공정은 급속 열 어닐링(rapid thermal annealing; RTA) 및/또는 레이저 어닐링 공정을 포함한다.
예시적인 분리 영역(206)은 기판(202)의 능동 영역을 분리시키기 위해 기판(202)상에 형성된다. 분리 영역(206)은 다양한 영역들을 한정하고 전기적으로 분리시키기 위해 얕은 트렌치 분리(shallow trench isolation; STI)과 같은 분리 기술을 사용한다. 분리 영역(206)는 실리콘산화물, 실리콘질화물, 실리콘산화질화물, 에어 갭, 다른 적절한 물질, 또는 이러한 것들의 조합을 포함한다. 분리 영역(206)은 임의의 적합한 공정에 의해 형성된다. 하나의 예시로서, STI의 형성은 포토리소그래피 공정과, 기판 내에 트렌치를 에칭하는 동작(예, 건식 에칭 및/또는 습식 에칭을 사용함)과, 하나 이상의 유전 물질을 사용해서 트렌치를 채우는(filling) 단계(예, 화학적 증기 증착 공정을 사용함)를 포함한다. 트렌치들은 트렌치들 사이에 남아 있는 기판이 핀 구조를 형성하는 본 발명 실시예에서처럼 부분적으로 채워질 수 있다. 일부 예시에서, 채워진 트렌치는 실리콘질화물 또는 실리콘산화물을 사용해 채워진 열 산화 라이너층과 같은 다중층 구조를 가질 수 있다.
하나 이상의 게이트 구조(208)는 핀 구조(204)의 일부분 위를 포함해서, 기판(202) 위에 형성된다. 게이트 구조(208)는 게이트 스택을 포함하고, 밀봉층과 다른 적절한 구조를 포함할 수 있다. 게이트 스택은 계면층(210), 게이트 유전층(212), 게이트 전극층(214), 및 하드 마스크층(216)을 가진다. 게이트 스택은 계면층, 캡핑층, 확산/장벽층, 유전층, 전도층, 다른 적절한 층, 및/또는 이것드의 조합과 같은 추가적인 층들을 포함할 수 있다는 것이 이해된다. 게이트 구조(208)의 계면층(210)은 기판(202)과 핀 구조(204)의 위에 형성된다. 계면층(210)은 임의의 적절한 공정에 의해 임의의 적절한 두께로 형성된다. 예시적인 계면층(210)은 실리콘산화물(예, 열 산화물 또는 화학적 산화물) 및/또는 실리콘산화질화물(SiON)을 포함한다.
게이트 유전층(212)은 임의의 적절한 공정에 의해 계면층(210) 위에 형성된다. 게이트 유전체(212)는 실리콘산화물, 실리콘질화물, 실리콘산화질화물, 고(high)-k 유전물질, 다른 적절한 유전 물질, 및/또는 이것들의 조합과 같은 유전물질을 포함한다. 고-k 유전물질의 예시는 HfO2, HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, 지르코늄산화물, 알루미늄산화물, 하프늄산화물-알루미나(HfO2-Al2O3) 합금, 다른 적절한 고-k 유전물질, 및/또는 이것들의 조합을 포함한다.
게이트 전극층(214)은 임의의 적절한 공정에 의해 게이트 유전층(212) 위에 형성된다. 게이트 전극층(214)은 폴리실리콘, 알루미늄 구리, 티타늄, 탄탈륨, 텅스텐, 몰리브덴, 탄탈륨질화물, 니켈규화물, 코발트규화물, TiN, WN, TiAl, TiAlN, TaCN, TaC, TaSiN, 금속 합금, 다른 적절한 물질, 및/또는 이것들의 조합과 같은 임의의 적절한 물질을 포함한다.
게이트 유전층(216)은 임의의 적절한 공정에 의해 게이트 전극층(214) 위에 형성된다. 하드 마스크층(216)은 예를 들면, 실리콘질화물, SiON, SiC, SiOC, 스핀-온 글라스(spin-on glass; SOG), 저(low)-k 막, TEOS(tetraethylorthosilicate), 플라즈마 강화된 CVD 산화물(PE-oxide), HARP(high-aspect-ratio-process)로 형성된 산화물, 및/또는 다른 적절한 물질과 같은 임의의 적절한 물질을 포함한다.
게이트 구조(208)의 게이트 스택은 임의의 적절한 공정 또는 공정들에 의해 형성된다. 예를 들면, 게이트 스택은 증착, 포토리소그래피 패터닝, 및 에칭 공정을 포함하는 방법에 의해 형성될 수 있다. 증착 공정은 화학적 증기 증착(chemical vapor deposition; CVD), 물리적 증기 증착(physical vapor deposition; PVD), 원자층 증착(atomic layer deposition; ALD), 고밀도 플라즈마 CVD(high density plasma CVD; HDPCVD), 금속 유기 CVD(metal organic CVD; MOCVD), 원격 플라즈마 CVD(remote plasma CVD; RPCVD), 플라즈마 강화 CVD(plasma enhanced CVD; PECVD), 도금, 다른 적절한 방법, 및/또는 이것들의 조합을 포함한다. 포토리소그래피 패터닝 공정은 포토레지스트 코팅(예, 스핀-온 코팅), 소프트 베이킹, 마스크 정렬, 노출, 사후-노출 베이킹, 포토레지스트의 현상, 세정, 건조(예, 하드 베이킹), 다른 적절한 공정, 및/또는 이것들의 조합을 포함한다. 대안적으로, 포토리소그래피 노출 공정은 마스크리스(maskless) 리소그래피, 전자-빔 기록, 또는 이온-빔 기록과 같은 다른 적절한 방법에 의해 구현되거나 대체된다. 에칭 공정은 건식 에칭, 습식 에칭, 및/또는 다른 에칭 방법(예, 반응 이온 에칭)을 포함한다.
게이트 구조(208)는 게이트 스페이서(218)를 또한 포함할 수 있다. 게이트 스택의 양쪽에(게이트 스택의 측벽들상에) 위치한 게이트 스페이서(218)는 실리콘질화물, 실리콘탄화물, 실리콘산화질화물, 다른 적절한 물질, 및/또는 이것들의 조합과 같은 유전물질을 포함할 수 있다. 일부 실시예에서, 게이트 스페이서(218)는 소스/드레인 영역과 같은 후속적으로 형성된 도핑된 영역을 오프셋하기 위해 사용된다. 게이트 스페이서(218)는 소스/드레인 영역(접합) 프로파일을 설계하거나 변경시키기 위해 추가적으로 사용될 수 있다.
도 2b를 참조하면, 일부 실시예에서, FinFET 전구체(200)는 기판위 표면 위에 형성된 융기된 소자 본체(220)를 구비한 기판(202)을 포함한다. 융기된 소자 본체는 소스/드레인 영역(222)을 갖는다. 일부 실시예에서, 소스/드레인 영역(222)은 소스 영역이고, 다른 소스/드레인 영역(222)은 드레인 영역이다. 게이트 영역(224)은 소스/드레인 영역(222) 사이에 위치한다. 게이트 구조(208)는 융기된 소자 본체(220)의 게이트 영역(224) 위에 형성된다. 도 2b에서, 하나의 게이트 구조(208)는 하부 게이트 영역(224)을 더 잘 보여주기 위해 도시되지 않는다. 분리 영역(206)은 융기된 소자 본체(220)를 서로 분리시킨다.
일단 FinFET 전구체(200)가 수용되면, 이 전구체는 블록(104 내지 110)에서 응력-기억 기술(SMT)을 거치게 된다. SMT는 채널을 통해 전하 이동도를 증가시킨다. 이것은 소자 성능의 큰 향상을 초래한다. SMT를 거친 FinFET는 주어진 채널 크기 및 공급 전압을 위해 더 높은 구동 강도를 보인다. 간단히 말하면, 방법은 FinFET 전구체(200)상에 SMT 캡핑층을 형성하는 단계를 포함한다. FinFET(200)는 원자를 핀 구조(204) 안으로 주입하고, 핀 구조(204) 내의 반도체 격자를 교란시키는 사전-비정질화 주입(pre-amorphization implantation; PAI)을 거치게 된다. 열 어닐링은 재결정질화를 위해 수행된다. SMT 캡핑층은 제거되지만, 핀 구조(204)는 SMT에 의해 야기되는 응력 효과를 유지한다. 이러한 유지된 효과는 응력-기억으로서 지칭될 수 있고, 따라서, SMT라는 명칭은 이러한 특징에 유래한다. SMT가 종료된 후에, 추가적인 FinFET 제조 단계가 수행될 수 있다.
SMT 기술을 더 자세히 조사하고, 블록(104)과 도 3a 및 3b를 참조하면, SMT 캡핑층(300)이 FinFET 전구체(200)상에 형성되고, 이 캡핑층은 핀 구조(204), 게이트 구조(208)와, 일부 실시예에서, 분리 영역(206)의 노출된 부분을 덮는다. 캡핑층(300)은 실리콘질화물 또는, 실리콘산화물과 같은 다른 적절한 물질을 포함한다. 캡핑층(300)은 저압 CVD(low pressure CVD; LPCVD)에 의해 형성된 실리콘질화물, 플라즈마 강화된 CVD(plasma enhanced CVD; PECVD:)에 의해 형성된 실리콘질화물, CVD 공정에 의해 형성되는 테트라에틸 오소실리케이트(tetraethyl orthosilicate), 또는 다른 적절한 물질을 포함할 수 있다. 일 실시예에서, 캡핑층(300)은 약 230 옹스트롬의 두께를 포함한다. 다른 실시예에서, 캡핑층(300)은 약 200 옹스트롬에서 약 2000 옹스트롬 사이의 범위에 있는 두께를 갖는다.
블록(106)과 도 4를 참조하면, 일단 캡핑층(300)이 적용되면, 사전-비정질화 주입(PAI)이 수행된다. PAI는 원자를 소스/드레인(S/D) 영역 내의 핀 구조(204) 안으로 주입시킨다. SI, Ge, Ar, Xe, BF2, As, 및/또는 In과 같은 에너지가 풍부한(energetic) 도핑종을 S/D 영역안으로 도입함으로써, 주입은 분자 격자를 손상시킨다. 이런 동작은 핀 구조(204)의 반도체 물질 내에 깊이(402)까지 비정질 영역(400)을 생성한다. 깊이(402)는 설계 규격에 따라 결정되고, PAI 공정 주입 에너지, 주입종(implant species), 주입각 및/또는 주입 선량에 의해 제어될 수 있다. 핀 구조(204)는 다양한 에너지, 종, 각도 및 선량을 사용하는 다수의 주입을 거칠 수 있다. 하나의 주어진 실시예에서, 게르마늄(Ge)이 주입되는 종이고, 주입 에너지는 약 25 KeV에서 약 30 KeV 사이의 범위이다.
일부 실시예에서, 패터닝된 포토레지스트층은 어디에 비정질 영역(400)이 형성되는 지를 한정하고, 주입 손상으로부터 FinFET(200)의 다른 영역을 보호하기 위해 사용될 수 있다. 예를 들면, 패터팅된 포토레지스트층은 핀 구조(204)를 노출시켜서, 소스/드레인 영역이 PAI 공정{비정질 영역(400)을 형성함}에 노출되는 한편, 게이트 구조(208){및 FinFET(200)의 다른 부분}는 PAI 공정으로부터 보호된다. 대안적으로, SiN 또는 SiON층과 같은 패터닝된 하드 마스크층은 비정질 영역(400)을 한정하기 위해 이용된다. 패터닝된 포토레지스트층 또는 패터닝된 하드 마스크층은 하드 마스크층(216)일 수 있다. 이미 배치되어 있는 하드 마스크층(216)을 재사용하는 것은 비용 및 제조 시간을 감소시킬 수 있다.
블록(108)에서, 어닐링 공정이 FinFET 전구체(200)에 수행된다. 적절히 수행될 때, 어닐링 공정은 심지어 층(300)의 부재시에도 캡핑층(300)에 의해 야기된 채널 응력 효과를 유지한다. 어닐링 공정은 PAI 동안 생성된 비정질 영역을 재결정화한다. 하지만, 어닐링 동안 응력은 균일한 결정 형성을 방지한다. 재결정화된 영역은 국부적으로 균일하지만, 다른 영역과 오정렬(misalignment)을 보이는 영역과 같이 비정형성(irregularities)을 포함할 것이다. 이러한 오정렬은 전위라고 알려진 결함을 초래할 수 있다.
어닐링 공정은 급속 열 어닐링(RTA), 또는 밀리초 레이저 열처리와 같은 밀리초 열처리(millisecond thermal anneal; MSA)일 수 있다. 일 실시예에서, 어닐링 공정은 급속 열 어닐링(RTA) 도구에서 구현된다. 다른 실시예에서, 어닐링 공정은 약 2000℃에서 약 1050℃ 사이의 범위에 있는 어닐링 온도로 FinFET(200)에 적용된다. 다른 실시예에서, 어닐링 공정은 약 5초에서 약 30초 사이의 범위에 있는 어닐링 지속기간에 반도체 구조(200)에 적용된다. 어닐링 공정은 범위의 끝(end of range; EOR) 결함을 최소화하거나 심지어 제거시키는, 긴 범위의 사전-가열을 포함할 수 있다. 긴 범위의 사전-가열을 위해 적절한 범위는 약 200°C에서 약 700°C까지의 범위이고, 다른 적절한 온도와 범위를 포함한다. 긴 범위의 사전-가열은 약 50초에서 약 300초 동안 수행될 수 있다. 특정 실시예에서, 긴 범위 사전-가열은 약 180초 동안 약 550℃의 온도를 갖는다.
블록(110)에서, 캡핑층(300)은 FinFET(200)으로부터 제거된다. 제거 공정은 습식 에칭 또는 건식 에칭 공정을 포함할 수 있다. 실리콘질화물 캡핑층(300)을 구비한 FinFET 전구체(200)의 일 예시에서, 캡핑층(300)은 인산을 포함하는 에칭 공정에 의해 제거된다. 실리콘산화물 캡핑층(300)을 갖는 다른 예시에서, 실리콘산화물은 불화수소산(HF) 또는 완충된 HF에 의해 에칭되어 제거된다. 다른 예시에서, 실리콘산화물 캡핑층(300)은 CMP 공정에 의해 제거된다. 일부 실시에에서, 캡핑층(300)을 제거하면서, 동시에 마스크층과 같은 다른 층을 제거하는 것은 이롭다.
도 5a 내지 7b를 참조하면, SMT층 증착, 주입, 및 어닐링과 같은 SMT 단계 동안 적용되는 응력 때문에, 핀 구조(204)는 반도체 격자 내에 전위를 포함할 수 있다. 전위는 핀치오프(pinchoff) 지점(500)에서 시작한다. 핀치오프 지점(500)의 깊이 및 위치는 설계 규격에 따라 설정되고, 사전-비정질화 주입 및 어닐링 공정의 함수이다. 핀치오프 지점으로부터, 전위는 하나 이상의 평면을 따라 전파된다. 평면을 예증하는데 있어서의 명확성을 위해, 캡핑층(300)은 도 5a 내지 7b에 도시되지 않는다. 평면은 핀 구조(204)의 종축(502)과 횡축(504)을 참조해서 설명된다. 하나의 예시적인 평면은 평면(506)에 의해 예증된다. 평면(506)은 핀 구조(204)의 종축(502)에 평행하지만, 기판(202)의 표면을 향해 지향된다. 일부 실시예에서, 평면(506)은 111 밀러 인덱스에 대응한다. 이러한 평면(506)은 약 55도 각도로 기판(202)의 표면을 교차한다. 마찬가지로, 평면(508)은 핀 구조(204)의 종축(502)에 유사하게 평행하고, 기판(202)의 표면을 향해 지향된다. 일부 실시예에서, 평면(508)은 약 55도 각도로 기판(202)의 표면을 교차한다. 다른 예시적인 평면은 평면(600)이고, 이 평면은 기판(202)의 표면에 평행하고, 종축(502)과 횡축(504) 모두에 평행하다. 평면(700)은 핀 구조(204)의 횡축(504)에 평행하지만, 기판(202)의 표면을 향해 각이 진다. 이러한 예시적인 평면은 제한하는 것으로 의도되지 않고, 핀 구조(204)는 임의의 하나 이상의 이러한 평면을 따라 전위를 가질 수 있다.
일부 실시예에서, FinFET 전구체(200)는 응력-기억 기술을 거치게 된 후에, 제2 소스/드레인(S/D) 영역이 형성될 수 있다. 이렇게 하기 위해, 블록(112)에서, 핀 구조(204)는 도 8에 예증된 바와 같이 부분적으로 제거될 수 있다. 임의의 적절한 분량의 물질이 제거될 수 있다. 하지만, 제거된 분량은 나중에 형성될, 제2 소스/드레인 영역 내에 기억된 응력의 존재에 영향을 줄 수 있다. 따라서, 깊이는 제2 S/D 영역 내에 원하는 응력 효과 및 전위를 생성 또는 제거하고, 소자 채널의 다른 특징을 제어하도록 조정될 수 있다.
핀 구조(204)의 일부분을 제거하는 단계는 FinFET 전구체(200) 위에 포토레지스트층 또는 캡핑층(예, 산화캡핑층)을 형성하는 단계와, 핀 구조(204)의 S/D 영역을 노출시키는 개구를 갖도록 포토레지스트층 또는 캡핑층을 패터닝하는 단계와, 핀 구조(204)로부터 물질을 에칭백(etching back)하는 단계를 포함할 수 있다. 묘사된 실시예에서, 핀 구조(204)는 건식 에칭 공정에 의해 에칭된다. 대안적으로, 에칭 공정은 습식 에칭 공정, 또는 건식 및 습식 에칭 공정의 조합이다. 제거는 에칭 공정을 용이하게 하기 위한 리소그래피 공정을 포함할 수 있다. 리소그래피 공정은 포토레지스트 코팅(예, 스핀-온 코팅), 소프트 베이킹, 마스크 정렬, 노출, 사후-노출 베이킹, 포토레지스트의 현상, 세정, 건조(예, 하드 베이킹), 다른 적절한 공정, 또는 이것들의 조합을 포함할 수 있다. 대안적으로, 리소그래피 공정은 마스크리스(maskless) 포토리소그래피, 전자-빔 기록, 및 이온-빔 기록과 같은 다른 방법에 의해 구현되거나 대체된다. 다른 대안에서, 리소그래피 공정은 나노임프린트 기술을 구현할 수 있다.
블록(114)과 도 9를 참조하면, 제2 소스/드레인(S/D) 영역(900)은 핀 구조(204)의 S/D 영역 위에 형성된다. 제2 S/D 영역(900)은 하나 이상의 에피틱시 또는 에피택샬(epi) 공정에 의해 형성될 수 있어서, Si 특징부, SiGe 특징부, 및/또는 다른 적절한 특징부가 핀 구조(204)상에 결정 상태로 형성될 수 있게 된다. 에피택시 공정은 CVD 증착 기술{예, 증기상 에피택시(VPE: vapor-phase epitaxy) 및/또는 초고진공 CVD(UHV-CVD: ultra-high vacuum CVD), 분자빔 에피택시, 및/또는 다른 적절한 공정을 포함한다. 에픽택시 공정은 핀 구조(204)의 조성(예, 실리콘)과 상호작용하는 기체 및/또는 액체 전구체를 사용할 수 있다. 따라서, 변형되는(strained) 채널은 케리어 이동도를 증가시키고 소자 성능을 강화시키기 위해 달성될 수 있다. 제2 S/D 영역(900)은 현장에서(in-situ) 도핑될 수 있다. 도핑종은 붕소 또는 BF2와 같은 p형 도펀트와, 인 또는 비소와 같은 n형 도펀트, 및/또는 이것들의 조합을 포함하는 다른 적절한 도펀트를 포함한다. 만약 제2 S/D 영역(900)이 현장에서 도핑되지 않으면, 제2 주입 공정(즉, 접합 주입 공정)이 제2 S/D 영역(900)을 도핑하기 위해 수행된다. 하나 이상의 어닐링 공정은 S/D 영역(900)을 활성화시키기 위해 수행될 수 있다. 어닐링 공정은 급속 열 어닐링(RTA: rapid thermal annealing) 및/또는 레이저 어닐링 공정을 포함한다.
응력-기억 기술에 의해 야기되는 핀 구조(204)의 반도체 격자에 대한 변화는 핀 구조(204)상에 형성되는 제2 S/D 영역(900)에 전파될 수 있다. 따라서, S/D 영역(900)은 도 10에서 예증된 바와 같이 하나 이상의 평면을 따라 전위를 포함하는 응력 효과를 가질 수 있다. 하나의 예시적인 평면은 평면(506)에 의해 예증된다. 평면(506)은 핀 구조(204)의 종축(502)에 평행하지만, 기판(202)의 표면을 향해 지향된다. 일부 실시예에서, 평면(506)은 111 밀러 인덱스에 대응한다. 이러한 평면(506)은 약 55도 각도로 기판(202)의 표면을 교차한다. 마찬가지로, 평면(508)은 핀 구조(204)의 종축(502)에 유사하게 평행하고, 기판(202)의 표면을 향해 지향된다. 일부 실시예에서, 평면(508)은 약 55도 각도로 기판(202)의 표면을 교차한다. 다른 예시적인 평면인 평면(600)은 기판(202)의 표면에 평행하고, 핀 구조(204)의 종축(502)과 횡축(504) 모두에 평행하게 정렬된다. 평면(700)은 핀 구조(204)의 횡축(504)에 평행하지만, 기판(202)의 표면을 향해 각이 진다. 이러한 예시적인 평면은 제한하는 것으로 의도되지 않고, 제2 핀 S/D 영역(900)은 임의의 하나 이상의 이러한 평면을 따라 전위를 가질 수 있다.
블록(116)을 참조하면, FinFET(200)는 종래 기술에서 알려진 다양한 특징부를 형성하도록 CMOS 또는 MOS 기술 처리를 더 거칠 수 있다. 예를 들면, 세정 공정은 S/D 접촉부 형성(예, S/D 규화물 형성)을 위해 표면을 준비하기 위해 수행될 수 있다. 후속 처리는 FinFET(200)의 다양한 특징부 또는 구조를 연결시키도록 구성된 다양한 접촉부/비아/라인 및 다중층 상호연결 특징부(예, 금속층과 층간 유전체)를 형성할 수 있다. 추가적인 특징부는 형성된 게이트 구조를 포함하는 소자로의 전기적 상호연결을 제공할 수 있다. 예를 들면, 다중층 상호연결부는 종래의 비아 또는 접촉부와 같은 수직 상호연결부와, 금속 라인과 같은 수평 상호연결부를 포함한다. 다양한 상호연결 특징부는 구리, 텅스턴, 및/또는 규화물을 포함하는 다양한 전도 물질을 구현할 수 있다. 일 예시에서, 다마신 및/또는 이중 다마신 공정은 구리와 관련된 다중층 상호연결 구조를 형성하기 위해 사용된다.
따라서, 본 발명은 FinFET상에 응력 기억 기술(SMT)을 수행하기 위한 방법을 제공하고, 다중-평면 전위를 포함하는 응력 효과를 갖는 FinFET를 제공한다. 일 실시예에서, 방법은 기판, 기판상에 형성된 핀 구조, 기판상에 형성되고, 핀 구조를 분리시키는 분리 영역과, 핀 구조의 일부분 위에 형성된 게이트 스택을 포함하는 FinFET 전구체를 수용해서 핀 구조의 소스 영역을 핀 구조의 드레인 영역으로부터 분리시키고, 이 영역들 사이에 게이트 영역을 생성하는 단계와, 핀 구조, 분리 영역과, 게이트 스택 각각의 적어도 일부분 위에 응력-기억 기술(SMT) 캡핑층을 형성하는 단계와, 에너지가 풍부한 도핑종을 주입시킴으로써 FinFET 전구체에 사전-비정질화 주입을 수행하는 단계와, FinFET 전구체에 어닐링 공정을 수행하는 단계와, SMT 캡핑층을 제거하는 단계를 포함한다.
다른 실시예에서, 반도체 소자는 표면을 갖는 기판, 기판의 표면 위에 형성된 핀 구조 - 핀 구조는 긴(elongated) 본체와, 종축과, 기판의 표면에 평행한 횡축을 가지며, 핀구조는 전위를 가짐 -와, 기판의 표면상에 형성되고, 핀 구조를 분리시키는 분리 영역과, 핀 구조의 일부분 위에 형성되어, 핀 구조의 소스 영역과 핀 구조의 드레인 영역을 분리시키고 이러한 영역들 사이에 핀 구조의 게이트 영역을 생성시키는 게이트 스택을 포함한다.
또 다른 실시예에서, 반도체 소자는 표면을 갖는 기판, 기판의 표면 위에 형성된 융기된 소자 본체 - 융기된 소자 본체는 드레인 영역, 소스 영역과, 드레인 영역 및 소스 영역 사이에 위치한 게이트 영역을 포함하고, 융기된 소자 본체는 종축과, 기판의 표면에 평행한 횡축을 가짐 -와, 융기된 소자 본체 내에 형성된 전위와, 기판의 표면상에 형성되고 융기된 소자 본체를 분리시키는 분리 영역과, 융기된 소자 본체의 게이트 영역의 일부분 위에 형성된 게이트 스택을 포함한다.
전술된 내용은 여러 실시예들의 특징의 개요를 서술하여, 당업자는 본 발명의 개시의 양상을 더 잘 이해할 수 있다. 당업자는 자신들이 여기서 소개된 실시예들의 동일한 목적을 수행하기 위해 및/또는 동일한 이익을 달성하도록 다른 공정 및 구조를 설계하거나 수정하기 위한 기초로서 본 발명의 개시를 쉽게 사용할 수 있다는 것을 인식해야 한다. 당업자는 이러한 등가의 구성이 본 발명의 개시의 정신 및 범위로부터 이탈하지 않는다는 것과, 본 발명의 개시의 정신 및 범위로부터 이탈하지 않고 다양한 변경, 교체 및 대체를 할 수 있다는 것을 또한 인식해야 한다.

Claims (10)

  1. 반도체 소자를 제조하는 방법에 있어서,
    기판;
    상기 기판 상에 형성된 핀(fin) 구조;
    상기 기판상에 형성되고, 상기 핀 구조를 분리시키는 분리 영역; 및
    상기 핀 구조의 일부분 위에 형성된 게이트 스택을 포함하는, FinFET 전구체를 수용하여 상기 핀 구조의 소스 영역을 상기 핀 구조의 드레인 영역으로부터 분리시켜서 상기 소스 영역과 상기 드레인 영역 사이에 상기 핀 구조의 게이트 영역을 생성하는 단계;
    상기 핀 구조, 상기 분리 영역과, 상기 게이트 스택 각각의 적어도 일부분 위에 응력-기억 기술(stress-memorization technique; SMT) 캡핑층을 형성하는 단계;
    에너지가 많은(energetic) 도핑종(doping species)을 주입함으로써 상기 FinFET 전구체에 사전-비정질화(pre-amorphization) 주입을 수행하는 단계;
    상기 FinFET 전구체에 어닐링 공정을 수행하는 단계;
    상기 SMT 캡핑층을 제거하는 단계;
    상기 핀 구조의 소스/드레인 영역의 일부분을 제거하는 단계; 및
    상기 핀 구조의 상단에 제2 소스/드레인 영역을 형성하는 단계를
    포함하는, 반도체 소자를 제조하는 방법.
  2. 삭제
  3. 제1항에 있어서, 상기 핀 구조의 소스/드레인 영역의 일부분을 제거하는 단계는 특정 깊이까지 수행되고, 상기 특정 깊이는 상기 제2 소스/드레인 영역 내의 응력 효과의 존재를 제어하도록 선택되는 것인, 반도체 소자를 제조하는 방법.
  4. 반도체 소자에 있어서,
    표면을 갖는 기판;
    상기 기판의 표면 위에 형성된 핀 구조 - 상기 핀 구조는 긴(elongated) 본체를 가지고, 상기 긴 본체는 종축과, 상기 기판의 표면에 평행한 횡축을 가지며, 상기 핀 구조는 전위(dislocation)를 가짐 -;
    상기 기판의 표면상에 형성되고, 상기 핀 구조를 분리시키는 분리 영역; 및
    상기 핀 구조의 일부분 위에 형성되어, 상기 핀 구조의 소스 영역을 상기 핀 구조의 드레인 영역으로부터 분리시켜서 상기 소스 영역과 상기 드레인 영역 사이에 상기 핀 구조의 게이트 영역을 생성하게 하는 게이트 스택을
    포함하고,
    상기 핀 구조는, 상기 핀 구조의 소스/드레인 영역의 일부가 제거된 후에 상기 핀 구조의 상단에 형성된 제2 소스/드레인 영역을 갖는 것인, 반도체 소자.
  5. 제4항에 있어서,
    상기 전위는 제1 전위이고,
    상기 반도체 소자는 상기 핀 구조 내에 형성된 제2 전위를 또한 포함하고,
    상기 제1 전위와 상기 제2 전위는 공면(coplanar)이 아닌 것인, 반도체 소자.
  6. 제4항에 있어서, 상기 핀 구조는 제1 핀 부분과, 상기 제1 핀 부분 위에 형성된 제2 핀 부분을 포함하고, 상기 제2 핀 부분은 제2 소스/드레인 영역인 것인, 반도체 소자.
  7. 삭제
  8. 제6항에 있어서, 상기 전위는 상기 제1 핀 부분과 상기 제2 핀 부분 내에 형성되는 것인, 반도체 소자.
  9. 반도체 소자에 있어서,
    표면을 갖는 기판;
    상기 기판의 표면 위에 형성된 융기된 소자 본체 - 상기 융기된 소자 본체는 드레인 영역, 소스 영역, 및 상기 드레인 영역과 상기 소스 영역 사이에 위치한 게이트 영역을 포함하고, 상기 융기된 소자 본체는 종축과, 상기 기판의 표면에 평행한 횡축을 가짐 -;
    상기 융기된 소자 본체 내에 형성된 전위;
    상기 기판의 표면상에 형성되고, 상기 융기된 소자 본체를 분리시키는 분리 영역; 및
    상기 융기된 소자 본체의 게이트 영역의 일부분 위에 형성된 게이트 스택을
    포함하고,
    상기 융기된 소자 본체는, 상기 융기된 소자 본체의 소스/드레인 영역의 일부가 제거된 후에 상기 융기된 소자 본체의 상단에 형성된 제2 소스/드레인 영역을 갖는 것인, 반도체 소자.
  10. 제9항에 있어서,
    상기 전위는 제1 전위이고,
    상기 반도체 소자는 상기 융기된 소자 본체 내에 형성된 제2 전위를 또한 포함하고,
    상기 제1 전위와 상기 제2 전위는 상기 융기된 소자 본체의 상기 드레인 영역과 상기 소스 영역의 동일 부분 내에 형성되고,
    상기 제1 전위와 상기 제2 전위는 공면(coplanar)이 아닌 것인, 반도체 소자.
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