KR102414957B1 - 반도체 장치의 제조 방법 - Google Patents

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Abstract

반도체 장치의 제조 방법이 제공된다. 반도체 장치의 제조 방법은 셀 영역이 형성되는 제1 영역 및 코어-페리 영역이 형성되는 제2 영역을 포함하는 기판을 제공하고, 상기 기판의 상기 제2 영역 상에 게이트 구조물을 형성하고, 상기 게이트 구조물의 측벽을 따라 게이트 스페이서를 형성하고, 제1 이온 주입 공정을 수행하여, 노출된 상기 기판의 상기 제2 영역에 제1 불순물 영역을 형성하고, 상기 게이트 스페이서를 제거하고, 제2 이온 주입 공정을 수행하여, 상기 게이트 구조물과 상기 제1 불순물 영역 사이의 상기 기판의 상기 제2 영역에 제2 불순물 영역을 형성하고, 상기 게이트 구조물, 상기 제1 불순물 영역의 상면 및 상기 제2 불순물 영역의 상면을 덮도록 스트레스 막을 형성하고, 어닐링 공정을 통해 상기 제1 불순물 영역 및 상기 제2 불순물 영역을 재결정화시켜 재결정화 영역을 형성하는 것을 포함한다.

Description

반도체 장치의 제조 방법{Method for fabricating semiconductor device}
본 발명은 반도체 장치의 제조 방법에 관한 것이다.
현재의 집적 회로는 수백만 또는 수십억 개의 트랜지스터 소자들을 포함한다. 트랜지스터 소자들은 턴온(turn on)시 전하 캐리어(예를 들면, 전자)이 흐르도록 하고 턴오프(turn off)시 전하 캐리어가 흐르지 못하도록 하는 스위치로서 작동한다. 트랜지스터의 성능은 이 트랜지스터를 제조하는 물질의 전하 캐리어 이동도(charge carrier mobility)에 영향을 받는다. 전하 캐리어 이동도는 전하 캐리어가 전기장의 존재 하에서 얼마나 빨리 물질을 통과하여 이동하는가의 척도이다. 전하 캐리어 이동도가 상승하면, 고정된 전압에서 더 빠른 트랜지스터 스위칭 속도를, 또는 동일한 스위칭 속도에 대해 더 낮은 전압을 제공할 수 있다.
본 발명이 해결하고자 하는 과제는, DRAM의 코어-페리 영역에 형성되는 트랜지스터에서 응력 기억화 기술(Stress Memorization Technique, SMT)을 적용하여 성능이 향상된 반도체 장치의 제조 방법을 제공하는 것입니다.
본 발명이 해결하고자 하는 다른 과제는, 게이트 스페이서를 제거한 후에, 추가적인 이온 주입 공정을 수행함으로써 채널 영역의 폭을 감소시킴으로써 성능이 향상된 반도체 장치의 제조 방법을 제공하는 것입니다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 기술적 사상에 따른 반도체 장치의 제조 방법의 몇몇 실시예는, 셀 영역이 형성되는 제1 영역 및 코어-페리 영역이 형성되는 제2 영역을 포함하는 기판을 제공하고, 상기 기판의 상기 제2 영역 상에 게이트 구조물을 형성하고, 상기 게이트 구조물의 측벽을 따라 게이트 스페이서를 형성하고, 제1 이온 주입 공정을 수행하여, 노출된 상기 기판의 상기 제2 영역에 제1 불순물 영역을 형성하고, 상기 게이트 스페이서를 제거하고, 제2 이온 주입 공정을 수행하여, 상기 게이트 구조물과 상기 제1 불순물 영역 사이의 상기 기판의 상기 제2 영역에 제2 불순물 영역을 형성하고, 상기 게이트 구조물, 상기 제1 불순물 영역의 상면 및 상기 제2 불순물 영역의 상면을 덮도록 스트레스 막을 형성하고, 어닐링 공정을 통해 상기 제1 불순물 영역 및 상기 제2 불순물 영역을 재결정화시켜 재결정화 영역을 형성하는 것을 포함한다.
상기 과제를 해결하기 위한 본 발명의 기술적 사상에 따른 반도체 장치의 제조 방법의 다른 몇몇 실시예는, 셀 영역이 형성되는 제1 영역 및 코어-페리 영역이 형성되는 제2 영역을 포함하는 기판을 제공하고, 상기 기판의 상기 제2 영역 상에 게이트 구조물을 형성하고, 상기 게이트 구조물의 양 측벽을 따라 게이트 스페이서를 형성하고, 제1 이온 주입 공정을 통해 상기 게이트 스페이서의 양 측에 제1 불순물 영역을 형성하여, 상기 게이트 구조물의 하부에 제1 폭을 갖는 제1 채널 영역을 형성하고, 상기 게이트 스페이서를 제거하고, 제2 이온 주입 공정을 통해 상기 게이트 구조물의 양 측에 제2 불순물 영역을 형성하여, 상기 게이트 구조물의 하부에 상기 제1 폭보다 작은 제2 폭을 갖는 제2 채널 영역을 형성하고, 상기 게이트 구조물, 상기 제1 불순물 영역의 상면 및 상기 제2 불순물 영역의 상면을 덮도록 스트레스 막을 형성하고, 어닐링 공정을 통해 상기 제1 불순물 영역 및 상기 제2 불순물 영역을 재결정화시켜 재결정화 영역을 형성하는 것을 포함한다.
상기 과제를 해결하기 위한 본 발명의 기술적 사상에 따른 반도체 장치의 제조 방법의 또 다른 몇몇 실시예는, 셀 영역이 형성되는 제1 영역 및 코어-페리 영역이 형성되는 제2 영역을 포함하는 기판을 제공하고, 상기 기판의 상기 제2 영역 상에 서로 제1 방향으로 이격되고, 각각이 제2 방향으로 연장되는 제1 게이트 구조물 및 제2 게이트 구조물을 형성하고, 상기 제1 게이트 구조물의 측벽을 따라 제1 게이트 스페이서를 형성하고, 상기 제2 게이트 구조물의 측벽을 따라 제2 게이트 스페이서를 형성하고, 제1 이온 주입 고정을 수행하여, 상기 제1 게이트 스페이서와 상기 제2 게이트 스페이서 사이의 상기 기판의 상기 제2 영역에 제1 불순물 영역을 형성하고, 상기 제1 게이트 스페이서 및 상기 제2 게이트 스페이서를 제거하고, 제2 이온 주입 공정을 수행하여, 상기 제1 게이트 구조물과 상기 제1 불순물 영역 사이 및 상기 제2 게이트 구조물과 상기 제1 불순물 영역 사이에 제2 불순물 영역을 형성하고, 상기 제1 게이트 구조물, 상기 제2 게이트 구조물, 상기 제1 불순물 영역의 상면 및 상기 제2 불순물 영역의 상면을 덮도록 스트레스 막을 형성하고, 어닐링 공정을 통해 상기 제1 불순물 영역 및 상기 제2 불순물 영역을 재결정화시켜 재결정화 영역을 형성하는 것을 포함한다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 몇몇 실시예에 따른 반도체 장치의 제조 방법에 의해 제조된 반도체 장치를 설명하기 위한 레이아웃도이다.
도 2는 도 1의 A-A 선 및 B-B 선을 따라 절단한 단면도이다.
도 3 내지 도 13은 본 발명의 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 14는 본 발명의 다른 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면이다.
도 15 내지 도 17은 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 18 및 도 19는 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
이하에서, 도 1 및 도 2를 참조하여 본 발명의 몇몇 실시예에 따른 반도체 장치의 제조 방법에 의해 제조된 반도체 장치를 설명한다.
도 1은 본 발명의 몇몇 실시예에 따른 반도체 장치의 제조 방법에 의해 제조된 반도체 장치를 설명하기 위한 레이아웃도이다. 도 2는 도 1의 A-A 선 및 B-B 선을 따라 절단한 단면도이다.
도 1 및 도 2를 참조하면, 본 발명의 몇몇 실시예에 따른 반도체 장치의 제조 방법에 의해 제조된 반도체 장치는 셀 영역(Cell region)과, 셀 영역의 주변에 배치되는 코어-페리 영역(Core-peri region)을 포함한다.
본 발명은 DRAM, Flash 및 PRAM 중 어느 하나를 포함하는 메모리 소자에 대한 발명이다. 이하에서는 DRAM을 예시적으로 설명한다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
기판(100)은 셀 영역이 형성되는 제1 영역(R1) 및 코어-페리 영역이 형성되는 제2 영역(R2)을 포함할 수 있다.
기판(100)은 베이스 기판과 에피층이 적층된 구조일 수 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 즉, 다른 몇몇 실시예에서, 기판(100)은 실리콘 기판, 갈륨 비소 기판, 실리콘 게르마늄 기판, 세라믹 기판, 석영 기판, 디스플레이용 유리 기판 및 SOI(Semiconductor On Insulator) 기판 중 어느 하나일 수 있다. 이하에서는, 예시적으로 실리콘 기판을 예로 들어 설명한다. 기판(100)은 제1 도전형(예를 들어, P형)일 수 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
셀 영역은 단위 활성 영역(10), 소자 분리 영역(11), 트렌치(20), 게이트 전극(21), 캡핑 패턴(22), 게이트 절연막(23), 제1 소오스/드레인 영역(30a), 제2 소오스/드레인 영역(30b), 층간 절연막(40), 제1 컨택 플러그(50), 비트 라인(60) 및 제2 컨택 플러그(70)를 포함한다.
기판(100) 상에는 비트 라인(60) 및 워드 라인으로 사용되는 게이트 전극(21)이 배치될 수 있다.
구체적으로, 기판(100)에는 단위 활성 영역(10)과 소자 분리 영역(11)이 형성될 수 있다. 이 경우, 하나의 단위 활성 영역(10) 내에 두 개의 트랜지스터가 형성될 수 있다.
두 개의 트랜지스터는 단위 활성 영역(10)을 가로지르도록 형성된 두 개의 게이트 전극(21)과, 두 개의 게이트 전극(21) 사이의 단위 활성 영역(10) 내에 형성된 제1 소오스/드레인 영역(30a)과, 각각의 게이트 전극(21)과 소자 분리 영역(11) 사이에 형성된 제2 소오스/드레인 영역(30b)을 포함할 수 있다. 즉, 두 개의 트랜지스터는 제1 소오스/드레인 영역(30a)을 공유하고, 제2 소오스/드레인 영역(30b)을 공유하지 않는다.
게이트 절연막(23)은 기판(100) 내에 형성된 트렌치(20)의 측벽 및 바닥면을 따라 형성될 수 있다. 게이트 절연막(23)은 예를 들어, 실리콘 산화물 또는 실리콘 산화물보다 유전율이 높은 고유전율 유전체를 포함할 수 있다.
게이트 전극(21)은 트렌치(20)를 완전히 채우지 않고, 트렌치(20)의 일부를 채우도록 형성될 수 있다. 즉, 게이트 전극(21)은 리세스된 형태일 수 있다.
게이트 전극(21)은 예를 들어, 도핑된 폴리 실리콘, 질화 티타늄(TiN), 질화 탄탈륨(TaN), 질화 텅스텐(WN), 티타늄(Ti), 탄탈륨(Ta) 및 텅스텐(W) 중 어느 하나를 이용하여 형성될 수 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
캡핑 패턴(22)은 게이트 전극(21) 상에, 트렌치(20)를 채우도록 형성될 수 있다. 캡핑 패턴(22)은 절연 물질을 포함할 수 있고, 예를 들어, 실리콘 산화물, 실리콘 질화물 및 실리콘 산질화물 중 적어도 하나를 포함할 수 있다.
기판(100) 상에 층간 절연막(40)이 형성될 수 있다. 층간 절연막(40)은 예를 들어, 실리콘 산화물, 실리콘 질화물 및 실리콘 산질화물 중 적어도 하나를 포함할 수 있다. 층간 절연막(40)은 단일층 또는 다층일 수 있다.
층간 절연막(40) 내에 제1 소오스/드레인 영역(30a)과 전기적으로 연결되는 제1 컨택 플러그(50)가 형성될 수 있다. 제1 컨택 플러그(50)는 도전 물질을 포함할 수 있고, 예를 들어, 다결정 실리콘, 금속 실리사이드 화합물, 도전성 금속 질화물 및 금속 중 적어도 하나를 포함할 수 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
제1 컨택 플러그(50) 상에, 제1 컨택 플러그(50)와 전기적으로 연결되는 비트 라인(60)이 형성될 수 있다. 비트 라인(60)은 도전성 물질을 포함할 수 있고, 예를 들어, 다결정 실리콘, 금속 실리사이드 화합물, 도전성 금속 질화물 및 금속 중 적어도 하나를 포함할 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
층간 절연막(40) 내에, 층간 절연막(40)을 관통하도록 제2 컨택 플러그(70)가 형성될 수 있다. 제2 컨택 플러그(70)는 제2 소오스/드레인 영역(30b)과 전기적으로 연결될 수 있다. 제2 컨택 플러그(70)는 스토리지 노드 컨택을 포함할 수 있다.
제2 컨택 플러그(70)는 도전성 물질을 포함할 수 있고, 예를 들어, 다결정 실리콘, 금속 실리사이드 화합물, 도전성 금속 질화물 및 금속 중 적어도 하나를 포함할 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
제2 컨택 플러그(70)는 제2 컨택 플러그(70) 상에 형성되고, 실린더 형상 또는 필라(pillar) 형상을 갖는 하부 전극과 전기적으로 연결될 수 있다.
코어-페리 영역은 제1 게이트 구조물(1100), 제2 게이트 구조물(1200), 재결정화 영역(500), 식각 정지막(600), 층간 절연막(700), 컨택(710) 및 채널 영역(920)을 포함한다.
제1 게이트 구조물(1100)은 제2 방향(Y)으로 연장되도록 형성될 수 있다. 제1 게이트 구조물(1100)은 게이트 절연막(1001), 제1 도전막(1002), 제 도전막(1003), 제3 도전막(1004), 캡핑막(1005) 및 제1 게이트 스택 절연막(1111)을 포함할 수 있다.
게이트 절연막(1001), 제1 도전막(1002), 제2 도전막(1003), 제3 도전막(1004) 및 캡핑막(1005)은 기판(100)의 채널 영역(920) 상에 제2 방향(Y)으로 연장되도록 순차적으로 적층될 수 있다.
구체적으로, 게이트 절연막(1001)은 기판(100)의 채널 영역(920) 상에 형성될 수 있다. 게이트 절연막(130)은 예를 들어, 실리콘 산화물을 포함할 수 있으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
제1 도전막(1002)은 게이트 절연막(1001) 상에 형성될 수 있다. 제1 도전막(1002)은 예를 들어, 폴리실리콘을 포함할 수 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
제2 도전막(1003)은 제1 도전막(1002) 상에 형성될 수 있다. 제2 도전막(1003)은 예를 들어, TiSiN을 포함할 수 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
제3 도전막(1004)은 제2 도전막(1003) 상에 형성될 수 있다. 제3 도전막(1004)은 예를 들어, 텅스텐(W)을 포함할 수 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
캡핑막(1005)은 제3 도전막(1004) 상에 형성될 수 있다. 캡핑막(1005)은 예를 들어, 실리콘 질화물을 포함할 수 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
제1 게이트 스택 절연막(1111)은 게이트 절연막(1001), 제1 도전막(1002), 제 도전막(1003), 제3 도전막(1004) 및 캡핑막(1005)을 포함하는 게이트 스택의 상면 및 측벽을 덮도록 컨포말하게 형성될 수 있다.
제1 게이트 스택 절연막(1111)은 실리콘 질화물을 포함할 수 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
다른 몇몇 실시예에서, 게이트 절연막(1001)과 제1 도전막(1002) 사이에 고유전율막 및/또는 적어도 하나의 일함수 조절막이 형성될 수도 있다.
고유전율막은 예를 들어, 하프늄 산화물(HfO), 하프늄 실리케이트(HfSiO), 하프늄 산화 질화물(HfON), 하프늄 실리콘 산화 질화물(HfSiON), 란타늄 산화물(LaO), 란타늄 알루미늄 산화물(LaAlO), 지르코늄 산화물(ZrO), 지르코늄 실리케이트(ZrSiO), 지르코늄 산화 질화물(ZrON), 지르코늄 실리콘 산화 질화물(ZrSiON), 탄탈륨 산화물(TaO), 티타늄 산화물(TiO), 바륨 스트론튬 티타늄 산화물(BaSrTiO), 바륨 티타늄 산화물(BaTiO), 스트론튬 티타늄 산화물(SrTiO), 이트륨 산화물(YO), 알루미늄 산화물(AlO), 납 스칸듐 탄탈륨 산화물(PbScTaO), 또는 이들의 조합을 포함할 수 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
적어도 하나의 일함수 조절막은 예를 들어, 텅스텐(W), 탄탈륨(Ta), 알루미늄(Al), 루테늄(Ru), 플래티늄(Pt), 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 티타늄 카바이드(TiC), 탄탈륨 카바이드(TaC), Al2O3/TiN, Al2O3/TaN, Al/TiN, Al/TaN, TiN/Al/TiN, TaN/Al/TaN, TiN/TiON, TaN/TiON, Ta/TiN, TaN/TiN, Mg/TiN, TiN/Mg/TiN, La/TiN, TiN/La/TiN, Sr/TiN, TiN/Sr/TiN, 또는 이들의 조합을 포함할 수 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
제2 게이트 구조물(1200)은 제1 게이트 구조물(1100)과 제1 방향(X)으로 이격되고, 제2 방향(Y)으로 연장되도록 형성될 수 있다. 제2 게이트 구조물(1200)은 게이트 절연막(1001), 제1 도전막(1002), 제 도전막(1003), 제3 도전막(1004), 캡핑막(1005) 및 제2 게이트 스택 절연막(1121)을 포함할 수 있다.
제2 게이트 구조물(1200)은 제1 게이트 구조물(1100)과 실질적으로 동일한 구조를 가질 수 있다. 즉, 제2 게이트 구조물(1200)은 기판(100)의 채널 영역(920) 상에 게이트 절연막(1001), 제1 도전막(1002), 제 도전막(1003), 제3 도전막(1004) 및 캡핑막(1005)이 순차적으로 적층된 게이트 스택 및 게이트 스택의 상면과 측벽을 덮도록 컨포말하게 형성된 제2 게이트 스택 절연막(1121)을 포함할 수 있다.
다만, 다른 몇몇 실시예에서, 제2 게이트 구조물(1200)은 제1 게이트 구조물(1100)과 다른 구조를 가질 수도 있다.
재결정화 영역(500)은 제1 게이트 구조물(1100)의 양측 및 제2 게이트 구조물(1200)의 양측의 기판(100) 내에 형성될 수 있다. 재결정화 영역(500)은 어닐링 공정을 통해 재결정화된 비정질 영역일 수 있다.
채널 영역(920)은 제1 게이트 구조물(1100)의 하부 및 제2 게이트 구조물(1200)의 하부에 형성될 수 있다. 채널 영역(920)은 재결정화 영역(500) 사이의 기판(100) 내부에 형성될 수 있다.
재결정화 영역(500)은 (111)면을 따라 형성된 적층 결함(510)을 포함할 수 있다. 구체적으로, 적층 결함(510)은 제1 게이트 구조물(1100)과 인접한 재결정화 영역(500)의 하면(500a)으로부터 재결정화 영역(500)의 하면(500a)과 둔각(θ)을 갖도록 연장될 수 있다.
적층 결함(510)은 재결정화 영역(500)의 격자를 왜곡시켜, 결합 길이에 영향을 미칠 수 있다. 적층 결함(510)은 예를 들어, 재결정화 영역(500)의 격자를 왜곡시켜 인장 응력(tensile stress)을 초래함으로써 원자간 결합 길이를 감소시킬 수 있다.
적층 결함(510)이 형성되는 과정에서 채널 영역(920)에 응력을 유도하여 채널 영역(920)의 원자간 거리를 감소시킴으로써 채널 영역(920)에서의 전하 캐리어 이동도를 상승시킬 수 있다. 이에 대한 상세한 설명은 후술한다.
식각 정지막(600)은 제1 게이트 구조물(1100), 제2 게이트 구조물(1200), 재결정화 영역(500)의 상면을 덮도록 형성될 수 있다.
식각 정지막(600)은 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 탄질화물(SiCN), 실리콘 산탄질화물(SiOCN), 실리콘 산탄화물(SiOC) 및 저유전율 물질 중 적어도 하나를 포함할 수 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
층간 절연막(700)은 식각 정지막(600)을 덮도록 형성될 수 있다. 컨택(710)은 재결정화 영역(500) 상에 층간 절연막(700) 및 식각 정지막(600)을 관통하도록 형성될 수 있다. 컨택(710)의 일부는 재결정화 영역(500)의 상부에 매립되도록 형성될 수 있다.
컨택(710)은 제3 방향(Z)으로 연장되도록 형성되는 다이렉트 컨택 플러그(direct contact plug, DCCP)일 수 있다. 컨택(710)은 예를 들어, 텅스텐(W)을 포함할 수 있으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
이하에서, 도 3 내지 도 13을 참조하여 본 발명의 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명한다.
도 3 내지 도 13은 본 발명의 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 3을 참조하면, 코어-페리 영역을 형성하는 기판(100)의 제2 영역(R2) 상에 적층 구조물(1010)이 형성될 수 있다.
구체적으로, 기판(100)의 제2 영역(R2) 상에 게이트 절연막(1001), 제1 도전막(1002), 제2 도전막(1003), 텅스텐(W)을 포함하는 제3 도전막(1004) 및 캡핑막(1005)이 순차적으로 적층된 적층 구조물(1010)이 형성될 수 있다.
도 4를 참조하면, 마스크를 이용하여 적층 구조물(1010)을 식각하여 기판(100) 상에 제1 게이트 스택(1110) 및 제2 게이트 스택(1120)이 형성될 수 있다.
제1 게이트 스택(1110) 및 제2 게이트 스택(1120) 각각은 순차적으로 적층된 게이트 절연막(1001), 제1 도전막(1002), 제2 도전막(1003), 텅스텐(W)을 포함하는 제3 도전막(1004) 및 캡핑막(1005)을 포함할 수 있다.
제1 게이트 스택(1110) 및 제2 게이트 스택(1120)은 제1 방향(X)으로 이격되고, 각각이 제2 방향(Y)으로 연장되도록 형성될 수 있다.
도 5를 참조하면, 제1 게이트 스택(1110)의 상면 및 측벽을 덮도록 제1 게이트 스택 절연막(1111)이 형성될 수 있고, 제2 게이트 스택(1120)의 상면 측벽을 덮도록 제2 게이트 스택 절연막(1121)이 형성될 수 있다.
제1 게이트 스택 절연막(1111) 및 제2 게이트 스택 절연막(1121)은 실리콘 질화물을 포함할 수 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
이어서, 제1 게이트 스택(1110) 및 제1 게이트 스택 절연막(1111)을 포함하는 제1 게이트 구조물(1100)의 측벽을 따라 제1 게이트 스페이서(1150)가 형성될 수 있다. 또한, 제2 게이트 스택(1120) 및 제2 게이트 스택 절연막(1121)을 포함하는 제2 게이트 구조물(1200)의 측벽을 따라 제2 게이트 스페이서(1250)가 형성될 수 있다.
제1 게이트 스페이서(1150) 및 제2 게이트 스페이서(1250)는 실리콘 산화물을 포함할 수 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
도 6을 참조하면, 제1 이온 주입 공정(I1)을 수행하여, 노출된 기판(100)에 비정질 영역인 제1 불순물 영역(200)이 형성될 수 있다.
구체적으로, 제1 게이트 구조물(1100), 제1 게이트 스페이서(1150), 제2 게이트 구조물(1200) 및 제2 게이트 스페이서(1250)가 형성되지 않은 기판(100)에 제1 이온 주입 공정(I1)을 수행하여 기판(100) 내에 제1 불순물 영역(200)이 형성될 수 있다. 즉, 제1 불순물 영역(200)은 제1 게이트 스페이서(1150)의 양측 및 제2 게이트 스페이서(1250)의 양측에 각각 형성될 수 있다.
제1 불순물 영역(200)의 상면(200b)은 제1 게이트 구조물(1100)의 하면(1100a) 및 제1 게이트 스페이서(1150)의 하면(1150a)과 동일 평면 상에 형성될 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
제1 불순물 영역(200) 사이의 제1 게이트 구조물(1100)의 하부에 제1 방향(X)의 제1 폭(W1)을 갖는 제1 채널 영역(910)이 형성될 수 있다. 또한, 제1 불순물 영역(200) 사이의 제2 게이트 구조물(1200)의 하부에 제1 방향(X)의 제1 폭(W1)을 갖는 제1 채널 영역(910)이 형성될 수 있다.
제1 이온 주입 공정(I1)에는 예를 들어, 저농도 도핑된 드레인(lightly doped drain, LDD) 및 소오스/드레인 임플란트(S/D Implant)가 적용될 수 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
도 7을 참조하면, 제1 게이트 스페이서(1150) 및 제2 게이트 스페이서(1250)가 제거될 수 있다.
예를 들어, 제1 게이트 스페이서(1150) 및 제2 게이트 스페이서(1250)는 HF를 포함하는 에천트를 이용하여 습식 식각될 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
도 8을 참조하면, 제2 이온 주입 공정(I2)을 수행하여, 제1 게이트 구조물(1100)과 제1 불순물 영역(200) 사이 및 제2 게이트 구조물(1200)과 제1 불순물 영역(200) 사이의 기판(100) 내에 비정질 영역인 제2 불순물 영역(300)이 형성될 수 있다.
제2 불순물 영역(300)의 상면(300b)은 제1 불순물 영역(200)의 상면(200b)과 동일 평면 상에 형성될 수 있다.
제2 불순물 영역(300)의 상면(300b)은 제거되기 전의 제1 게이트 스페이서(도 6의 1150)의 하면(1150a)의 적어도 일부와 오버랩될 수 있다. 또한, 제2 불순물 영역(300)의 상면(300b)은 제거되기 전의 제2 게이트 스페이서(도 6의 1250)의 하면(1250a)의 적어도 일부와 오버랩될 수 있다.
제2 이온 주입 공정(I2)을 조절하여 제2 불순물 영역(300)이 형성되는 깊이를 조절할 수 있다. 제2 불순물 영역(300)은 예를 들어, 제2 불순물 영역(300)의 상면(300b)으로부터 10 내지 60 나노미터의 깊이로 형성될 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
제1 불순물 영역(200)의 상면(200b)으로부터 상기 제1 불순물 영역(200)의 하면(200a)까지의 제1 깊이(h1)는 상기 제2 불순물 영역(300)의 상면(300b)으로부터 상기 제2 불순물 영역(300)의 하면(300a)까지의 제2 깊이(h2)와 실질적으로 동일하게 형성될 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
제2 불순물 영역(300) 사이의 제1 게이트 구조물(1100)의 하부에 제1 방향(X)의 제2 폭(W2)을 갖는 제2 채널 영역(920)이 형성될 수 있다. 또한, 제2 불순물 영역(300) 사이의 제2 게이트 구조물(1200)의 하부에 제1 방향(X)의 제2 폭(W2)을 갖는 제2 채널 영역(920)이 형성될 수 있다.
제2 채널 영역(920)의 제2 폭(W2)은 제1 채널 영역(도 6의 910)의 제1 폭(도 6의 W1)보다 작게 형성될 수 있다.
제2 이온 주입 공정(I2)에는 예를 들어, Si, Ge, Ar, Xe, BF3, As 및 In 중 적어도 하나를 이용한 이온 임플란트가 적용될 수 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
도 9를 참조하면, 제1 게이트 구조물(1100), 제2 게이트 구조물(1200), 제1 불순물 영역(200)의 상면(200b) 및 제2 불순물 영역(300)의 상면(300b)을 덮도록 스트레스 막(400)이 형성될 수 있다.
스트레스 막(400)은 예를 들어, 실리콘 질화물을 포함할 수 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
스트레스 막(400)은 예를 들어, 5 내지 50 나노미터의 두께로 형성될 수 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
도 10을 참조하면, 어닐링 공정(heat)을 수행하여, 재결정화 영역(500)이 형성될 수 있다.
구체적으로, 어닐링 공정(heat)을 수행하여, 제1 불순물 영역(도 9의 200) 및 제2 불순물 영역(도 9의 300)이 재결정화되어 재결정화 영역(500)이 형성될 수 있다.
어닐링 공정(heat)은 예를 들어, Spike RTA, Flash RTP 및 Laser anneal 중 어느 하나가 사용될 수 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
재결정화된 격자의 성장은 스트레스 막(400)에 의해 유발되는 응력 조건 하에서 발생하고, 결과적으로 재결정화된 재결정화 영역(500)이 형성될 수 있다. 재결정화 영역(500)은 (111)면을 따라 형성된 적층 결함(510)을 포함한다.
적층 결함(510)은 재결정화 영역(500)의 상면에 가까워질수록 제2 채널 영역(920)으로부터 멀어지게 연장될 수 있다.
도 10에는 적층 결함(510)이 재결정화 영역(500)과 제2 채널 영역(920)의 경계로부터 시작되는 것으로 도시되어 있지만, 본 발명의 기술적 사상이 이에 제한되지 않는다. 즉, 다른 몇몇 실시예에서, 적층 결함(510)은 재결정화 영역(500)과 제2 채널 영역(920)의 경계로부터 재결정화 영역(500)의 내부로 이격된 부분부터 시작될 수 있다.
도 11을 참조하면, 스트레스 막(도 10의 400)이 제거될 수 있다.
재결정화 영역(500)은 스트레스 막(도 10의 400)에 의해 유발되는 응력을 기억할 수 있다. 이로 인해, 스트레스 막(도 10의 400)이 제거되는 경우에 적층 결함(510)을 포함하는 재결정화 영역(500)의 구조가 유지될 수 있다.
도 12를 참조하면, 제1 게이트 구조물(1100), 제2 게이트 구조물(1200) 및 재결정화 영역(500)의 상면을 덮도록 식각 정지막(600)이 형성될 수 있다.
도 13을 참조하면, 식각 정지막(600)을 덮도록 층간 절연막(700)이 형성될 수 있다.
이어서, 재결정화 영역(500) 상에 층간 절연막(700), 식각 정지막(600) 및 재결정화 영역(500)의 일부를 관통하도록 트렌치가 형성될 수 있다. 이어서, 트렌치 내부에 컨택(710)이 형성될 수 있다.
상술한 제조 방법을 통해 본 발명의 몇몇 실시예에 따른 반도체 장치가 제조될 수 있다.
본 발명의 몇몇 실시예에 다른 반도체 장치의 제조 방법은 DRAM의 코어-페리 영역에 형성되는 트랜지스터에서 스트레스 막(400)을 이용하여 기판(100) 내에 재결정화 영역(500)을 형성하는 응력 기억화 기술(Stress Memorization Technique, SMT)을 적용하여 반도체 장치의 성능을 향상시킬 수 있다.
또한, 본 발명의 몇몇 실시예에 다른 반도체 장치의 제조 방법은 게이트 스페이서(1150, 1250)를 제거한 후에, 추가적인 이온 주입 공정(I2)을 수행함으로써 채널 영역(920)의 폭을 감소시킴으로써 반도체 장치의 성능을 향상시킬 수 있다.
이하에서, 도 14를 참조하여 본 발명의 다른 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명한다. 도 3 내지 도 13에 도시된 반도체 장치의 제조 방법과의 차이점을 중심으로 설명한다.
도 14는 본 발명의 다른 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면이다.
도 14를 참조하면, 도 10에 도시된 어닐링 공정(heat)이 수행된 후에, 스트레스 막(400)을 덮도록 층간 절연막(700)이 형성될 수 있다.
이어서, 재결정화 영역(500) 상에 층간 절연막(700), 스트레스 막(400) 및 재결정화 영역(500)의 일부를 관통하도록 트렌치가 형성될 수 있다. 이어서, 트렌치 내부에 컨택(710)이 형성될 수 있다.
이하에서, 도 15 내지 도 17을 참조하여 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명한다. 도 3 내지 도 13에 도시된 반도체 장치의 제조 방법과의 차이점을 중심으로 설명한다.
도 15 내지 도 17은 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 15를 참조하면, 도 8에 도시된 제2 이온 주입 공정(I2)이 수행된 후에, 제1 게이트 구조물(1100), 제2 게이트 구조물(1200), 제1 불순물 영역(200)의 상면(200a) 및 제2 불순물 영역(300)의 상면(300a)을 덮도록 게이트 구조물 절연막(800)이 형성될 수 있다.
이어서, 게이트 구조물 절연막(800)을 덮도록 스트레스 막(400)이 형성될 수 있다.
도 16을 참조하면, 어닐링 공정(heat)을 수행하여, 제1 불순물 영역(도 15의 200) 및 제2 불순물 영역(도 15의 300)이 재결정화되어 기판(100) 내에 재결정화 영역(500)이 형성될 수 있다.
도 17을 참조하면, 스트레스 막(400)을 덮도록 층간 절연막(700)이 형성될 수 있다.
이어서, 재결정화 영역(500) 상에 층간 절연막(700), 스트레스 막(400), 게이트 구조물 절연막(800) 및 재결정화 영역(500)의 일부를 관통하도록 트렌치가 형성될 수 있다. 이어서, 트렌치 내부에 컨택(710)이 형성될 수 있다.
이하에서, 도 15, 도 16, 도 11 내지 도 13을 참조하여 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명한다. 도 3 내지 도 13에 도시된 반도체 장치의 제조 방법과의 차이점을 중심으로 설명한다.
도 8에 도시된 제2 이온 주입 공정(I2)이 수행된 후에, 제1 게이트 구조물(1100), 제2 게이트 구조물(1200), 제1 불순물 영역(200)의 상면(200a) 및 제2 불순물 영역(300)의 상면(300a)을 덮도록 게이트 구조물 절연막(800)이 형성될 수 있다.
이어서, 게이트 구조물 절연막(800)을 덮도록 스트레스 막(400)이 형성될 수 있다.
도 16을 참조하면, 어닐링 공정(heat)을 수행하여, 제1 불순물 영역(200) 및 제2 불순물 영역(300)이 재결정화되어 기판(100) 내에 재결정화 영역(500)이 형성될 수 있다.
도 11을 참조하면, 도 16에 도시된 어닐링 공정(heat)이 수행된 후에, 스트레스 막(400) 및 게이트 구조물 절연막(800)이 제거될 수 있다.
도 12를 참조하면, 제1 게이트 구조물(1100), 제2 게이트 구조물(1200) 및 재결정화 영역(500)의 상면을 덮도록 식각 정지막(600)이 형성될 수 있다.
도 13을 참조하면, 식각 정지막(600)을 덮도록 층간 절연막(700)이 형성될 수 있다.
이어서, 재결정화 영역(500) 상에 층간 절연막(700), 식각 정지막(600) 및 재결정화 영역(500)의 일부를 관통하도록 트렌치가 형성될 수 있다. 이어서, 트렌치 내부에 컨택(710)이 형성될 수 있다.
이하에서, 도 18 및 도 19를 참조하여 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명한다. 도 3 내지 도 13에 도시된 반도체 장치의 제조 방법과의 차이점을 중심으로 설명한다.
도 18 및 도 19는 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 18을 참조하면, 도 7에 도시된 바와 같이, 제1 게이트 스페이서(도 6의 1150) 및 제2 게이트 스페이서(도 6의 1250)가 제거된 후에, 제2 이온 주입 공정(I2)이 수행될 수 있다.
제2 이온 주입 공정(I2)을 통해, 제1 게이트 구조물(1100)과 제1 불순물 영역(200) 사이 및 제2 게이트 구조물(1200)과 제1 불순물 영역(200) 사이의 기판(100) 내에 비정질 영역인 제2 불순물 영역(310)이 형성될 수 있다.
제2 불순물 영역(310)은 제2 불순물 영역(310)의 상면(310b)으로부터 제2 불순물 영역(310)의 하면(310a)까지의 제3 깊이(h3)를 가질 수 있다. 이 경우, 제2 불순물 영역(310)의 제3 깊이(h3)는 제1 불순물 영역(200)의 제1 깊이(h1)보다 작게 형성될 수 있다.
도 19를 참조하면, 어닐링 공정(heat)을 수행하여, 제1 불순물 영역(도 18의 200) 및 제2 불순물 영역(도 18의 300)이 재결정화되어 기판(100) 내에 재결정화 영역(501)이 형성될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 기술적 사상에 따른 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 200: 제1 불순물 영역
300: 제2 불순물 영역 400: 스트레스 막
500: 재결정화 영역 600: 식각 정지막
700: 층간 절연막 800: 컨택
910: 제1 채널 영역 920: 제2 채널 영역
1100: 제1 게이트 구조물 1200: 제2 게이트 구조물

Claims (20)

  1. 셀 영역이 형성되는 제1 영역 및 코어-페리 영역이 형성되는 제2 영역을 포함하는 기판을 제공하고,
    상기 기판의 상기 제2 영역 상에 도전막, 상기 도전막의 상면 상의 캡핑막, 및 상기 도전막 및 상기 캡핑막을 덮는 게이트 스택 절연막을 포함하는 게이트 구조물을 형성하되, 상기 게이트 스택 절연막은 상기 도전막 및 상기 캡핑막 각각의 측벽과 접촉하는 측부 및 상기 캡핑막의 상면과 접촉하는 상부를 포함하고,
    상기 게이트 구조물의 측벽을 따라 게이트 스페이서를 형성하고,
    제1 이온 주입 공정을 수행하여, 노출된 상기 기판의 상기 제2 영역에 제1 불순물 영역을 형성하고,
    상기 게이트 스페이서를 제거하고,
    제2 이온 주입 공정을 수행하여, 상기 게이트 구조물과 상기 제1 불순물 영역 사이의 상기 기판의 상기 제2 영역에 제2 불순물 영역을 형성하고,
    상기 게이트 구조물, 상기 제1 불순물 영역의 상면 및 상기 제2 불순물 영역의 상면을 덮고, 상기 게이트 스택 절연막의 상기 측부 및 상기 상부 각각과 접촉하는 스트레스 막을 형성하고,
    어닐링 공정을 통해 상기 제1 불순물 영역 및 상기 제2 불순물 영역을 재결정화시켜 재결정화 영역을 형성하는 것을 포함하는 반도체 장치의 제조 방법.
  2. 제 1항에 있어서,
    상기 재결정화 영역을 형성한 후에,
    상기 스트레스 막을 제거하고,
    상기 게이트 구조물, 상기 재결정화 영역의 상면을 덮도록 식각 정지막을 형성하고,
    상기 식각 정지막을 덮도록 층간 절연막을 형성하고,
    상기 재결정화 영역 상에, 상기 층간 절연막 및 상기 식각 정지막을 관통하는 컨택을 형성하는 것을 더 포함하는 반도체 장치의 제조 방법.
  3. 제 1항에 있어서,
    상기 재결정화 영역을 형성한 후에,
    상기 스트레스 막을 덮도록 층간 절연막을 형성하고,
    상기 재결정화 영역 상에, 상기 층간 절연막 및 상기 스트레스 막을 관통하는 컨택을 형성하는 것을 더 포함하는 반도체 장치의 제조 방법.
  4. 제 1항에 있어서,
    상기 게이트 구조물을 형성하는 것은,
    상기 기판의 상기 제2 영역 상에 적층 구조물을 형성하고,
    상기 적층 구조물을 식각하여 게이트 스택을 형성하는 것을 포함하는 반도체 장치의 제조 방법.
  5. 제 4항에 있어서,
    상기 적층 구조물을 형성하는 것은,
    상기 기판의 상기 제2 영역 상에 게이트 절연막을 형성하고,
    상기 게이트 절연막 상에 상기 도전막을 형성하는 것을 포함하되,
    상기 도전막을 형성하는 것은,
    상기 게이트 절연막 상에 제1 도전막을 형성하고,
    상기 제1 도전막 상에 제2 도전막을 형성하고,
    상기 제2 도전막 상에 텅스텐(W)을 포함하는 제3 도전막을 형성하고,
    상기 제3 도전막 상에 상기 캡핑막을 형성하는 것을 포함하는 반도체 장치의 제조 방법.
  6. 제 1항에 있어서,
    상기 제1 불순물 영역의 상면으로부터 상기 제1 불순물 영역의 하면까지의 제1 깊이는 상기 제2 불순물 영역의 상면으로부터 상기 제2 불순물 영역의 하면까지의 제2 깊이와 동일한 반도체 장치의 제조 방법.
  7. 셀 영역이 형성되는 제1 영역 및 코어-페리 영역이 형성되는 제2 영역을 포함하는 기판을 제공하고,
    상기 기판의 상기 제2 영역 상에 도전막, 상기 도전막의 상면 상의 캡핑막, 및 상기 도전막 및 상기 캡핑막을 덮는 게이트 스택 절연막을 포함하는 게이트 구조물을 형성하되, 상기 게이트 스택 절연막은 상기 도전막 및 상기 캡핑막 각각의 측벽과 접촉하는 측부 및 상기 캡핑막의 상면과 접촉하는 상부를 포함하고,
    상기 게이트 구조물의 양 측벽을 따라 게이트 스페이서를 형성하고,
    제1 이온 주입 공정을 통해 상기 게이트 스페이서의 양 측에 제1 불순물 영역을 형성하여, 상기 게이트 구조물의 하부에 제1 폭을 갖는 제1 채널 영역을 형성하고,
    상기 게이트 스페이서를 제거하고,
    제2 이온 주입 공정을 통해 상기 게이트 구조물의 양 측에 제2 불순물 영역을 형성하여, 상기 게이트 구조물의 하부에 상기 제1 폭보다 작은 제2 폭을 갖는 제2 채널 영역을 형성하고,
    상기 게이트 구조물, 상기 제1 불순물 영역의 상면 및 상기 제2 불순물 영역의 상면을 덮고, 상기 게이트 스택 절연막의 상기 측부 및 상기 상부 각각과 접촉하는 스트레스 막을 형성하고,
    어닐링 공정을 통해 상기 제1 불순물 영역 및 상기 제2 불순물 영역을 재결정화시켜 재결정화 영역을 형성하는 것을 포함하는 반도체 장치의 제조 방법.
  8. 삭제
  9. 제 7항에 있어서,
    상기 제1 불순물 영역의 상면으로부터 상기 제1 불순물 영역의 하면까지의 제1 깊이는 상기 제2 불순물 영역의 상면으로부터 상기 제2 불순물 영역의 하면까지의 제2 깊이보다 큰 반도체 장치의 제조 방법.
  10. 제 7항에 있어서,
    상기 재결정화 영역은,
    상기 재결정화 영역의 상면에 가까워질수록 상기 제2 채널 영역으로부터 멀어지게 연장되는 적층 결함을 더 포함하는 반도체 장치의 제조 방법.
  11. 셀 영역이 형성되는 제1 영역 및 코어-페리 영역이 형성되는 제2 영역을 포함하는 기판;
    상기 기판의 상기 제2 영역 상에 배치되고, 산화물을 포함하는 제1 게이트 절연막, 상기 제1 게이트 절연막 상에서 Hf을 포함하는 제2 게이트 절연막, 상기 제2 게이트 절연막 상에서 La 및 TiN을 포함하는 제1 전극, 상기 제1 전극 상에 배치된 제2 전극, 및 상기 제2 전극 상에 배치된 캡핑막을 포함하는 게이트 스택;
    상기 게이트 스택의 측벽과 접촉하는 측부 및 상기 캡핑막의 상면과 접촉하는 상부를 포함하는 게이트 스택 절연막;
    상기 게이트 스택의 적어도 일 측에서 상기 기판의 상기 제2 영역에 배치되는 적층 결함을 가지는 불순물 영역;
    상기 불순물 영역의 상면을 덮고, 상기 게이트 스택 절연막의 상기 측부 및 상기 상부 각각과 접촉하고, 상기 불순물 영역과 접촉하는 실리콘 질화막;
    상기 실리콘 질화막을 덮고, 상기 실리콘 질화막과 접촉하는 층간 절연막; 및
    상기 층간 절연막 및 상기 실리콘 질화막을 관통하여 상기 불순물 영역으로 연장되는 컨택을 포함하는 반도체 장치.
  12. 제 11항에 있어서,
    상기 제1 게이트 절연막은 실리콘 산화물을 포함하고,
    상기 제2 게이트 절연막은 HfSiON을 포함하고, 상기 제2 전극은 폴리실리콘, TiSiN, 및 W을 포함하는 반도체 장치.
  13. 제 11항에 있어서,
    상기 적층 결함은 상기 불순물 영역의 내부에 배치되고, 상기 게이트 스택과 인접한 상기 불순물 영역의 하면으로부터 상기 불순물 영역의 하면과 둔각을 갖도록 연장되는 반도체 장치.
  14. 제 11항에 있어서,
    상기 제2 게이트 절연막과 상기 제1 전극 사이에 배치되고, 제1 TiN 막, Al 막 및 제2 TiN 막을 포함하는 제3 전극을 더 포함하는 반도체 장치.
  15. 제 11항에 있어서,
    상기 실리콘 질화막은 상기 게이트 스택의 측벽 및 상면 상에서 상기 게이트 스택 절연막과 접촉하는 반도체 장치.
  16. 제 11항에 있어서,
    상기 불순물 영역은 제1 부분 및 상기 제1 부분과 상기 게이트 스택 사이에 배치되는 제2 부분을 포함하고,
    상기 불순물 영역의 상기 제1 부분의 상면으로부터 상기 불순물 영역의 상기 제1 부분의 하면까지의 제1 깊이는 상기 불순물 영역의 상기 제2 부분의 상면으로부터 상기 불순물 영역의 상기 제2 부분의 하면까지의 제2 깊이보다 크고,
    상기 적층 결함은 상기 불순물 영역의 상기 제2 부분에 형성되는 반도체 장치.
  17. 셀 영역이 형성되는 제1 영역 및 코어-페리 영역이 형성되는 제2 영역을 포함하는 기판;
    상기 기판의 상기 제2 영역 상에 배치되고, 산화물을 포함하는 제1 게이트 절연막, 상기 제1 게이트 절연막 상에서 Hf을 포함하는 제2 게이트 절연막, 상기 제2 게이트 절연막 상에서 제1 TiN 막, Al 막 및 제2 TiN 막을 포함하는 제1 전극, 상기 제1 전극 상에서 La 및 TiN을 포함하는 제2 전극, 상기 제2 전극 상에 배치된 제3 전극, 및 상기 제3 전극 상에 배치된 캡핑막을 포함하는 게이트 스택;
    상기 게이트 스택의 측벽과 접촉하는 측부 및 상기 캡핑막의 상면과 접촉하는 상부를 포함하는 게이트 스택 절연막;
    상기 게이트 스택의 적어도 일 측에서 상기 기판의 상기 제2 영역에 배치되는 적층 결함을 가지는 불순물 영역;
    상기 불순물 영역의 상면을 덮고, 상기 게이트 스택 절연막의 상기 측부 및 상기 상부 각각과 접촉하고, 상기 불순물 영역과 접촉하는 실리콘 질화막;
    상기 실리콘 질화막을 덮고, 상기 실리콘 질화막과 접촉하는 층간 절연막; 및
    상기 층간 절연막 및 상기 실리콘 질화막을 관통하여 상기 불순물 영역으로 연장되는 컨택을 포함하는 반도체 장치.
  18. 제 17항에 있어서,
    상기 적층 결함은 상기 불순물 영역의 내부에 배치되고, 상기 게이트 스택과 인접한 상기 불순물 영역의 하면으로부터 상기 불순물 영역의 하면과 둔각을 갖도록 연장되는 반도체 장치.
  19. 제 17항에 있어서,
    상기 제1 게이트 절연막은 실리콘 산화물을 포함하고,
    상기 제2 게이트 절연막은 HfSiON을 포함하고,
    상기 제3 전극은 폴리실리콘, TiSiN 및 W을 포함하는 반도체 장치.
  20. 셀 영역이 형성되는 제1 영역 및 코어-페리 영역이 형성되는 제2 영역을 포함하는 기판;
    상기 기판의 상기 제2 영역 상에 배치되고, 산화물을 포함하는 제1 게이트 절연막, 상기 제1 게이트 절연막 상에서 Hf을 포함하는 제2 게이트 절연막, 상기 제2 게이트 절연막 상에서 La 및 TiN을 포함하는 제1 전극, 상기 제1 전극 상에 배치된 제2 전극, 및 상기 제2 전극 상에 배치된 캡핑막을 포함하는 게이트 스택;
    상기 게이트 스택의 측벽과 접촉하는 측부 및 상기 캡핑막의 상면과 접촉하는 상부를 포함하는 게이트 스택 절연막;
    상기 게이트 스택의 적어도 일 측에서 상기 기판의 상기 제2 영역에 배치되는 적층 결함을 가지는 불순물 영역;
    상기 불순물 영역의 상면을 덮고, 상기 게이트 스택 절연막의 상기 측부 및 상기 상부 각각과 접촉하고, 상기 불순물 영역과 접촉하는 게이트 구조물 절연막;
    상기 게이트 구조물 절연막을 덮고, 상기 게이트 구조물 절연막과 접촉하는 실리콘 질화막;
    상기 실리콘 질화막을 덮고, 상기 실리콘 질화막과 접촉하는 층간 절연막; 및
    상기 층간 절연막, 상기 실리콘 질화막 및 상기 게이트 구조물 절연막을 관통하여 상기 불순물 영역으로 연장되는 컨택을 포함하는 반도체 장치.
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