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GEBIET DER VORLIEGENDEN ERFINDUNG
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Im Allgemeinen betrifft die vorliegende Erfindung die Herstellung integrierter Schaltungen und betrifft insbesondere die Herstellung von Transistoren mit verformten Kanalgebieten unter Anwendung von Verspannungs-Quellen, um die Ladungsträgerbeweglichkeit in dem Kanalgebiet eines MOS-Transistors zu erhöhen.
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BESCHREIBUNG DES STANDES DER TECHNIK
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Im Allgemeinen werden aktuell eine Vielzahl von Prozesstechnologien eingesetzt, um integrierte Schaltungen herzustellen, wobei für komplexe Schaltungen, etwa Mikroprozessoren, Speicherchips und dergleichen, die CMOS-Technologie aktuell eine der vielversprechendsten Vorgehensweisen aufgrund der guten Eigenschaften im Hinblick auf die Arbeitsgeschwindigkeit und/oder Leistungsaufnahme und/oder Kosteneffizienz ist. Während der Herstellung komplexer integrierter Schaltungen unter Anwendung der CMOS-Technologie werden Millionen Transistoren, d. h. N-Kanaltransistoren und P-Kanaltransistoren, auf einem Substrat hergestellt, das eine kristalline Halbleiterschicht aufweist. Ein MOS-Transistor enthält, unabhängig davon, ob ein N-Kanaltransistor oder ein P-Kanaltransistor betrachtet wird, sogenannte PN-Übergänge, die durch eine Grenzfläche stark dotierter Drain- und Sourcegebiete mit einem invers oder schwach dotierten Kanalgebiet gebildet sind, das zwischen dem Draingebiet und dem Sourcegebiet angeordnet ist. Die Leitfähigkeit des Kanalgebiets, d. h. der Durchlassstrom des leitenden Kanals, wird durch eine Gateelektrode gesteuert, die nahe an dem Kanalgebiet angeordnet und davon durch eine dünne isolierende Schicht getrennt ist. Die Leitfähigkeit des Kanalgebiets beim Aufbau eines leitenden Kanals aufgrund des Anliegens einer geeigneten Steuerspannung an der Gateelektrode hängt von der Dotierstoffkonzentration, der Beweglichkeit der Majoritätsladungsträger und – für eine gegebene Abmessung des Kanalgebiets in der Transistorbreitenrichtung – von dem Abstand zwischen dem Sourcegebiet und dem Draingebiet ab, der auch als Kanallänge bezeichnet wird. Somit ist die Leitfähigkeit des Kanalgebiets ein wesentlicher Faktor, der das Leistungsverhalten von MOS-Transistoren bestimmt. Somit ist die Verringerung der Kanallänge – und damit verknüpft die Verringerung des Kanalwiderstands – ein wichtiges Entwurfskriterium, um eine Zunahme der Arbeitsgeschwindigkeit integrierter Schaltungen zu erreichen.
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Die ständige Verringerung der Transistorabmessungen zieht jedoch eine Reihe damit verknüpfter Probleme nach sich, etwa eine geringere Steuerbarkeit des Kanals, was auch als Kurzkanaleffekt bezeichnet wird, und dergleichen, die es zu lösen gilt, um nicht in unerwünschter Weise die Vorteile aufzuheben, die durch das stetige Verringern der Kanallänge von MOS-Transistoren erreicht werden. Beispielsweise muss die Dicke der Gateisolationsschicht, die typischerweise ein oxidbasiertes Dielektrikum ist, bei Verringerung der Gatelänge ebenfalls reduziert werden, wobei eine geringere Dicke zu erhöhten Leckströmen führen kann, wodurch eine Limitierung für oxidbasierte Gateisolationsschichten bei ungefähr 1 bis 2 Nanometer auftreten. Die ständige Verringerung der kritischen Abmessungen, d. h. der Gatelänge der Transistoren, erfordert das Anpassen und möglicherweise die Neuentwicklung komplexer Prozesstechniken, beispielsweise um Kurzkanaleffekte zu kompensieren, wobei die Skalierung oxidbasierter Gatedielektrika bereits die Grenzen im Hinblick auf tolerierbare Leckströme erreicht hat. Es wurde daher auch vorgeschlagen, die Kanalleitfähigkeit der Transistorelemente zu verbessern, indem die Ladungsträgerbeweglichkeit in dem Kanalgebiet bei gegebener Kanallänge erhöht wird, wodurch die Möglichkeit geschaffen wird, eine Leistungssteigerung zu erreichen, die vergleichbar ist mit dem Voranschreiten zu einem künftigen Technologieknoten, wobei viele der Probleme vermieden oder zeitlich verschoben werden, die bei den Prozessanpassungen im Zusammenhang mit der Bauteilgrößenreduzierung angetroffen werden.
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Ein effizienter Mechanismus zum Erhöhen der Ladungsträgerbeweglichkeit ist die Modifizierung der Gitterstruktur in dem Kanalgebiet, indem beispielsweise eine Zugverspannung oder kompressive Verspannung in der Nähe des Kanalgebiets hervorgerufen wird, um damit eine entsprechende Verformung in dem Kanalgebiet zu erzeugen, was zu einer modifiziertes Beweglichkeit für Elektronen bzw. Löcher führt. Beispielsweise erhöht das Erzeugen einer uniaxialen Zugverformung in dem Kanalgebiet entlang der Kanallängsrichtung bei einer standardmäßigen Kristallorientierung die Beweglichkeit von Elektronen, was sich wiederum direkt in einer Zunahme der Leitfähigkeit ausdrückt. Andererseits kann eine uniaxiale kompressive Verformung in dem Kanalgebiet für die gleiche Konfiguration die Beweglichkeit von Löchern erhöhen, wodurch die Möglichkeit geschaffen wird, das Leistungsverhalten von P-Transistoren zu verbessern. Die Einführung von Verspannungs- bzw. Verformungstechniken in die Herstellung integrierter Schaltungen ist ein sehr vielversprechender Ansatz für weitere Bauteilgenerationen, da beispielsweise verformtes Silizium als eine „neue Art” an Halbleitermaterial betrachtet werden kann, was die Herstellung schneller leistungsfähiger Halbleiterbauelemente ermöglicht, ohne dass teure Halbleitermaterialien erforderlich sind, wobei dennoch viele der gut etablierten Fertigungstechniken weiterhin angewendet werden können.
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In einigen Vorgehensweisen wird eine externe Verspannung, die beispielsweise durch permanent vorgesehene Deckschichten, Abstandselemente und dergleichen hervorgerufen wird, in dem Versuch eingesetzt, eine gewünschte Verformung in dem Kanalgebiet hervorzurufen. Obwohl dies ein vielversprechender Ansatz ist, hängt der Vorgang des Erzeugens der Verformung in dem Kanalgebiet durch das Ausüben einer spezifizierten externen Verspannung von der Effizienz des Verspannungsübertragungsmechanismus für die externe Verspannung, die beispielsweise durch Kontaktschichten, Abstandshalter und dergleichen in das Kanalgebiet eingeführt wird, um darin die gewünschte Verformung zu erhalten, ab. Somit werden für unterschiedliche Transistorarten unterschiedlich verspannte Deckschichten vorgesehen, die zu einer Vielzahl zusätzlicher Prozessschritte führen, wobei insbesondere zusätzliche Lithographieschritte deutlich zu den gesamten Herstellungskosten beitragen. Ferner kann die Menge des verspannungsinduzierenden Materials und insbesondere dessen innere Verspannung nicht in beliebiger Weise erhöht werden, ohne dass merkliche Entwurfsänderungen erforderlich sind. Beispielsweise erfordert ein hoher Grad an Zugverspannung in entsprechenden Bereichen der dielektrischen Schicht, die über einem N-Kanaltransistor ausgebildet ist, das Entwickeln neuer aktueller Abscheiderezepte, während deutlich höhere kompressive Verspannungen durch aktuell etablierte Techniken bereitgestellt werden können, wodurch ein Ungleichgewicht im Hinblick auf das Leistungsverhalten von NMOS- und PMOS-Transistoren hervorgerufen wird.
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In einer noch weiteren Vorgehensweise wird das im Wesentlichen amorphisierte Gebiet benachbart zu der Gateelektrode während der Herstellung der tiefen Drain- und Sourcegebiete bei Anwesenheit einer steifen Schicht rekristallisiert, die über dem Transistorbereich ausgebildet ist. Während des Ausheizprozesses zum Rekristallisieren des Gitters findet das Aufwachsen des Kristalls unter Verspannungsbedingungen statt, die durch die Deckschicht hervorgerufen werden und zu einem verformten Kristall führen. Nach der Rekristallisierung kann an die verspannungsinduzierende Schicht teilweise oder vollständig entfernt werden, wobei dennoch ein gewisser Anteil an Verformung in dem rekristallisierten Gitterbereich „konserviert” wird. Dieser Effekt ist allgemein als Verspannungsgedächnis bekannt. Obwohl der exakte Mechanismus noch nicht vollständig verstanden ist, wird angenommen, des beim Rekristallisieren das im Wesentlichen amorphisierten Materials das größere Volumen des amorphen Materials im Vergleich zu dem kristallinen Material im Wesentlichen beibehalten wird aufgrund des Vorhandenseins der steifen Oberflächenschicht, die die natürliche Volumenverringerung reduziert oder verhindert, die für gewöhnlich während des Rekristallisierens auftritt, wodurch bewirkt wird, dass sich der amorphe Bereich mit dem umgebenden Verbundmaterial in einem verformten Zustand aufgrund der Steifheit der darüberliegenden Schicht „verbindet”. Somit kann das verformte wieder aufgewachsene kristalline Material eine entsprechende Zugverformung in dem Kanalgebiet benachbart zu dem rekristallisiertem Gebiet mit erhöhtem Volumen hervorrufen, selbst wenn ein Teil oder der gesamte Anteil der Streifenoberflächenschicht entfernt wird.
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Die
DE 10 2006 035 646 B3 offenbart eine Verspannungsgedächtnistechnik, bei der eine verspannte Deckschicht eingesetzt wird. Die Deckschicht kann vor oder nach dem Bilden der tiefen Source/Drain-Gebiete gebildet werden. In einer Variante werden die fertigen Source/Drain-Gebiete wieder amorphisiert und die Abstandselemente, die zum Bilden der Source/Drain-Gebiete dienten, entfernt, bevor eine verspannte Maskenschicht abgeschieden wird und ein geeigneter Ausheizprozess zum Kristallisieren vorgenommen wird.
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Da viele effiziente verformungsindizierende Mechanismen für PMOS-Transistoren verfügbar sind, etwa ein eingebettetes verformtes Silizium/Germaniummaterial, verspannte Kontaktätzstoppschichten mit einer sehr hohen innerer kompressiven Verspannung und dergleichen, sind entsprechende Verformungstechnologien wünschenswert, um vorzugsweise das Leistungsverhalten von NMOS-Transistoren zu verbessern.
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Aus diesem Grund sind Verformungsgedächtnistechniken eine attraktive Vorgehensweise, um insgesamt die Verformungseigenschaften von N-Kanaltransistoren zu verbessern, wodurch das Ungleichgewicht zwischen N-Kanaltransistoren und P-Kanaltransistoren im Hinblick auf verfügbare verformungsinduzierende Mechanismen zu einem gewissen Grade kompensiert wird. Beispielsweise kann das Leistungsverhalten von P-Kanaltransistoren deutlich gesteigert werden durch ein eingebettetes verformtes Silizium/Germaniummaterial, durch verspannte Kontaktätz stoppschichten mit sehr hoher interner kompressiver Verspannung und dergleichen, wobei typischerweise der entsprechende verformungsinduzierende Mechanismus für N-Kanaltransistoren weniger effizient ist. Die konventionellen Verspannungsgedächtnislösungen für N-Kanaltransistoren werden typischerweise in den gesamten CMOS-Prozess eingerichtet, indem vorteilhaft der Effekt ausgenutzt wird, dass das Einführen des N-Dotiermittels zum Bilden der tiefen Drain- und Sourcegebiete und von zwischenliegenden Bereichen mit einem hohen Grad an Gitterschäden verknüpft ist, woraus sich ein im Wesentlichen amorpher Zustand eines großen Teils der Drain- und Sourcegebiete aufgrund der hohen Dosis und der angewendeten Energie ergibt. Somit wird vor dem Ausführen eines entsprechenden Ausheizprozesses zum Rekristallisieren der durch die Implantation hervorgerufenen Schäden und zum Aktivieren der Dotiermittel eine geeignete Streifenoberflächenschicht, etwa eine Siliziumnitridschicht, abgeschieden und während des Ausheizprozesses beibehalten, um damit den gewünschten verformten Zustand der rekristallisierten tiefen Drain- und Sourcegebiete zu erhalten, der somit die gewünschte Zugverformung in dem Kanalgebiet hervorruft. In den modernen Halbleiterbauelementen sind jedoch komplexe Dotierstoffprofile für die Drain- und Sourcegebiete in lateraler und vertikaler Richtung erforderlich, wodurch eine Implantationssequenz erforderlich ist, in der die Abschirmwirkung der Gateelektrodenstruktur in lateraler Richtung durch Vorsehen zweier oder mehrerer individueller Abstandshalterelemente angepasst wird und ein entsprechender Implantationsprozess ausgeführt wird. Nach dem Herstellen der Gateelektrodenstruktur, möglicherweise in Verbindung mit einem moderat dünnen Versatzabstandshalter zum Schützen der Seitenwände und zum Einstellen eines minimalen gewünschten Abstands während des nachfolgenden Implantationsprozesses werden beispielsweise Dotiermittel eingeführt, um flache Drain- und Sourcegebiete zu bilden, die ebenfalls eine geringere Dotierstoffkonzentration aufweisen können. Anschließend wird typischerweise ein erstes Abstandshalterelement gebildet, in den ein Ätzstoppbeschichtungsmaterial und eine erste Abstandshalterschicht abgeschieden werden, die dann anisotrop auf der Grundlage der Ätzstoppbeschichtung geätzt wird, um das erste Abstandshalteelement zu erzeugen, um damit einen gewünschten lateralen Abstand zu der Gateelektrode zu definieren und damit auch zu dem Kanalgebiet, das unter der Gateelektrode angeordnet ist. In einem nachfolgenden Implantationsprozess, der möglicherweise auf der Grundlage einer höheren Implantationsenergie ausgeführt wird, wird ein Zwischenbereich oder Pufferbereich der Drain- und Sourcegebiete hergestellt. Anschließend wird eine weitere Ätzstoppbeschichtung mit anschließender weiterer Abstandshalteschicht abgeschieden, um ein zweites Abstandshalteelement zu bilden, das zusammen mit den zuvor gebildeten Abstandshalteelementen und der Gateelektrode als eine Implantationsmaske dient, um größere Drain- und Sourcegebiete zu bilden, was unter Anwendung geeignet ausgewählter hoher Werte für die Implantationsenergie und Dosis gelingt, wodurch ebenfalls ein signifikanter Kristallschaden hervorgerufen wird. Danach wird eine weitere Ätzstoppbeschichtung in Verbindung mit der Streifenoberflächenschicht, etwa Siliziumnitrid, abgeschieden, und diese wird während eines nachfolgenden Ausheizprozesses verwendet, um die gewünschte Zugverformung in dem Kanalgebiet des N-Kanaltransistors zu erreichen. Obwohl die zuvor beschriebene Strategie effizient in den gesamten Sinus-Prozessablauf implementiert werden kann, zeigt sich dennoch, dass die Leistungssteigerung von N-Kanaltransistoren geringer ausgeprägt ist, als dies erwartet würde, insbesondere wenn sehr komplexe Seiten- und Abstandshaltetechniken während der Erzeugung des komplexen lateralen und vertikalen Dotierstoffprofils verwendet werden.
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Angesichts diese Situation betrifft die vorliegende Erfindung Techniken für eine effizientere Anwendung von Verspannungsgedächtnistechniken, wobei eines oder mehrere der oben erkannten Probleme vermieden oder zumindest in der Auswirkung reduziert werden.
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ÜBERBLICK ÜBER DIE ERFINDUNG
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Die vorliegende Erfindung betrifft Techniken zur Herstellung moderner Halbleiterbauelemente, wobei das Leistungsverhalten von N-Kanaltransistoren auf der Grundlage von Verspannungsgedächtnistechniken verbessert wird, indem die Bedingungen während des Rekristallisierens stark geschädigter Drain- und Sourcegebiete verbessert werden. Ohne die vorliegende Anmeldung auf die folgende Erläuterung einschränken zu wollen, so wird dennoch angenommen, dass das Vorhandensein der Seitenwandabstandshalteelemente während des Ausheizprozesses auf der Grundlage der steifen Oberflächenschicht einen negativen Einfluss auf die verformte Rekristallisierung der Drain- und Sourcegebiete ausübt. D. h., nach dem Bilden eines oder zweier Abstandshalterelemente und Verwenden dieser als eine Implantationsmaske kann insbesondere während des Implantationsprozesses mit hoher Energie und Dosis zu Herstellung der Puffergebiete und der tiefen Drain- und Sourcegebiete eine deutliche Schädigung in den Abstandshalteelementen hervorgerufen werden, wodurch möglicherweise ihre Fähigkeit zur Vermeidung oder Unterdrückung einer Verringerung des Volumens beim Rekristallisierungsprozess beeinflusst wird. Folglich wird ein modifizierter Verformungszustand in den Drain- und Sourcebereichen, die zwischen dem Kanalgebiet und den tiefen Drain- und Sourcegebieten angeordnet sind, mit einem weniger ausgeprägten Verformungsanteil rekristallisiert, wodurch auch der gesamte Verformungsübertragungsmechanismus, der durch die rekristallisierten tiefen Drain- und Sourcegebiete bereitgestellt wird, beeinträchtigt wird, die einen großen Abstand zu dem Kanalgebiet entsprechend der Breite der zuvor verwendeten Abstandshalteelemente aufweisen. Gemäß der Erfindung werden ein oder mehrere Abstandshalterelement(e) vor dem Abscheiden der steifen Oberflächenschicht entfernt, so dass der verformte rekristallisierte Zustand der Drain- und Sourcegebiete näher an dem Kanalgebiet auftritt, wodurch der gesamte verformungsinduzierende Mechanismus verbessert wird.
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Die Aufgabe wird durch die Verfahren nach Anspruch 1, 12 und 19 gelöst.
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KURZE BESCHREIBUNG DER ZEICHNUNGEN
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Weitere Aspekte der vorliegenden Erfindung sind in den angefügten Patentansprüchen definiert und gehen deutlich aus der folgenden detaillierten Beschreibung hervor, wenn diese mit Bezug zu den begleitenden Zeichnungen studiert wird, in denen:
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1a bis 1f schematische Querschnittsansichten eines Halbleiterbauelements mit mindestens einem N-Kanaltransistor während diverser Fertigungsphasen beim Ausüben einer Verspannungsgedächtnistechnik gemäß anschaulicher Ausführungsformen zeigen;
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2 schematisch eine Querschnittsansicht des Halbleiterbauelements gemäß weiterer anschaulicher Ausführungsformen zeigt, in denen eine Breite von Abstandshalterelementen nach dem Strukturieren der Materialschicht zum Erzeugen der Zugverformung in dem N-Kanaltransistor durch Abscheiden eines weiteren Abstandshaltermaterials vergrößert wird;
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3a und 3b schematische Querschnittsansichten des Halbleiterbauelements während diverser Fertigungsphasen zeigen, in denen die Verspannungsgedächtnistechnik selektiv auf N-Kanaltransistoren gemäß weiterer anschaulicher Ausführungsformen angewendet wird; und
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4a und 4b schematische Querschnittsansichten eines Halbleiterbauelements zeigen, in denen die Verspannungsgedächtnistechnik mit deutlich geringerer Auswirkung auf spezifizierte Transistoren, etwa P-Kanaltransistoren, gemäß noch weiterer anschaulicher Ausführungsformen angewendet wird.
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DETAILLIERTE BESCHREIBUNG
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Im Allgemeinen stellt der hierin beschriebene Gegenstand eine Prozesstechnik bereit, in der Verspannungsgedächtnistechniken (SMT) effizient während des Fertigungsprozesses für moderne Transistorelemente angewendet werden können, um damit einen verbesserten Verformungsübertragungsmechanismus zu erreichen, indem der Abstand einer Materialschicht, in deren Anwesenheit der stark geschädigte Zustand der Drain- und Sourcegebiete rekristallisiert wird, verringert wird. Es sollte beachtet werden, dass im Zusammenhang der vorliegenden Erfindung eine Verspannungsgedächtnistechnik als ein Prozess zu verstehen ist, in welchem ein Halbleitergebiet, das einen stark geschädigten Bereich oder einen im Wesentlichen amorphisierten Bereich aufweist, bei Temperaturen ausgeheizt wird, die ausreichend sind, um in geeigneter Weise die entsprechende Kristallstruktur in Anwesenheit einer darüberliegenden Materialschicht wieder herzustellen, die eine ausreichende Steifigkeit oder Härte besitzt, um damit eine verformte Gitterstruktur zu erhalten. D. h., ein entsprechender Ausheizprozess wird in Anwesenheit einer Deckschicht ausgeführt, die für geeignete Verspannungsbedingungen in dem Halbleitermaterial sorgt, und damit das Erzeugen eines verformten Zustands des Halbleitermaterials während des Ausheizprozesses zu ermöglichen, wobei der verformte Zustand in einer mehr oder minder ausgeprägten Weise beibehalten wird, wenn eine entsprechende Deckschicht teilweise oder vollständig entfernt wird. Es ist zu beachten, dass entsprechende Mechanismen zum Erzeugen eines verformten Halbleitermaterials auf Grundlage dieser Gedächtnistechniken noch nicht vollständig verstanden sind, aber dennoch wesentliche Vorteile im Hinblick auf das Transistorleistungsverhalten auf der Grundlage gut steuerbarer Prozesstechniken bieten. Ohne die vorliegende Anmeldung in der Theorie einschränken zu wollen, so wird angenommen, dass verbesserte Bedingungen für den Verspannungsgedächtnismechanismus erreicht werden, indem die steife Deckschicht näher an der Gateelektrodenstruktur und damit näher an dem Kanalgebiet angeordnet wird, so dass das Rekristallisieren der Drain- und Sourcegebiete, die eine geringere Schädigung während der vorhergehenden Implantationssequenz erfahren haben, in einem stärker verformten Zustand erfolgen kann, wodurch die gesamte Verformungsübertragung von den äußeren Drain- und Sourcegebieten in das Kanalgebiet ebenfalls verbessert wird. Auf diese Weise können die Möglichkeiten von Verspannungsgedächtnistechniken intensiver ausgenutzt werden, wodurch ein Ungleichgewicht im Hinblick auf verformungsinduzierende Mechanismen zwischen P-Kanaltransistoren und N-Kanaltransistoren verringert wird. Beispielsweise ist im Allgemeinen das Ausmaß an Gitterschäden in P-Kanaltransistoren weniger ausgeprägt aufgrund der verwendeten Implatationssorten, so dass eine entsprechende unerwünschte Zugverformungskomponente, die durch die Verspannungsgedächtnistechnik hervorgerufen wird, weniger ausgeprägt ist und effizient durch andere hocheffiziente verformungsinduzierende Mechanismen, die für P-Kanaltransistoren verfügbar sind, überkompensiert werden kann. In anderen anschaulichen Ausführungsformen wird ein mehr oder minder ausgeprägtes Maß an Selektivität beim Verspannungsgedächtnisprozess angewendet, wodurch das Leistungsverhalten von N-Kanaltansistoren deutlich verbessert wird, ohne die Eigenschaften der P-Kanaltransistoren unerwünscht negativ beeinflusst werden.
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In einigen anschaulichen Ausführungsformen wird ein effizienter Prozessablauf zum Entfernen einer höchst komplexen Abstandshalterstruktur erreicht, indem die mindestens zwei Abstandshalterelemente aus dem gleichen oder ähnlichen Material bereitgestellt werden, das effizient in einem gemeinsamen Ätzprozess auf der Grundlage einer geeignet gestalteten Ätzstoppschicht entfernt werden kann, wodurch das Anwenden gut etablierter plasmagestützter oder nasschemischen Ätzrezepte möglich ist, ohne dass unnötig zur Gesamtprozesskomplexität beigetragen wird. Danach wird die steife Materialschicht mit einer geeigneten Dicke abgeschieden, um damit den Erfordernissen des nachfolgenden Ausheizprozesses zu genügen, wobei in einigen anschaulichen Ausführungsformen die entsprechende Dicke der Materialschicht ebenfalls im Hinblick auf die weitere Bearbeitung des Bauelements, beispielsweise im Hinblick auf das Bilden gewünschter Abstandshalterelemente ausgewählt wird, die aus der Materialschicht nach dem Ausheizprozess hergestellt werden können. Beispielsweise wird die anfängliche Schichtdicke so gewählt, dass ein gewünschter Abstand von Metallsilizidgebieten eingestellt werden kann, indem die jeweiligen Abstandshalterelemente als Maske während des Silizierungsprozesses verwendet werden.
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In weiteren Lösungen wird ein zusätzliches Abstandshaltermaterial auf der steifen Materialschicht nach dem Ausheizprozess gebildet, beispielsweise nach dem Bilden entsprechender Abstandshalterelemente oder vor dem Bilden der entsprechenden Abstandshalterelemente, wenn Erfordernisse für die Schichtdicke während des Ausheizprozesses und die Breite der gewünschten Abstandshalterelemente für die nachfolgende Bearbeitung nicht kompatibel sind. In noch anderen anschaulichen Ausführungsformen wird die Materialschicht vor dem eigentlichen Ausheizen des Halbleiterbauelements strukturiert, wodurch zumindest teilweise die Materialschicht von Transistorelementen entfernt wird, in denen eine Rekristallisierung auf der Grundlage eines deutlich verformten Zustands als ungeeignet erachtet wird.
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In anderen Fällen wird ein gewisses Maß an Selektivität erreicht, indem eine geeignete Ausheizsequenz ausgeführt wird, wobei in einigen anschaulichen Ausführungsformen die Materialschicht in geeignete Abstandhalterelemente strukturiert wird, um eine tiefe Drain- und Sourceimplantation nach dem Rekristallisieren der N-Kanaltransistoren auf der Grundlage der zuvor gebildeten Materialschicht auszuführen.
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Mit Bezug zu den begleitenden Zeichnungen werden nunmehr weitere anschauliche Ausführungsformen detaillierter beschrieben.
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1a zeigt schematisch ein Halbleiterbauelement 100 mit einem Substrat 101, auf welchem eine Halbleiterschicht 102 ausgebildet ist, etwa eine siliziumbasierte Halbleiterschicht, die als eine Halbleitermaterialschicht verstanden wird, die einen wesentlichen Anteil an Silizium aufweist, wobei auch andere Atomsorten vorhanden sein können, etwa Kohlenstoff, Germanium oder andere Halbleiterlegierungen, Dotierstoffe und dergleichen. Beispielsweise enthält die Halbleiterschicht 102 ungefähr 50 Atomprozent Silizium oder mehr, wenn über das gesamte Volumen der Schicht 102 gemittelt wird. Es sollte beachtet werden, dass in einigen anschaulichen Ausführungsformen die Halbleiterschicht 102 einen oberen Bereich des Substrats 101 repräsentiert, wodurch eine „Vallstubstratkonfiguration” bereitgestellt, während in anderen Ausführungsformen eine vergrabene isolierende Schicht (nicht gezeigt) zwischen der Halbleiterschicht 102 und einem Basismaterial des Substrats 101 vorgesehen ist, wodurch eine SOI-(Halbleiter- oder Silizium-auf-Isolator-)Konfiguration geschaffen wird. In anderen Fällen umfasst das Halbleiterbauelement 100 SOI-Bereiche und Vollsubstratbereiche innerhalb eines einzelnen Typgebiets in Abhängigkeit von den Bauteilerfordernissen.
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Das Halbleiterbauelement 100 umfasst ferner einen ersten Transistor 150n, der einen N-Kanaltransistor repräsentiert, und enthält ferner einen zweiten Transistor 150p, der eine beliebige Art an Transistor repräsentiert, etwa einen P-Kanaltransistor, für den in einigen Fällen der Verspannungsgedächtnisvorgang in mehr oder minder ausgeprägter Weise unterdrückt wird, wie dies nachfolgend detaillierter beschrieben ist, oder der eine Art an Transistor repräsentiert, die Anwendung einer Verspannungsgedächtnistechnik erfordert oder auch nicht. Die Transistoren 150n, 150p umfassen ein Kanalgebiet 151, das in der Halbleiterschicht 100 angeordnet und unter einer Gateelektrodenstruktur positioniert ist, die aus einem beliebigen geeigneten Material, etwa Polysilizium und dergleichen aufgebaut ist, wobei in einigen Lösungen die Gateelektrodenstruktur auch eine Platzhalterstruktur repräsentiert, die durch ein gut leitendes, Metall enthaltendes Material in einer späteren Fertigungsphase ersetzt wird. Die Gateelektrodenstruktur umfasst eine Gateelektrode 152a, die über dem Kanalgebiet 151 ausgebildet und davon durch eine Gateisolationsschicht 152b getrennt ist, die aus einem geeigneten Material aufgebaut ist und mit einer Dicke vorgesehen ist, wie dies durch die Entwurfsregeln vorgegeben ist. Bei Bedarf ist ein Versatzabstandshalterelement 152c, das etwa aus Siliziumdioxid und dergleichen aufgebaut ist, an Seitenwänden der Gateelektrode 152a mit einer Dicke von einem bis mehreren Nanometern in Abhängigkeit von dem gesamten Erfordernissen ausgebildet. Es sollte beachtet werden, dass in typischen Anwendungen die Kanalgebiete 151 des ersten und des zweiten Transistors 150n, 150p den gleichen Aufbau im Hinblick auf die kristallografischen Eigenschaften besitzen könne, d. h. die Gitterstruktur und deren Orientierung, so dass das Anwenden der Verspannungsgedächtnistechnik eine unterschiedliche Auswirkung besitzt, wenn die Transistoren 150n, 150p Transistoren unterschiedlicher Leitfähigkeitsart repräsentieren. Beispielsweise wird für eine standardmäßige Kristallorientierung 102, d. h. für eine (100) Oberflächenorientierung und mit einer Ausrichtung der Transistorlängenrichtung, d. h. in 1a der horizontalen Richtung, entlang einer <110> Kristallrichtung oder einer entsprechenden äquivalenten Richtung, eine Leistungssteigerung für N-Kanaltransistoren erreicht, indem eine Verspannungsgedächtnistechnik angewendet wird, aufgrund des Erzeugens einer entsprechenden Zugverformung in dem Kanalgebiet 151. Andererseits kann ein P-Kanaltransistor ein gewisses Maß an Leistungseinbuße erleiden, wenn eine entsprechende Verspannungsgedächtnistechnik angewendet wird, wobei durch geeignete verformungsinduzierende Mechanismen für P-Kanaltransistoren verfügbar sind, um eine negative Auswirkung des Verspannungsgedächtnisprozesses mehr als zu kompensieren, wie dies zuvor erläutert ist. In anderen anschaulichen Ausführungsformen besitzt der Transistor 150p, wenn er einen P-Kanaltransistor repräsentiert, eine unterschiedliche Kristallorientierung in einem Kanalgebiet 151, indem beispielsweise eine entsprechende Halbleiterinsel mit unterschiedlichen Kristalleigenschaften vorgesehen wird, wobei das Anwenden einer Zugverformung in dem Kanalgebiet 151 des Transistors 150p zu insgesamt einer Leistungssteigerung führen kann. Beispielsweise kann eine entsprechende „Hybridkonfiguration” erreicht werden, indem das Substrat 101 mit einem kristallinen Schablonenmaterial mit unterschiedlichen Kristalleigenschaften im Vergleich zu der Halbleiterschicht 102 versehen wird, das dann selektiv entfernt wird, um ein Halbleitermaterial auf der Grundlage des darunterliegenden Schablonenmaterials aufzuwachsen, wodurch im Wesentlichen die gleichen Kristalleigenschaften wie in dem Schablonenmaterial des Substrats 101 erhalten werden.
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In der gezeigten Fertigungsphase umfasst das Halbleiterbauelement 100 flache Drain- und Sourcegebiete 153s, die eine spezifizierte Tiefe und Dotierstoffkonzentration besitzen, wie dies für die gesamten Transistoreigenschaften erforderlich ist. Häufig werden die flachen Drain- und Sourcegebiete 153s auch als Drain- und Sourceerweiterungsgebiete oder als LDD-(leicht dotierte Drain)Gebiete bezeichnet, da typischerweise in dem Gebiet 153s eine hohe aber dennoch geringere Dotierstoffkonzentration im Vergleich zu äußeren Drain- und Sourcegebieten vorhanden ist, die noch zu bilden sind. Des Weiteren ist eine Ätzstoppschicht 103 über den Transistoren 150n, 150p ausgebildet und weist ein geeignetes Material auf, das für ausreichende Ätzstoppeigenschaften während eines Abtragungsprozesses zum Entfernen von Abstandshalterelementen in einer späteren Fertigungsphase bietet. In einer anschaulichen Ausführungsform wird die Ätzstoppschicht 103 in Form eines Siliziumdioxidmaterials mit einer Dicke 103t vorgesehen, um damit in Verbindung mit den gesamten Materialeigenschaften die Ätzstoppeigenschaften für die weitere Bearbeitung zu erhalten. Beispielsweise liegt die Dicke 103t im Bereich von ungefähr 5 bis 20 nm.
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Das in 1a gezeigte Halbleiterbauelement 100 kann auf der Grundlage der folgenden Prozesse hergestellt werden. Die Gateelektrodenstrukturen werden auf der Grundlage gut etablierter Prozesstechniken hergestellt, wozu Oxidation und/oder Abscheidung eines geeigneten dielektrischen Materials gehört, gefolgt von dem Abscheiden des Gateelektrodenmaterials, beispielsweise in Form von polykristallinem Silizium, was mittels CVD (chemische Dampfabscheidung) bei geringem Druck bewerkstelligt werden kann. Als nächstes wird ein modernes Strukturierungsschema angewendet, um die Gateelektrode 152a und die Gateisolationsschicht 152b zu bilden, wobei zu beachten ist, dass die Gateelektrode 152a auch andere Materialien, etwa eine Deckschicht (nicht gezeigt) enthalten kann, falls dies für die weitere Bearbeitung des Bauelements 100 erforderlich ist. Danach wird der Versatzabstandshalter 152c gebildet, beispielsweise durch Oxidation und/oder Abscheidung mit einem nachfolgenden anisotropen Ätzprozess, wenn das Abstandshaltermaterial von horizontalen Bauteilbereichen zu entfernen ist. Als nächstes wird ein Ionenimplantationsprozess ausgeführt auf der Grundlage geeigneter Implantationsparameter, um damit die flachen Drain- und Sourcegebiete 153s zu erhalten. Anschließend wird die Ätzstoppschicht 103 etwa durch CVD bei geringem Druck, plasmaunterstütztes CVD und dergleichen gebildet, solange die entsprechende Abscheidetechnik ein konformes und gut steuerbares Abscheiden ermöglicht, um damit die erforderlichen Materialeigenschaften und die Dicke 103t zu erhalten. Zu diesem Zweck können die Ätzstoppeigenschaften unterschiedlicher Materialien und Schichtdicken bei einem vorgegebenen Ätzrezept für das Entfernen von Abstandshalterelementen in einer späteren Fertigungsphase untersucht werden, um einen geeigneten Sollwert zu bestimmen, der einen zuverlässigen Schutz empfindlicher Bauteilbereiche während der entsprechenden Ätzsequenz sicherstellt.
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1b zeigt schematisch das Halbleiterbauelement 100 in einer weiter fortgeschrittenen Fertigungsphase. Wie gezeigt, ist eine Seitenwandabstandshalterstruktur 104 auf der Ätzstoppschicht 103 an Seitenwänden der Gateelektrodenstruktur 152 ausgebildet. Die Abstandshalterstrukur 104 enthält mindestens ein Abstandshalterelement dieser Fertigungsphase, wobei dies von der Komplexität des für die Transistoren 150n, 150p zu erzeugenden Dotierstoffprofils abhängt. Beispielsweise enthält die Abstandshalterstruktur 104 ein erstes Abstandshalterelement 104a, das aus einem beliebigen geeigneten Material aufgebaut ist, etwa Siliziumnitrid und dergleichen. Es sollte beachtet werden, dass das mindestens eine Abstandshalterelement 104a aus einem Material aufgebaut sein kann, das eine hohe Ätzselektivität in Bezug auf die Ätzstoppschicht 103 aufweist, wie dies zuvor erläutert ist. Des Weiteren umfasst das Halbleiterbauelement 100 eine Implantationsmaske 105, beispielsweise in Form einer Lackmaske, wenn die Transistoren 150n, 150p Transistoren repräsentieren, die ein unterschiedliches Dotierstoffprofil in den Drain- und Sourcebereichen und/oder eine unterschiedliche Art an Dotiermittel benötigen. Beispielsweise wurde, wie gezeigt, der Transistor 150p einem vorhergehenden Implantationsprozess ausgesetzt, um einen Pufferbereich 153b oder tiefe Drain- und Sourcegebiete zu bilden, wenn ein weniger ausgeprägtes Dotierstoffprofil für die Transistoren 150n, 150p erforderlich ist. Somit werden während eines Implantationsprozesses 106 entsprechende Puffergebiete ebenfalls in dem Transistor 150n gebildet. Es soll jedoch beachtet werden, dass eine unterschiedliche Prozesssequenz angewendet werden kann, indem beispielsweise zuerst der Implantationsprozess 106 ausgeführt wird und anschließend die Gebiete 153b in dem Transistor 150p hergestellt werden. Folglich können während der Fertigungssequenz zur Bildung der Abstandshalterstruktur 104 deren Eigenschaften, d. h. eine Abstandshalterbreite des mindestens einen Elements 104a, entsprechend dem gewünschten lateralen Dotierstoffprofil gestaltet werden. D. h., wenn der Implantationsprozess 106 gestaltet ist, um tiefe Drain- und Sourcegebiete ohne dazwischenliegende Bereiche oder Pufferbereiche vorzusehen, wird die Breite des Abstandshalterelemtents 104 auf den gewünschten Wert angepasst, was erreicht werden kann, indem eine geeignete Abstandshalterschicht mit ausreichender Anfangsdicke aufgebracht wird und ein anisotroper Ätzprozess ausgeführt wird, in welchem auch die Ätzstoppschicht 103 die erforderliche Ätzstoppeigenschaft bereitstellt.
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1c zeigt schematisch das Halbleiterbauelement 100 gemäß weiterer anschaulicher Ausführungsformen, in denen ein ausgeprägtes laterales Dotierstoffprofil erforderlich ist. Wie gezeigt, wird die Abstandshalterstruktur 104 durch ein zweites Abstandshalterelement 104b ergänzt, das im Wesentlichen den Eintrittspunkt einer Dotierstoffsorten während eines weiteren Implantationsprozesses 108 definiert, der auf der Grundlage einer weiteren Implantationsmaske 107 ausgeführt wird, die den Transistor 150p abdeckt. Folglich wird während des Implantationsprozesses 108 ein tiefes Drain- und Sourcegebiet 153 gebildet, um damit in Verbindung mit den flachen Gebieten 153s und den zuvor hergestellten Puffergebieten 153b vollständige Drain- und Sourcegebiete bereitzustellen, die gemeinsam als Drain- und Sourcegebiete 153 bezeichnet werden. In der gezeigten Ausführungsform wird angenommen, dass die jeweiligen tiefen Drain- und Sourcegebiete 153d in dem Transistor 150p in einem vorhergehenden Implantationsprozess gebildet wurden, während in anderen Fällen der Implantationsprozess 108 auf der Grundlage der Maske 107 zuerst ausgeführt wird und danach ein weitere Implantationsprozess erfolgt, wobei der Transistor 150n abgedeckt wird, wie dies durch die gesamte Prozessstrategie vorgegeben ist.
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In einer anschaulichen Ausführungsform umfasst die Abstandshalterstruktur 104 das erste und das zweite Abstandshalterelement 104a, 104b derart, dass beide Abstandshalterelemente in einem gemeinsamen Ätzprozess entfernt werden, wodurch die Gesamtprozesseffizienz verbessert wird. Beispielsweise sind das erste und das zweite Abstandshalterelement 104a, 104b aus im Wesentlichen dem gleichen Material aufgebaut, etwa Siliziumnitrid, Siliziumoxid, Siliziumoxinitrid, Siliziumkarbid, Polysilizium und dergleichen, solange eine ausreichende Ätzselektivität in Bezug auf die Ätzstoppschicht 103 gegeben ist. Somit kann ein hohes Maß an Kompatibilität mit konventionellen Fertigungsabläufen erreicht werden, wenn für gewöhnlich verwendete Abstandshaltermaterialien, etwa Siliziumnitrid, eingesetzt werden. Da andererseits die Abstandshalterstruktur 104 während der weiteren Bearbeitung entfernt wird, wird ein erhöhtes Maß an Flexibilität bei der Auswahl eines geeigneten Materials geboten, da beispielsweise die dielektrischen Eigenschaften der Abstandshalterstruktur 104 für die schließlich erreichten Bauteileigenschaften weniger relevant sind. In der dargestellten anschaulichen Ausführungsform wird das zweite Abstandshalterelement 104b gebildet, indem ein geeignetes Abstandshaltermaterial abgeschieden wird, etwa eines der zuvor genannten Materialien, ohne dass eine dazwischenliegende Ätzstoppbeschichtung bereitgestellt wird, wie dies typischerweise in einer konventionellen Abstandshalterherstellungsstrategie der Fall ist. Zu diesem Zweck werden die Eigenschaften und die Dicke der Ätzstoppschicht 103 so gewählt, dass eine Strukturierung der Abstandshalterschicht zur Herstellung der zweiten Abstandshalterelements 104b sowie der Strukturierungsprozess zur Herstellung des ersten Abstandhalterelements 104a auf Grundlage des Materials 103 bewerkstelligt werden kann, wobei dennoch eine ausreichende Dicke verbleibt, um als ein Ätzstoppmaterial während des nachfolgenden Entfernens der Abstandshalterstruktur 104 zu dienen, wie dies zuvor erläutert ist.
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1d zeigt schematisch das Halbleiterbauelement 100 während eines Ätzprozesses 109 zum Entfernen der Abstandshalterstruktur 104, die zumindest ein Abstandshalterelement aufweist, etwa die Abstandshalterelemente 104a, 104b. Es sollte ferner beachtet werden, dass, wenn ein ausgeprägteres laterales Profil der Drain- und Sourcegebiete 153 erforderlich ist, die Abstandhalterstruktur 104 mehr als zwei Abstandshalterelemente aufweisen kann. In einer anschaulichen Ausführungsform ist der Ätzprozess 109 so gestaltet, dass die Abstandshalterelemente in der Struktur 104 in einer gemeinsamen Prozesssequenz entfernt werden, wie dies zuvor erläutert ist. Zum Beispiel sind selektive nass chemische Ätzrezepte für eine Vielzahl von Materialien verfügbar, etwa für Siliziumnitrid, das beispielsweise selektiv zu Siliziumdioxid auf der Grundlage heißer Phosphorsäure geätzt werden kann. In anderen Fällen wird Polysiliziummaterial mit hoher Selektivität zu Siliziumdioxid auf der Grundlage gut etablierter Prozessrezepte geätzt. In ähnlicher Weise kann Siliziumdioxid auch mit hoher Selektivität zu Silizium, Siliziumnitrid und dergleichen geätzt werden. Zum Beispiel ist die Abstandshalterstruktur 104 aus Siliziumdioxid aufgebaut, während die Ätzstoppschicht 103 in Form eines Siliziumnitridmaterials vorgesehen ist.
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1e zeigt schematisch das Halbleiterbauelement 100 in einer weiter fortgeschrittenen Fertigungsphase, in der eine Materialschicht 110 über den Transistoren 150n, 150p gebildet ist, wobei in der anschaulichen gezeigten Ausführungsform die Ätzstoppschicht 103 weiterhin unterhalb der Materialschicht 110 vorgesehen ist, oder die Ätzstoppschicht 103 wurde beispielsweise aufgrund eines gewissen Maßes an Ätzschädigung entfernt und eine weitere Ätzstoppschicht 103a beispielsweise in Form von Siliziumdioxid wurde abgeschieden, um ein effizientes Entfernen der Materialschicht 110 oder zumindest von Bereichen davon zu ermöglichen, ohne dass die Gesamteigenschaften der Transistoren 150n, 150p deutlich geändert werden. Die Materialschicht 110 kann als ein „steifes” Material repräsentiert sein, d. h., dieses ist ein Material mit ausreichender Härte oder Steifigkeit, um einer deutlichen Änderung des Volumens zu widerstehen, mit Ausnahme der üblichen dynamischen Volumenänderung, die während eines Ausheizprozesses 111 zum Rekristallisieren von durch Implantation hervorgerufenen Schäden auftritt, wie dies zuvor erläutert ist. Beispielsweise ist die Materialschicht 110, die aus Siliziumnitrid aufgebaut sein kann, auf der Schicht 103 oder einem neu gebildeten Ätzstoppmaterial gebildet und kann stark mit der Schicht 103a haften, die wiederum an der Oberfläche der Drain- und Sourcegebiete 153 haftet. Wie zuvor angegeben ist, führt insbesondere der starke Ionenbeschuss in dem N-Kanaltransistor 150n in den tiefen Drain- und Sourcebereichen 153d und in etwas abgeschwächterer Weise in den Bereichen 153b und 153s zu deutlichen Schäden, wobei sogar ein im Wesentlichen amorphisierter Zustand angenommen wird, was typischerweise zu einer Zunahme des Volumens im Vergleich zu dem kristallinen Zustand führt. Folglich wird eine Verringerung des Volumens während des Ausheizprozesses, der in einigen anschaulichen Ausführungsformen bei geeigneten Temperaturen, beispielsweise von ungefähr 550°C bis 800°C ausgeführt wird, wenn eine ausgeprägte Diffusion der Dotiermittel in den Drain- und Sourcegebieten 153 nicht erwünscht ist, ausgeführt wird, unterdrückt oder zumindest reduziert.
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In anderen Fällen werden deutlich höhere Temperaturen angewendet, oder es wird eine Kombination aus Ausheizzyklen verwendet, etwa ein Ausheizschritt mit relativ geringen Temperaturen in Verbindung mit einem Hochtemperaturschritt, etwa mit geringerer Dauer und dergleichen. Es sollte beachtet werden, dass mehrere Ausheizprozesstechniken verfügbar sind, die während des Prozesses 111 eingesetzt werden können. Beispielsweise sind moderne lasergestützte oder blitzlichtgestützte Ausheizprozesse anwendbar, in denen die effektive Einwirkung einer Strahlung auf das Bauelement 100 auf sehr kurze Zeitintervalle im Bereich von 0,1 Sekunde bis einige Mikrosekunden oder weniger beschränkt ist, wodurch die Diffusion von Dotierstoffsorten deutlich verringert wird, wobei dennoch eine Aktivierung und Rekristallisierung in den Drain- und Sourcegebieten 153 erreicht wird. Folglich wird beim Rekristallisieren der Drain- und Sourcegebiete 153 durch ein wesentliches Unterdrücken einer Verringerung des Volumens ein verformter Kristallzustand erreicht, der wiederum zu einer entsprechenden Zugverformung 154 in dem Kanalgebiet 151 in dem Transistor 150n aufgrund der starken Schäden oder des im Wesentlichen amorphisierten Zustands der Drain- und Sourcegebiete 153 führt, während eine entsprechende Zugverformung 154 in dem Transistor 150p deutlich geringer ist, wenn dieser einen P-Kanaltransistor repräsentiert, da ein geringeres Maß an Kristallschäden aufgrund der Dotierstoffsorte, etwa Bor und dergleichen vorhanden ist. Wie ferner zuvor angegeben ist, können moderat ausgeprägte Zugverformungskomponenten in dem Transistor 150p überkompensiert werden, indem zusätzliche verformungsinduzierende Mechanismen vorgesehen werden, etwa ein eingebettetes verformtes Halbleitermaterial (nicht gezeigt), ein verspanntes dielektrisches Material, das über den Transistor 150p und 150n in einer späteren Fertigungsphase angeordnet wird, und dergleichen. In anderen Fällen kann die Auswirkung des Ausheizprozesses 111 verringert oder im Wesentlichen vermieden in dem Transistor 150p werden, wie dies nachfolgend beschrieben ist.
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1f zeigt schematisch das Bauelement 100 in einer weiter fortgeschrittenen Fertigungsphase. Wie gezeigt, sind Abstandshalterelemente 110s an Seitenwänden der Gateelektrodenstruktur 152 in Verbindung mit der Ätzstoppbeschichtung 103a gebildet. Des Weiteren sind bei Bedarf Metallsilizidgebiete 155 in den Drain- und Sourcegebieten 153 und der Gateelektrode 152a in Abhängigkeit der gesamten Prozessstrategie vorgesehen. Die Abstandshalter 110s können auf der Grundlage der Materialschicht 110 nach dem Ausheizprozess 111 gebildet werden, indem ein anisotroper Ätzprozess unter Anwendung der Beschichtung 103a als ein Ätzstoppmaterial ausgeführt wird. Zu diesem Zweck können gut etablierte Prozesstechniken angewendet werden, etwa Abstandshaltertechniken, wie sie für Siliziumnitrid und Siliziumdioxid etabliert sind. Danach wird die weitere Bearbeitung fortgesetzt, indem ein dielektrisches Zwischenschichtmaterial abgeschieden wird, das Schichten mit hoher innerer Verspannung aufweisen kann, um damit das Leistungsverhalten von einem oder von beiden der Transistoren 150n, 150p zu verbessern, wie dies zuvor erläutert ist. Nach dem Bilden eines geeigneten dielektrischen Zwischenschichtmaterials werden entsprechende Kontaktelemente gebildet, indem das dielektrische Zwischenschichtmaterial strukturiert und die Öffnungen mit einem geeigneten leitenden Material, etwa Wolfram, Kupfer, und dergleichen gefüllt werden.
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Somit kann ein sehr effizienter verformungsinduzierender Mechanismus erreicht werden, indem die anfänglich hergestellte Abstandshalterstruktur 104 vor dem Abscheiden der Materialschicht 110 entfernt wird, wodurch diese nah an dem Kanalgebiet 151 angeordnet wird, was zu einem verbesserten Verformungsübertragungsmechanismus führt, wie dies zuvor erläutert ist. Des Weiteren kann die Materialschicht 110 für die weitere Bearbeitung des Bauelements 100 eingesetzt werden, um etwa als eine geeignete Maske während de Silizidierungssequenz zu dienen, wodurch eine gewünschter Abstand zwischen dem Metallsilizidgebieten 155 und dem Kanalgebiet 151 erzeugt wird. In einigen Fällen wird die Dicke der Materialschicht 110 im Hinblick auf das Erreichen verbesserter Ergebnisse während des Ausheizprozesses 111 ausgewählt, wenn beispielsweise lasergestützte oder blitzlichtgestützte Ausheizprozess angewendet wird, wobei eine geringere Dicke der Schicht 110 vorteilhaft sein kann, um den gewünschten Wärmeaustausch zu erreichen. In einigen Fällen entspricht eine gewünschte Dicke der Schicht 110 für den Ausheizprozess 111 nicht einer gewünschten Breite der Abstandshalterelemente 110s. In diesem Falle wird gemäß einigen weiteren Ausführungsformen die Breite der Abstandshalterelemente 110s angepasst, indem eine weitere Abstandshalterschicht aufgebracht wird, um die gewünschte Gesamtbreite zu erreichen, wie im Folgenden erläutert.
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2 zeigt schematisch das Halbleiterbauelement 100 nach dem Ausheizprozess 111 aus 1e und dem Abscheiden einer entsprechenden Abstandsschicht 110b mit einer Dicke, die in Verbindung mit der Dicke der Schicht 110 geeignet ist, um eine gewünschte Breite der Abstandshalter 110s zu erhalten. Nach dem Abscheiden der Schicht 110b, die aus dem gleichen Material wie die Schicht 110 aufgebaut sein kann, können somit beide Schichten in einem gemeinsamen anisotropen Ätzprozess gemäß gut etablierter Prozesstechniken strukturiert werden. Somit kann der Abstandshalter 110s (siehe 1f) mit einer gewünschten größeren Breite bereitgestellt werden, wodurch den Erfordernissen der nachfolgenden Bearbeitung, etwa der Herstellung der Metallsilizidgebiete 155 entsprochen wird, um einen gewünschten Abstand zu dem Kanalgebiet 151 zu schaffen.
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Wie zuvor angegeben ist, ist es in einigen Fällen wünschenswert, die Verspannungsgedächtniswirkung für den Transistor 150p zu reduzieren oder zu unterdrücken, um das Leistungsverhalten des Transistors 150n selektiv zu erhöhen, und andere sehr effiziente verformungsinduzierende Mechanismen für den Transistor 150p vorzusehen.
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3a zeigt schematisch das Halbleiterbauelement 100 gemäß weiterer anschaulicher Ausführungsformen, in denen die Materialschicht 110 von dem Transistor 150b entfernt wird, was auf der Grundlage eines zusätzlichen Lithografieschritts und eines entsprechenden Ätzprozesses bewerkstelligt werden kann, in welchem die Schicht 103 oder die Schicht 103a als ein effizientes Ätzstoppmaterial dienen. Nach dem Entfernen der Ätzmaske wird der Ausheizprozess 111 ausgeführt, wie dies zuvor beschrieben ist, wobei jedoch die Rekristallisierung des Transistors 150p ohne Einwirkung der Schicht 110 erfolgt, woraus sich ein im Wesentlichen nicht verformter Zustand ergibt, wenn andere verformungsinduzierende Mechanismen nicht in dem Transistor 150p vorhanden sind, oder woraus sich ein verformter Zustand einer gewünschten Art ergibt, der beispielsweise auf der Grundlage eines eingebetteten Silizium/Germaniumlegierungsmaterial und dergleichen (nicht gezeigt) ergibt, der somit wiederhergestellt wird.
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3b zeigt schematisch das Halbleiterbauelement 100 nach dem Ausheizprozess 111 und während eines weiteren Ätzprozesses 112, um die Schicht 110 von dem Transistor 150n zu entfernen. In einer anschaulichen Ausführungsform wird, wie gezeigt, der Ätzprozess 112 als ein nicht maskierter Ätzprozess ausgeführt, in welchem die Schicht 103 oder 103a den Transistor 150p schützt, und auch als eine Ätzstoppschicht in dem Transistor 150n wirkt. Folglich kann ein weiterer Lithografieprozess vermieden werden. Anschließend wird eine weitere Abstandshalterschicht abgeschieden und strukturiert, um weitere Seitenwandabstandshalterelemente zu erhalten, die dann während des nachfolgenden Silizidierungsprozesses verwendet werden können, wie dies zuvor erläutert ist.
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4a zeigt schematisch das Halbleiterbauelement 100 gemäß noch weiterer anschaulicher Ausführungsformen. Wie gezeigt, ist die Materialschicht 110 über den Transistoren 150n, 150p ausgebildet, wobei der Transistor 150p darin ausgebildet die flachen Drain- und Sourcegebiete 153s, möglicherweise in Verbindung mit den Pufferbereichen 153b aufweist, wenn entsprechende Puffergebiete erforderlich sind. In anderen Fällen ist ein weniger ausgeprägtes laterales Profil geeignet, d. h., wenn die flachen Drain- und Sourcegebiete 153s und die tiefen Drain- und Sourcegebiete 153d geeignet sind, kann der Transistor 150p darin ausgebildet die flachen Drain- und Sourcegebiete 153s in dieser Fertigungsphase aufweisen. Andererseits sind die Drain- und Sourcegebiete 153 des N-Kanaltransistors 150n in einem stark beschädigten oder im Wesentlichen amorphisiertem Zustand, wie dies zuvor erläutert ist. Des Weiteren ist die Materialschicht 110 mit einer geeigneten Dicke vorgesehen, so dass diese als eine Implantationsmaske für die Ausbildung der tiefen Drain- und Sourcegebiete in dem Transistor 150p in einer späteren Phase dient. In anderen Fällen wird die Dicke der Materialschicht 110 so gewählt, dass diese für den Ausheizprozess 111 geeignet ist und nachfolgend wird die Dicke erhöht, indem ein weiteres Material abgeschieden wird, wie dies zuvor mit Bezug zu 2 erläutert ist.
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Das in 4a gezeigte Halbleiterbauelement 100 kann auf der Grundlage ähnlicher Prozesstechniken hergestellt werden, wie sie zuvor beschrieben sind, wobei jedoch während der entsprechenden Implantationssequenz zur Bildung der Drain- und Sourcegebiete in den Transistoren 150n, 150p die Abstandshalterstruktur 104 zum Definieren des Dotierstoffprofils in dem Transistor 150n verwendet wird, und vor dem Bilden der tiefen Drain- und Sourcegebiete in dem Transistor 150p auf der Grundlage der zuvor beschriebenen Prozesstechniken entfernt wird. Folglich können während des Ausheizprozesses 111 die Drain- und Sourcegebiete 153 in dem Transistor 150n in einem stark verformten Zustand rekristallisieren, wodurch die Verformung erzeugt wird, während in dem Transistor 150p ein deutlich geringeres Maß an Kristallschäden vorhanden ist, wodurch sich eine deutlich geringere Zugverformung ergibt. Während des Ausheizprozesses 111 werden die entsprechenden Prozessparameter so gewählt, dass ein gewünschtes Maß an Dotierstoffdiffusion erreicht wird, wenn eine effektive Kanallänge in den Transistoren 150n, 150p einzustellen ist, während in anderen Fallen modernste Ausheiztechniken eingesetzt werden, wie dies zuvor beschrieben ist, wodurch die Gesamtdotierstoffdiffusion auf einem geringen Niveau gehalten wird, so dass das gewünschte Maß an Dotierstoffdiffusion bei Bedarf in einem späteren Ausheizprozess nach dem Bilden der tiefen Drain- und Sourcegebiete in dem Transistor 150p eingestellt werden kann.
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4b zeigt schematisch das Halbleiterbauelement 100 in einer weitere fortgeschrittenen Fertigungsphase. Wie gezeigt, umfassen die Transistoren 150n, 150p Abstandshalterelemente 110s, die direkt aus der Schicht 110 oder auf der Grundlage einer weiteren Abstandsschicht, etwa der Schicht 110b (siehe 2) auf Basis gut etablierter Prozesstechniken gebildet werden können. Ferner ist eine Implantationsmaske 113 vorgesehen, um den Transistor 150n während eines Implantationsprozesses 114 abzudecken, der zur Erzeugung der tiefen Drain- und Sourcegebiete 153d in dem Transistor 150p gestaltet ist. Anschließend wird ein weiterer Ausheizprozess ausgeführt, in welchem die tiefen Drain- und Sourcegebiete 153d rekristallisiert und die Dotierstoffsorte darin aktiviert wird, wobei auch ein größeres Maß an Dotierstoffaktivierung in dem Transistor 150n erreicht wird. Während eines entsprechenden Ausheizprozesses werden geeignete Prozessparameter verwendet, beispielsweise im Hinblick auf eine effektive Oberflächentemperatur, die Dauer und dergleichen, um damit das gewünschte Gesamtprozessergebnis zu erreichen. Es sollte beachtet werden, dass die Verwendung zweier Ausheizzyklen für eine größere Flexibilität beim individuellen Einstellen der Dotierstoffprofile sorgt, ohne die Eigenschaften der Transistoren unterschiedlicher Leitfähigkeitsart unnötig zu beeinflussen. Somit kann auch in diesem Falle eine deutlich geringere Auswirkung der Verspannungsgedächtnistechnik auf den Transistor 150p erreicht werden, ohne dass zusätzliche Lithografieschritte im Vergleich zur konventionellen Lösung erforderlich sind, da die Maske 113 in jedem Falle erforderlich ist, unabhängig davon, ob die Verspannungsgedächtnislösung angewendet wird oder nicht.
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Es gilt also: Die vorliegende Erfindung stellt Techniken bereit, um die Verspannungsgedächtnistechnik zu verbessern, indem die steife Materialschicht näher an dem Kanalgebiet beim Ausführen des Ausheizprozesses angeordnet wird, wodurch der Verformungsübertragungsmechanismus verbessert wird. Dies kann erreicht werden, indem eine Abstandshalterstruktur entfernt wird, die zum Definieren des lateralen Dotierstoffprofils des N-Kanaltransistors verwendet wird, wobei die Materialschicht danach als eine Abstandshalterschicht für die weitere Bearbeitung der Bauelemente verwendet werden kann. Somit kann eine verbesserte Effizienz während der Verspannungsgedächtnistechniken erreicht werden, ohne dass der Gesamtprozessablauf unnötig beeinflusst wird. In einigen anschaulichen Ausführungsformen wird ein gewisses Maß an Selektivität der Verspannungsgedächtnistechnik erreicht, ohne dass unnötig zur Gesamtprozesskomplexität beigetragen wird. In einer anschaulichen Ausführungsform wird die Selektivität der Verspannungsgedächtnistechnik erreicht, ohne dass ein zusätzlicher Lithografieprozess im Vergleich zu konventionellen Strategien erforderlich ist.
