DE102007009915B4 - Halbleiterbauelement mit verformter Halbleiterlegierung mit einem Konzentrationsprofil und Verfahren zu dessen Herstellung - Google Patents

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Abstract

Halbleiterbauelement mit:einem Transistor,einem ersten Halbleitermaterial mit einem Kanalgebiet für den Transistor; undeinem zweiten Halbleitermaterial, das in dem ersten Halbleitermaterial angeordnet ist, wobei das zweite Halbleitermaterial eine Verformung in dem ersten Halbleitermaterial hervorruft, wobei das zweite Halbleitermaterial eine erste Legierungskomponente und eine zweite Legierungskomponente enthält und wobei das zweite Halbleitermaterial ein erstes Gebiet mit einer höheren Konzentration der zweiten Legierungskomponente im Vergleich zu einem zweiten Gebiet des zweiten Halbleitermaterials aufweist.

Description

  • Gebiet der vorliegenden Erfindung
  • Im Allgemeinen betrifft die vorliegende Erfindung die Herstellung integrierter Schaltungen und betrifft insbesondere die Herstellung von Halbleiterbauelementen mit einer verformten Halbleiterlegierung mit einem Konzentrationsprofil.
  • Beschreibung des Stands der Technik
  • Die Herstellung komplexer integrierter Schaltungen erfordert das Vorsehen einer großen Anzahl an Transistorelementen, die in Logikschaltungen als effiziente Schalter verwendet werden und die das wesentliche Schaltungselement zum Gestalten von Schaltungen repräsentieren. Im Allgemeinen werden eine Vielzahl von Prozesstechnologien eingesetzt, wobei für komplexe Schaltungen, etwa Mikroprozessoren, Speicherchips, und dergleichen, die CMOS-Technologie aktuell die vielversprechendste Vorgehensweise auf Grund der guten Eigenschaften im Hinblick auf die Arbeitsgeschwindigkeit und/oder die Leistungsaufnahme und/oder die Kosteneffizienz ist. In CMOS-Schaltungen werden komplementäre Transistoren, d. h. p-Kanaltransistoren und n-Kanaltransistoren, zur Herstellung von Schaltungselementen verwendet, etwa von Invertern und anderen Logikgattern, um sehr komplexe Schaltungsanordnungen zu gestalten, etwa CPUs, Speicherchips, und dergleichen. Während der Herstellung komplexer integrierter Schaltungen unter Anwendung der CMOS-Technologie werden Millionen Transistoren, d. h. n-Kanaltransistoren und p-Kanaltransistoren, auf einem Substrat gebildet, das eine kristalline Halbleiterschicht aufweist. Ein Transistor oder MOS-Transistor, unabhängig davon, ob ein n-Kanaltransistor oder ein p-Kanaltransistor betrachtet wird, weist sogenannte pn-Übergänge auf, die durch eine Grenzfläche stark dotierter Drain- und Sourcegebiete mit einem invers dotierten Kanalgebiet gebildet sind, das zwischen dem Draingebiet und dem Sourcegebiet angeordnet ist. Die Leitfähigkeit des Kanalgebiets, d. h. das Durchlassstromvermögen des leitenden Kanals, wird durch eine Gateelektrode gesteuert, die in der Nähe des Kanalgebiets ausgebildet und davon durch eine dünne isolierende Schicht getrennt ist. Die Leitfähigkeit des Kanalgebiets beim Aufbau eines leitenden Kanals auf Grund des Anlegens einer geeigneten Steuerspannung an die Gateelektrode hängt von der Dotierstoffkonzentration, der Beweglichkeit der Majoritätsladungsträger und - für eine gegebene Abmessung des Kanalgebiets in der Transistorbreitenrichtung - von dem Abstand zwischen dem Sourcegebiet und dem Draingebiet ab, der auch als Kanallänge bezeichnet wird. Somit bestimmt in Verbindung mit der Fähigkeit, rasch einen leitenden Kanal unter der isolierenden Schicht beim Anlegen der Steuerspannung an der Gateelektrode aufzubauen, die Gesamtleitfähigkeit des Kanalgebiets im Wesentlichen das Leistungsverhalten der MOS-Transistoren. Somit wird die Verringerung der Kanallänge - und damit verknüpft die Verringerung des Kanalwiderstands - zu einem wichtigen Entwurfskriterium, um einen Anstieg der Arbeitsgeschwindigkeit integrierter Schaltungen zu erreichen.
  • Die ständige Reduzierung der Transistorabmessungen zieht jedoch eine Reihe damit verknüpfter Probleme nach sich, die es zu lösen gilt, um nicht in unerwünschter Weise die Vorteile aufzuheben, die durch das ständige Verringern der Kanallänge von MOS-Transistoren gewonnen werden. Beispielsweise sind äußerst anspruchsvolle Dotierstoffprofile in vertikaler Richtung und lateraler Richtung in den Drain- und Sourcegebieten erforderlich, um den geringen Schichtwiderstand und Kontaktwiderstand in Verbindung mit einer gewünschten Kanalsteuerbarkeit bereitzustellen. Ferner wird das Gatedielektrikumsmaterial an die reduzierte Kanallänge angepasst, um die erforderliche Kanalsteuerbarkeit beizubehalten. Jedoch können einige Mechanismen zum Beibehalten einer hohen Kanalsteuerbarkeit einen negativen Einfluss auf die Ladungsträgerbeweglichkeit in dem Kanalgebiet des Transistors ausüben, wodurch die durch die Verringerung der Kanallänge gewonnenen Vorteile teilweise aufgehoben werden.
  • Da die kontinuierliche Größenreduzierung der kritischen Abmessungen, d. h. der Gatelänge der Transistoren, das Anpassen und möglicherweise das Neuentwickeln äußerst komplexer Prozessverfahren erforderlich macht und auch zu einem weniger ausgeprägten Leistungszuwachs auf Grund der Beweglichkeitsbeeinträchtigung beiträgt, wurde auch vorgeschlagen, die Kanalleitfähigkeit der Transistorelemente zu verbessern, indem die Ladungsträgerbeweglichkeit in dem Kanalgebiet für eine vorgegebene Kanallänge verringert wird, wodurch die Möglichkeit geschaffen wird, eine Leistungssteigerung zu erreichen, die vergleichbar ist mit dem Voranschreiten zu einem künftigen Technologiestandard, wobei viele der Prozessanpassungen, die mit der Bauteilskalierung verknüpft sind vermieden oder zeitlich verschoben werden können.
  • Ein effizienter Mechanismus zum Erhöhen der Ladungsträgerbeweglichkeit ist die Modifizierung der Gitterstruktur in dem Kanalgebiet, indem beispielsweise eine Zugverspannung oder eine Druckverspannung in der Nähe des Kanalgebiets erzeugt wird, um damit eine entsprechende Verformung in dem Kanalgebiet zu erzeugen, die zu einer modifizierten Beweglichkeit für Elektronen bzw. Löcher führt. Beispielsweise erhöht das Erzeugen einer Zugverformung in dem Kanalgebiet für eine standardmäßige Kristallkonfiguration des aktiven Siliziummaterials, d. h. eine (100) Oberflächenorientierung mit Ausrichtung der Kanallängenrichtung entlang der <110>-Richtung, die Beweglichkeit von Elektronen, was sich wiederum direkt in einem entsprechenden Zuwachs der Leitfähigkeit ausdrückt. Andererseits kann eine kompressive Verformung in dem Kanalgebiet die Beweglichkeit von Löchern erhöhen, wodurch die Möglichkeit geschaffen wird, das Leistungsverhalten von p-Transistoren zu verbessern. Das Einführen einer Verspannungs- oder Verformungstechnologie in den Herstellungsprozess integrierter Schaltungen ist ein äußerst vielversprechender Ansatz für weitere Bauteilgenerationen, da verformtes Silizium als eine „neue Art“ an Halbleitermaterial betrachtet werden kann, das die Herstellung schneller leistungsfähiger Halbleiterbauelemente ermöglicht, ohne dass teuere Halbleitermaterialien erforderlich sind, wobei viele der gut etablierten Fertigungsverfahren weiterhin benutzt werden können.
  • Es wurde daher vorgeschlagen, beispielsweise eine Silizium/Germanium-Schicht in der Nähe des Kanalgebiets einzubauen, um damit eine kompressive Verspannung zu erzeugen, die zu einer entsprechenden Verformung führt. Das Transistorverhalten von p-Kanaltransistoren kann deutlich durch das Einführen von verspannungserzeugenden Schichten in der Nähe des Kanalgebiets verbessert werden. Zu diesem Zweck kann eine verformte Silizium/Germaniumschicht in den Drain- und Sourcegebieten der Transistoren gebildet werden, wobei die kompressiv verformten Drain- und Sourcegebiete eine uniaxiale Verformung in dem benachbarten Siliziumkanalgebiet hervorrufen. Beim Herstellen der Si/Ge-Schicht werden die Drain- und Sourcegebiete der PMOS-Transistoren selektiv abgetragen, während die NMOS-Transistoren maskiert sind, und nachfolgend wird die Silizium/Germanium-Schicht selektiv in dem PMOS-Transistor durch epitaktisches Aufwachsen gebildet. Zum Erzeugen einer Zugverformung in dem Siliziumkanalgebiet kann Si/C anstelle von Si/Ge verwendet werden. Jedoch muss eine geeignete Gestaltung verwendet werden, die den Leistungszuwachs der PMOS- und NMOS-Transistoren entsprechend ausgleicht.
  • Die US 6 891 192 B2 offenbart Transistoren mit verspannten Materialbereichen, die unter den Source/Drain-Gebieten angeordnet sind.
  • Angesichts der zuvor beschriebenen Situation besteht ein Bedarf für eine verbesserte Technik, die eine hohe Verformung in dem Kanalgebiet eines Transistors ermöglicht, während eine hohe Prozesskompatibilität mit standardmäßigen Fertigungsprozessen bereitgestellt wird und eines oder mehrere der oben genannten Probleme im Wesentlichen vermieden oder zumindest reduziert werden.
  • Überblick über die Erfindung
  • Im Allgemeinen richtet sich die vorliegende Erfindung an eine Technik, die das Bereitstellen einer verspannungsinduzierenden Legierung mit einem stark verspannungsinduzierenden Gebiet und ein Gebiet bereitstellt, das durch standardmäßige Prozessschritte bearbeitbar ist, wie sie für eine Nutzung in kommerziellen Halbleiterfertigungsumgebungen mit hohem Durchsatz geeignet sind.
  • Es wird ein anschauliches Halbleiterbauelement bereitgestellt, das einen Transistor aufweist. Ein erstes Halbleitermaterial umfasst ein Kanalgebiet für den Transistor und ein zweites Halbleitermaterial, das in dem ersten Halbleitermaterial angeordnet ist. Das zweite Halbleitermaterial erzeugt eine Verformung in dem ersten Halbleitermaterial, wobei das zweite Halbleitermaterial eine erste Legierungskomponente und eine zweite Legierungskomponente aufweist, und wobei das zweite Halbleitermaterial ein erstes Gebiet mit einer höheren Konzentration der zweiten Legierungskomponente im Vergleich zu einem zweiten Gebiet des zweiten Halbleitermaterials aufweist.
  • Ein hierin offenbartes anschauliches Verfahren umfasst: Bereitstellen eines Halbleiterbauelements mit einem Transistor mit einem Kanalgebiet, wobei das Kanalgebiet ein erstes Halbleitermaterial aufweist. Das Material umfasst femer das Bilden eines zweiten Halbleitermaterials in einem Bereich des ersten Halbleitermaterials, wobei das zweite Halbleitermaterial eine Verformung in dem ersten Halbleitermaterial hervorruft, wobei der zweite Halbleiter eine Legierung ist, die eine erste Legierungskomponente und eine zweite Legierungskomponente aufweist. Das Bilden des zweiten Halbleitermaterials umfasst das Bilden eines ersten Gebiets und eines zweiten Gebiets des zweiten Halbleitermaterials, wobei das erste Gebiet eine höhere Konzentration der zweiten Legierungskomponente als das zweite Gebiet des zweiten Halbleitermaterials aufweist.
  • Gemäß einer noch weiteren anschaulichen Ausführungsform wird ein Verfahren bereitgestellt, dass das Bereitstellen eines Substrats umfasst, das ein erstes Halbleitermaterial enthält, und dass das Aufwachsen eines zweiten Halbleitermaterials in einem Bereich des ersten Halbleitermaterials in einem Bereich benachbart zu einem Kanalgebiet eines Transistors umfasst, wobei das zweite Halbleitermaterial eine Legierung aufweist, die eine erste Legierungskomponente und eine zweite Legierungskomponente mit unterschiedlicher Konzentration der zweiten Legierungskomponente umfasst, wobei e in Source/Drain-Gebiet des Transistors d as zweite Halbleitermaterial aufweist.
  • Figurenliste
  • Weitere Ausführungsformen der vorliegenden Erfindung sind in den angefügten Patentansprüchen definiert und gehen deutlicher aus der folgenden detaillierten Beschreibung hervor, wenn diese mit Bezug zu den begleitenden Zeichnungen studiert wird, in denen:
    • 1a bis 1f schematisch Querschnittsansichten eines Halbleiterbauelements oder eines Teils davon während diverser Fertigungsphasen bei der Herstellung eines Source/Drain-Gebiets mit Gebieten unterschiedlicher Zusammensetzung gemäß anschaulicher Ausführungsformen zeigen;
    • 2 schematisch eine Querschnittsansicht eines Halbleiterbauelements mit einem Transistor zeigt, der ein Source/Drain-Gebiet mit einem gestuften Konzentrationsprofil einer zweiten Legierungskomponente gemäß einer weiteren anschaulichen Ausführungsform besitzt;
    • 3a schematisch eine Querschnittsansicht eines Halbleiterbauelements mit einem Silizidierungsbereich nur in einem Gebiet mit einer relativ geringen Konzentration einer zweiten Legierungskomponente gemäß einer weiteren anschaulichen Ausführungsform aufweist;
    • 4a bis 4d schematisch Querschnittsansichten eines Halbleiterbauelements zeigen, das zwei unterschiedliche Transistorarten während diverser Fertigungsphasen bei der Herstellung eines Source/Drain-Gebiets mit Gebieten unterschiedlicher Zusammensetzung gemäß einer weiteren anschaulichen Ausführungsform aufweist; und
    • 5a und 5b schematisch Querschnittsansichten eines Halbleiterbauelements mit Source/Drain-Gebieten zeigen, die Gebiete unterschiedlicher Zusammensetzung besitzen, wobei die unterschiedliche Zusammensetzung durch eine Implantationstechnik gemäß einer weiteren anschaulichen Ausführungsform erzeugt wird.
  • Detaillierte Beschreibung
  • Es sollte beachtet werden, dass durchwegs in dieser Anmeldung „%“ „Atom%“ bedeutet, sofern dies nicht anders angegeben ist. In dieser Anmeldung umfasst der Begriff „Halbleiterbauelement“ ein Halbleiterbauelement in einer beliebigen Fertigungsphase, beispielsweise in einer Fertigungszwischenphase oder ein fertiggestelltes Halbleiterbauelement. Der Begriff „Source/Drain-Gebiet“ umfasst, ohne einschränkend zu sein, ein Source/Drain-Gebiet in einem abschließenden Fertigungsstadium. Beispielsweise impliziert dieser Begriff nicht, dass ein gewünschtes Dotierstoffprofil in dem Source/Drain-Gebiet vorhanden ist. Der Begriff „Kanalgebiet“ umfasst, ohne einschränkend zu sein, ein abgeschlossenes Fertigungsstadium des Kanalgebiets eines Transistors. Der Begriff „Kanalgebiet“ gibt vielmehr die räumliche Position des Gebiets an, in welchem in einem fertigen Zustand eines Transistors ein leitender Kanal des Transistors bei Anlegen einer entsprechenden Gatespannung an eine Gateelektrode in der Nähe des Gategebiets aufgebaut wird. Der Begriff „Silizium/Germanium“ oder „Si/Ge“ bezeichnet eine Silizium/Germanium-Legierung.
  • Im Allgemeinen betrifft die vorliegende Erfindung eine Technik zum Verbessern des Spannungsübertrags in ein Kanalgebiet eines Transistors, wodurch die Ladungsträgerbeweglichkeit und das Gesamtverhalten des Transistors verbessert wird, wobei gleichzeitig eine standardmäßige Bearbeitung der verspannungsinduzierenden Gebiete, beispielsweise verspannungsinduzierender Source/Drain-Gebiete möglich ist.
  • Ein epitaktischer Wachstumsprozess für Silizium/Germanium, der in dem aktiven Silizium-Drain- und Source-Bereich in einem p-Metalloxidhalbleiter-Feldeffekttransistor (MOSFET) stattfindet, kann zu großen Leistungsverbesserungen auf Grund der Übertragung einer uniaxialen Verformung in das Kanalgebiet führen. Der Betrag einer in dem Kanalgebiet hervorgerufenen Verformung kann sowohl durch die räumliche Nähe des Silizium/Germanium-Gebiets zu dem Kanal und durch die Konzentration an Ge in einem Si/Ge-Epitaxialgebiet modifiziert werden. Strukturierte Film-Abscheidungen (Abstandshalter) können eingesetzt werden, um eine fortschrittliche Source/Drain-Verfahrenstechnologie auszuführen, um damit Diffusion und den Widerstand von Bauelementen der Abmessungen unter 1 µm zu reduzieren.
  • Auf Grund der erhöhten Konzentration an Ge in einem Si/Ge-Wachstumsprozess kann das Si/Ge leichter während standardmäßiger Prozessschritte angegriffen werden, beispielsweise während nasschemischer Reinigungs- oder Silizidierungsprozesse in einer kommerziellen Halbleitermassenfertigungsstätte. Diese Schwäche kann zu einem Verlust des epitaktischen Si/Ge während der Bearbeitung, zu einem Abnehmen des Leistungsverhaltens und zu einer Zunahme struktureller Defekte führen. Lösungen für dieses Problem können unterschiedlich sein, beinhalten jedoch zusätzliche Schichtenbildungen oder Maskierungen oder andere Formen des Schutzes für das verletzliche epitaktische Wachstumsmaterial. Alle diese Optionen sind zeitaufwendige Prozesse, die teuer und im Hinblick auf eine Massenhalbleiterfertigung unerwünscht sind. Gemäß einer anschaulichen hierin offenbarten Ausführungsform kann ein hoher Ge-Anteil in das Si/Ge in aktuellen Prozessen eingebaut werden, indem existierende strukturelle Elemente als Bauelement verwendet werden, um die hohe Ge-Konzentration in dem Si/Ge-Material vor Angriffen von Prozessen an kritischen verspannungsinduzierenden Punkten in der Nähe des Kanals zu schützen, wobei die Vorteile dieser Elemente für das Bauelement in standardmäßiger Weise weiterhin bestehen bleiben. Der hierin offenbarte Gegenstand verbindet die Vorteile eines hohen Ge-Anteils in Si/Ge, die unmittelbare Nähe des Si/Ge's und einer fortschrittlichen Source/Drain-Abstandshalterverfahrenstechnik, wobei das Si/Ge geschützt wird und nur geringe strukturelle Änderungen erforderlich sind.
  • Es sollte beachtet werden, dass, obwohl die hierin offenbarten Ausführungsformen äußerst vorteilhaft sind in Verbindung mit stark größenreduzierten MOS-Transistoren, wie sie typischerweise in fortschrittlichen CMOS-Technologien mit Transistoren mit einer Gatelänge von 50 nm und deutlich weniger eingesetzt werden, die hierin offenbarten Prinzipien auch auf weniger kritische Abwendungen angewendet werden können, so dass für bestehende Entwürfe eine deutliche Leistungssteigerung erreicht werden kann.
  • Mit Bezug zu den 1a bis 1f werden nunmehr weitere anschauliche Ausführungsformen detaillierter beschrieben.
  • 1a zeigt eine Querschnittsansicht eines Halbleiterbauelements 100 in einem frühen ersten Fertigungsstadium. Das Halbleiterbauelement 100 umfasst eine Halbleiterschicht 102 aus einem ersten Halbleitermaterial 104 in und/oder auf welchem Schaltungselemente, etwa Transistoren, Kondensatoren, Widerstände und dergleichen hergestellt sein können. Die Halbleiterschicht 102 wird auf einem Substrat (nicht gezeigt) bereitgestellt, beispielsweise auf einem Halbleitervollsubstrat oder einem Halbleiter-auf-Isolator (SOI-Substrat) wobei die Halbleiterschicht 102 auf einer vergrabenen Isolationsschicht gebildet ist. Die Halbleiterschicht 102 kann eine siliziumbasierte kristalline Halbleiterschicht sein mit Silizium mit einer Konzentration von mindestens 50%. In anschaulichen Ausführungsformen repräsentiert die Halbleiterschicht 102 eine dotierte Siliziumschicht, wie sie typischerweise für sehr komplexe integrierte Schaltungen mit Transistorelementen mit einer Gatelänge von ungefähr 50 nm oder weniger verwendet wird.
  • Das in 1a gezeigte Halbleiterbauelement 100 umfasst einen Transistor 106 in einer frühen Fertigungsphase. In dieser Phase ist eine Gateelektrode 108 über der Halbleiterschicht 102 ausgebildet. Die Gateelektrode 108 kann aus dotiertem Polysilizium oder einem anderen geeigneten Material aufgebaut sein, das über der Halbleiterschicht 102 bereitgestellt ist und davon durch eine Gateisolationsschicht 110 getrennt ist. In anderen Ausführungsformen der Erfindung ist die Gateelektrode 108 eine Austauschgateelektrode oder eine Platzhaltergateelektrode, die in einer späteren Fertigungsphase entfernt und durch ein leitendes Material mit verbesserten elektrischen Eigenschaften ersetzt wird. Das erste Halbleitermaterial 104 bildet das Kanalgebiet 111 für den fertiggestellten Transistor 106.
  • Seitenwände der Gateelektrode 108 sind mit zu entfernenden Seitenwandabstandshaltern 112 versehen. Die zu entfernenden Seitenwandabstandshalter 112 bestehen aus beliebigen geeigneten dielektrischen Materialien, etwa Siliziumnitrid, Siliziumdioxid, oder Mischungen davon. Die zu entfernenden Seitenwandabstandshalter 112 können als eine Ätzmaske und eine Wachstumsmaske in einem Ätzprozess und in einem epitaktischen Wachstumsprozess für die Herstellung eines eingebetteten verformten Halbleitergebiets dienen.
  • Das Halbleiterbauelement 100 aus 1a umfasst ferner eine Vertiefung oder eine Aussparung 114, die durch einen gut etablierten anisotropen Ätzprozess gebildet ist, wobei der Abstandshalter 112 als eine Maske verwendet wird. Daher bestimmen die zu entfernenden Seitenwandabstandshalter 112 den lateralen Abstand 115 der Gateelektrode 108 zu der Aussparung 114.
  • Es sollte beachtet werden, dass nach der Herstellung der Aussparung 114 das Halbleiterbauelement 110 entsprechenden erforderlichen oder geeigneten Vorbehandlungen unterzogen werden kann, um das Bauelement 100 für einen nachfolgenden epitaktischen Wachstumsprozess vorzubereiten. Danach wird ein zweites Halbleitermaterial 116 (siehe 1b) in der Aussparung 114 aufgewachsen. Das zweite Halbleitermaterial 116 enthält eine erste Legierungskomponente und eine zweite Legierungskomponente. In einer anschaulichen Ausführungsform ist die erste Legierungskomponente Silizium und die zweite Legierungskomponente ist Germanium. Das Wachstum des zweiten Halbleitermaterials 116 in der Aussparung 114 kann erreicht werden, indem ein selektiver epitaktischer Wachstumsprozess unter Anwendung des Materials der Unterseite der Aussparung und/oder der Seitenwände als Schablone erreicht werden. In einer anschaulichen Ausführungsform wird eine geeignete Abscheideatmosphäre errichtet, die ein siliziumenthaltendes Vorstufenmaterial und ein germaniumenthaltendes Vorstufenmaterial enthält. Typischerweise werden in selektiven epitaktischen Wachstumsprozessen die Prozessparameter, etwa der Druck, die Temperatur, die Art der Trägergase, und dergleichen so eingestellt, dass im Wesentlichen kein Material auf dielektrischen Oberflächen, etwa den Oberflächen der Abstandshalter 112 und einer möglichen Deckschicht (nicht gezeigt) abgeschieden wird, während eine Abscheidung auf freiliegenden Oberflächen der ersten Halbleiterschicht 102 erreicht wird, wodurch diese Schicht als eine kristalline Schablone benutzt wird, die im Wesentlichen die Kristallstruktur des epitaktisch gewachsenen zweiten Materials 116 bestimmt. Da der kovalente Radius von Germanium größer ist als der kovalente Radius des Siliziums führt das Aufwachsen des Silizium/Germanium-Materials auf einer Siliziumschablone zu einer verformten Silizium/Germaniumschicht, die eine kompressive Verformung in dem Kanalgebiet 111 hervorruft. Es sollte beachtet werden, dass ein beliebiges geeignetes zweites Halbleitermaterial verwendet werden kann, abhängig von der Art des ersten Halbleitermaterials und der gewünschten Verformung in dem ersten Halbleitermaterial. Z. B. ist in anderen Ausführungsformen, in denen Silizium oder ein siliziumbasiertes Material als das erste Halbleitermaterial verwendet ist, das zweite Halbleitermaterial Silizium/Kohlenstoff (Si/C), um eine Zugverformung in dem Kanalgebiet 111 zu erzeugen.
  • Experimente der Erfinder zeigen, dass, wenn Silizium/Germanium in einer Aussparung 114 aufgewachsen wird, dieses vorzugsweise entlang einer Seitenwand 118 der Aussparung 114 mit einer schnelleren Geschwindigkeit als an der Unterseite 120 der Aussparung 114 aufwächst. Wenn der Si/Ge-Epitaxievorgang voranschreitet, beginnt eine Si/Ge-Auffüllung von der Unterseite schneller und beginnt damit, die Aussparung 114 vollständiger aufzufüllen. Am Ende des Aufwachsens ist, wie in 1b gezeigt ist, die Aussparung 114 im Wesentlichen bündig zu der Oberfläche 117 des aktiven Siliziums in dem Kanalgebiet 111 aufgefüllt. Auf Grund der Natur des epitaktischen Aufwachens ist es möglich, die Ge-Konzentration beim Aufwachsen in-situ durch Variieren der Wachstumsbedingungen zu variieren, beispielsweise durch Variieren einer Gasdurchflussrate und/oder einer Temperatur und/oder eines Drucks der Atmosphäre. Somit ist es möglich, die Aussparung 114 zu füllen, wobei der Wachstumsmechanismus vorteilhaft ausgenutzt wird, so dass sich eine abnehmende Ge-Konzentration in einer zunehmenden Weise ergibt, wobei die Konzentration mit größer werdenden Abstand von den Seitenwänden 118 und der Unterseite 120 der Aussparung 114 in Richtung der Mitte und der Oberseite der Aussparung 114 kleiner wird. In der rechten Aussparung 114-1, die in 1b gezeigt ist, stellen die Punkte von Linien 119 Gebiete mit einer konstanten Germaniumkonzentration an, wodurch das Konzentrationsprofil des Germaniums in dem Si/Ge-Material in der Aussparung 114 dargestellt ist. Es sollte beachtet werden, dass in der dargestellten Ausführungsform das Germaniumkonzentrationsprofil ein kontinuierliches Profil ist, auf Grund der kontinuierlichen Einstellung der Prozessparameter. In andern Ausführungsformen können die Prozessparameter diskontinuierlich variiert werden, was zu einem diskontinuierlichen Konzentrationsprofil des zweiten Halbleitermaterials führt.
  • 1c zeigt eine Ausführungsform eines Source/Drain-Gebiets 122, wobei die Tatsache dargestellt ist, dass selbst in einem zweiten Halbleitermaterial 116 mit einem kontinuierlichen Konzentrationsprofil der Konzentration der zweiten Legierungskomponente jede Oberfläche oder Linie 119 mit konstanter Germaniumkonzentration ein erstes Gebiet 124 und ein zweites Gebiet 126 des zweiten Halbleitermaterials 116 definiert, wobei das erste Gebiet 124 eine höhere Konzentration der zweiten Legierungskomponente als das zweite Gebiet 126 aufweist. Andere Linien konstanter Germaniumkonzentration in dem zweiten Halbleitermaterial 116 sind durch 119' angegeben.
  • 1d zeigt das Halbleiterbauelement 100 in einem weiter fortgeschrittenen Herstellungsstadium. Dabei sind die zu entfernenden Seitenwandabstandshalter 112 beispielsweise durch einen selektiven anisotropen Ätzprozess entfernt, wofür entsprechende Rezepte gut etabliert sind. Danach wird ein Seitenwandabstandshalter 128 benachbart zu der Gateelektrode 108 gebildet. Der Seitenwandabstandshalter 128 wird gemäß gut bekannter Prinzipien und Rezepte hergestellt, beispielsweise durch Bilden einer dielektrischen Schicht aus einem geeigneten Material und Strukturieren der dielektrischen Schicht, um dabei den Seitenwandabstandshalter 128 zu bilden. Das Strukturieren der dielektrischen Schicht kann das Ausführen eines anisotropen Ätzprozesses beinhalten, der zur Erzeugung der Seitenwandabstandshalter 128 führt. Ferner ist in 1d eine Linie 119-1 mit konstanter Germaniumkonzentration gezeigt, die ein erstes Gebiet 124-1 des zweiten Halbleitermaterials und ein zweites Gebiet 126-1 des zweiten Halbleitermaterials definiert, wobei in dem ersten Gebiet 124-1 die Germaniumkonzentration höher ist als in dem zweiten Gebiet 126-1. In der dargestellten Ausführungsform aus 1d gibt die Linie 119-1 eine spezielle Germaniumkonzentration an, wodurch ein erstes Gebiet 124-1 mit einer höheren Germaniumkonzentration als die spezielle Germaniumkonzentration und wodurch ein zweites Gebiet 126-1 mit einer Germaniumkonzentration, die kleiner ist als die spezielle Germaniumkonzentration, definiert werden. Gemäß einer anschaulichen Ausführungsform entspricht die spezielle Germaniumkonzentration, die durch 119-1 angegeben ist, einer Germaniumkonzentration, die das zweite Gebiet 126-1 definiert, so dass dieses Gebiet nicht durch einen speziellen Prozess beeinflusst wird, der an dem zweiten Gebiet 126-1 ausgeführt wird. Gemäß einer Ausführungsform ist der Germaniumanteil in dem zweiten Gebiet 126-1 gering genug, um der Standardbearbeitung zu widerstehen, d. h., um ausreichend Widerstandsfähigkeit in Bezug auf die standardmäßige Bearbeitung aufzubringen, der das Bauelement nach dem Aufwachsen des zweiten Halbleitermaterials 116 unterzogen wird, so dass die Betriebsweise des Halbleiterbauelements 100 nicht negativ beeinflusst wird. Wie dargestellt, ist eine Grenzfläche 120 zwischen dem ersten Halbleitermaterial und dem zweiten Halbleitermaterial durch das erste Gebiet 124-1 des zweiten Halbleitermaterials 116 und des ersten Halbleitermaterials gebildet. In anderen Ausführungsformen ist die Grenzfläche 130 zum Teil durch das erste Gebiet 124-1 des zweiten Halbleitermaterials 116 und teilweise durch das zweite Gebiet 126-1 des zweiten Halbleitermaterials 116 gebildet.
  • Auf Grund der Natur des beschriebenen Wachstumsprozesses für das zweite Halbleitermaterial 116 mit unterschiedlichen Konzentrationen der zweiten Legierungskomponente gibt es einen Ort in der horizontalen Ebene des Aufwachsens mit einem speziellen Abstand 131 in Bezug auf die Grenzfläche 130, d. h. ein kritischer Punkt 132, an welchem die Konzentration der zweiten Legierungskomponente 116 in eine Konzentration übergeht, die gering genug ist, um der standardmäßigen Bearbeitung zu widerstehen, der das Bauteil nach dem Aufwachsen des zweiten Halbleitermaterials unterzogen wird. Es sollte beachtet werden, dass das zuvor genannte bevorzugte Aufwachsen des zweiten Halbleitermaterials 116 entlang der Seitenwand 118 der Aussparung 114 mit höherer Rate als an der Unterseite 120 der Aussparung 114, wie dies für Silizium/Germanium der Fall ist, nicht notwendig ist, um die anschauliche Ausführungsform der Erfindung auszuführen. Es ist lediglich erforderlich, dass das zweite Halbleitermaterial 116 zusammen mit einer geeigneten Auswahl an Prozessparametern die Fähigkeit bietet, das zweite Halbleitermaterial 116 mit einer hohen Konzentration der zweiten Legierungskomponente an der Grenzfläche 130 zu dem ersten Halbleitermaterial 104 aufzuwachsen und das zweite Halbleitermaterial 116 mit einer geringen Konzentration der zweiten Legierungskomponente an einem Oberflächenbereich des zweiten Halbleitermaterials 116 aufzuwachsen.
  • Gemäß einer Ausführungsform der Erfindung umfasst das Halbleiterbauelement 100 eine Abdeckung, die über einen Oberflächenbereich des ersten Gebiets 124-1 nahe an dem Kanalgebiet 111 angeordnet ist, wobei in der dargestellten Ausführungsform die Abdeckung in Form der Abstandshalter 128 vorgesehen ist. In der dargestellten Ausführungsform erstreckt sich die Abdeckung, d. h. die Abstandshalter 128, über den kritischen Punkt 132 hinaus. Die Abdeckung schützt das darunter liegende erste Gebiet 124-1 des zweiten Halbleitermaterials 116 vor einem Angriff in einem entsprechenden Prozess, beispielsweise einem Silizidierungsprozess. In einer Ausführungsform der Erfindung ist die Abdeckung 128 im Wesentlichen immun gegen merkliche Angriffe während der nachfolgenden Schritte nach der Ausbildung des zweiten Halbleitermaterials 116 in der Aussparung 114, d. h. die Abdeckung bildet eine Sperre für das empfindliche erste Gebiet 124-1, zumindest in einem Bereich in der Nähe des Kanalgebiets 111. Die Abdeckung 128 lässt einen Oberflächenbereich 133 unbedeckt und ungeschützt, der der weiteren Bearbeitung unterzogen wird.
  • Das erste Gebiet 124-1 ist auch an einer Seitenwand 118-2 der Aussparung 114 gegenüberliegend zu einer Seitenwand 118-1 ausgebildet, an der die Grenzfläche zwischen dem ersten Halbleitermaterial 102 in dem Kanalgebiet 111 und dem zweiten Halbleitermaterial 116 gebildet ist. Da jedoch das erste Gebiet 124-1 des zweiten Halbleitermaterials 116 an der Seitenwand 118-2, das von dem Kanalgebiet 111 weiter entfernt ist, im Wesentlichen nicht zu der Verspannung/Verformung in dem Kanalgebiet 111 beiträgt, ist es unter Umständen nicht nötig, dieses von einem Prozessangriff zu schützen. Es ist daher lediglich notwendig, das zweite Halbleitermaterial 116 bis zu dem kritischen Punkt 132, der dem Kanalgebiet 111 am nächsten liegt, zu schützen. Gemäß einer Ausführungsform der Erfindung kann der geringe Abstand 115 der Aussparung 114, der durch das zu entfernende Abstandshalterelement 112 aus geeigneten Material bestimmt ist, verringert werden, und anschließend kann ein Abstandshalter aus geeignetem Material, das normalerweise für die Source/Drain-Bearbeitung benutzt wird, auf dem Bauelement so angeordnet werden, dass es das zweite Halbleitermaterial 116 bis zu dem kritischen Punkt 132 und leicht darüber hinaus abdeckt.
  • 1e zeigt das Halbleiterbauelement in einem weiter fortgeschrittenen Herstellungsstadium, wobei mindestens ein Dotierschritt 134 ausgeführt wird, um ein gewünschtes Dotierstoffprofil 136 in dem zweiten Halbleitermaterial 116 zu bilden. Der Dotierprozess 134 umfasst einen Implantationsprozess, wobei Dotiermittel in das zweite Halbleitermaterial 116 implantiert werden. In dieser Ausführungsform dient der Abstandshalter 128 auch als eine Implantationsmaske für das Dotiermittel. Es sollte beachtet werden, dass die Konzentration des Dotiermittels in dem zweiten Halbleitermaterial 116 mindestens eine Größenordnung geringer ist als die Konzentration der zweiten Legierungskomponente. Beispielsweise kann für Si/Ge eine Konzentration der zweiten Legierungskomponente Germanium zwischen 1% und ungefähr 50% oder zwischen ungefähr 10% und ungefähr 35% liegen und beispielsweise für Si/C kann die Konzentration der zweiten Legierungskomponente, d. h. Kohlenstoff in einem Bereich von ungefähr 0,01% bis ungefähr 1% oder von ungefähr 0,01% bis ungefähr 0,1% liegen. In anderen Ausführungsformen ist die Konfiguration des Abstandshalters 128 anders als in der dargestellten beispielhaften Ausführungsform. Beispielsweise kann eine Seitenwandabstandshalterstruktur mit mehreren einzelnen Abstandshalterelementen, die durch entsprechende Beschichtungen getrennt sind, verwendet werden (nicht gezeigt).
  • Gemäß einer Ausführungsform der Erfindung umfasst der unbedeckte Oberflächenbereich 133 des zweiten Halbleitermaterials 116 einen Oberflächenbereich des zweiten Gebiets 124-1 des zweiten Halbleitermaterials 116 und kann einen Kontaktbereich 138 bilden. Gemäß einer Ausführungsform enthält der Kontaktbereich 138 ein Metallsilizid 140, wie in 1f gezeigt ist, wie ein weiter fortgeschrittenes Fertigungsstadium des Halbleiterbauelements 100 zeigt. In einer beispielhaften Ausführungsform ist das Metallsilizid 140 ein gut leitendes Nickelsilizid. Es sollte jedoch beachtet werden, dass ein anderes geeignetes Metallsilizid ebenso verwendet werden kann. In anderen Ausführungsformen enthält der Kontaktbereich 138 kein Metallsilizid. Der Kontaktbereich 138 wird mit einem geeigneten Kontaktmaterial 142, z. B. einem Metall, kontaktiert. Gemäß einer Ausführungsform gehören zu den geeigneten Kontaktmaterialien Aluminium und/oder Wolfram und/oder Kupfer. Das Kontaktmaterial 142 kann in einer Öffnung in einer dielektrischen Schicht (nicht gezeigt) gebildet werden, die den Transistor 106 abdeckt. Ferner ist in 1f der Verlust an zweitem Halbleitermaterial in dem ersten Gebiet 124-1 weit weg von dem Kanalgebiet dargestellt. Dieser Verlust an zweitem Halbleitermaterial kann auftreten beispielsweise während eines Nassreinigungsprozesses oder eines Silizidierungsprozesses und führt zu einer Vertiefung 144, die mit dem Kontaktmaterial 142 gefüllt sein kann, wie dies in 1f gezeigt ist.
  • Auf Grund der Abdeckung 128 wird das erste Gebiet 124-1 des zweiten Halbleitermaterials 116 vor einem Angriff durch standardmäßige Bearbeitungsschritte geschützt, beispielsweise vor dem Silizidierungsprozess, und folglich kann eine hohe Verformung in dem Kanalgebiet hervorgerufen werden, wie dies durch die Pfeile 144 in 1f angegeben ist.
  • Obwohl zumindest einige der grundlegenden Prinzipien der Erfindung mit Bezug zu 1a bis 1f beschrieben sind, sind weitere Modifizierungen möglich, wovon einige beispielhaft mit Bezug zu 2, 3, 4a bis 4d und 5a bis 5a beschrieben sind. Die Erläuterung einzelner Strukturelemente und ihrer Variationen wird im Folgenden nicht wiederholt, es wird aber allgemein auf Ausführungsformen und Variationen verwiesen, wie sie mit Bezug zu 1a bis 1f beschrieben sind. Um das Verständnis einer derartigen allgemeinen Referenz zu verbessern, sind in den Zeichnungen gleiche Elemente mit gleichen Bezugszeichen belegt. Beispielsweise bezeichnen die Bezugszeichen 124, 224, 324, 424, 524 ein erstes Gebiet eines zweiten Halbleitermaterials gemäß entsprechender Ausführungsformen der Erfindung.
  • 2 zeigt eine weitere Ausführungsform eines Halbleiterbauelements 200 gemäß der Erfindung, wobei ein Source/Drain-Gebiet 222 vorgesehen ist. Eine Aussparung 214 ist in einer Halbleiterschicht 202 in der Nähe eines ersten Halbleitermaterials 204 in einem Kanalgebiet 211 eines Transistors gebildet und ist mit einem zweiten Halbleitermaterial 216 gefüllt. Das Source/Drain-Gebiet 222 unterscheidet sich von dem Source/DrainGebiet, wie es in 1c gezeigt ist, dahingehend, dass das Konzentrationsprofil einer zweiten Legierungskomponente des zweiten Halbleitermaterials 216 ein gestuftes Konzentrationsprofil ist. Somit besteht das zweite Halbleitermaterial 216 in der Aussparung 214 aus einem ersten Gebiet 224 mit einer ersten Konzentration der zweiten Legierungskomponente und aus einem zweiten Gebiet 226 mit einer zweiten Konzentration der zweiten Legierungskomponente. Ein derartiges stufenartiges Konzentrationsprofil kann erreicht werden, indem die Prozessparameter während des Aufwachsens des zweiten Halbleitermaterials 216 schrittweise geändert werden. Es sollte beachtet werden, dass obwohl das Source/Drain-Gebiet in 2 lediglich mit zwei Gebieten 224, 226 mit unterschiedlicher Konzentration der zweiten Legierungskomponente gezeigt ist, in anderen Ausführungsformen 3 oder mehr Gebiete unterschiedlicher Konzentration der zweiten Legierungskomponente vorgesehen sein können.
  • 3a zeigt Details einer Fertigungsphase einer weiteren Ausführungsform eines Halbleiterbauelements gemäß der Erfindung, wobei das Metallsilizid nur in dem zweiten Gebiet des zweiten Halbleitermaterials 316 gebildet ist, das eine relativ geringere Konzentration der zweiten Legierungskomponente aufweist. Dazu wird eine Abdeckung 328, 329 zumindest über dem gesamten Oberflächenbereich eines ersten Gebiets 324 eines zweiten Halbleitermaterials 316 gebildet, das eine erste Legierungskomponente und eine zweite Legierungskomponente aufweist. Das erste Gebiet 324 besitzt eine höhere Konzentration der zweiten Legierungskomponente als ein zweites Gebiet des zweiten Halbleitermaterials 316. Das zweite Halbleitermaterial 316 kann in einer Aussparung 314 gebildet sein, wie dies in 3a, 3b gezeigt ist, und kann als ein Source/Drain-Gebiet eines Transistors 306 dienen. Die Abdeckung umfasst einen Seitenwandabstandshalter 328 benachbart zu einer Gateelektrode 308, die sich über einen naheliegenden Bereich 324a des ersten Gebiets 324 in der Nähe eines Kanalgebiets 304 des Transistors 306 erstreckt, und umfasst eine Deckschicht 329 über einem entfernten Bereich 324b des ersten Gebiets 324, der in der Aussparung 314 gegenüberliegend zu dem nahen Bereich 324 angeordnet ist. 3a zeigt femer einen Silizidierungsprozess 350 zur Herstellung eines Metallsilizids 340 in dem zweiten Halbleitermaterial 316.
  • 4a bis 4d zeigen eine weitere Ausführungsform eines Halbleiterbauelements 400 gemäß der Erfindung. 4a zeigt eine frühe Fertigungsphase des Halbleiterbauelements 400. Eine Halbleiterschicht 402 ist über einer vergrabenen Oxidschicht 403 vorgesehen, die auf einem Substrat 401 vorgesehen ist. Das Substrat 401 besteht aus Silizium, kann ein siliziumbasiertes Substrat sein oder kann aus einem anderen geeigneten Material aufgebaut sein. Die vergrabene Oxidschicht 403 kann in einer beispielhaften Ausführungsform aus Siliziumdioxid aufgebaut sein. Aktive Gebiete mit einem ersten Halbleitermaterial 404 des Kanalgebiets individueller Transistoren können durch geeignete Isolationsstrukturen 407, beispielsweise flache Isolationen, getrennt sein.
  • 4b zeigt ein weiter fortgeschrittenes Herstellungsstadium des Halbleiterbauelements 400. Hierbei sind Gateelektroden 408a, 408b von Transistoren 406a, 406b über dem ersten Halbleitermaterial 404 ausgebildet. In der dargestellten Ausführungsform ist der erste Transistor 406a ein p-Kanaltransistor und der zweite Transistor 406b ist ein n-Kanaltransistor. In 4b sind Aussparungen 414a durch einen selektiven anisotropen Ätzprozess in Source/Drain-Gebieten des ersten Transistors 406a gebildet, während der zweite Transistor 406b mit einer geeigneten Maskenschicht 460 bedeckt ist. Zu entfernende Abstandshalter 412 dienen als eine Maske für den Ätzprozess, um den Abstand der Aussparungen in Bezug auf das Kanalgebiet 411 unter der Gateelektrode 408a, 408b und der entsprechenden Gateisolationsschicht 410 zu steuern. In der Ausführungsform des Halbleiterbauelements 400 sind die Gateelektroden 408a, 408b mit einer Deckschicht 462 bedeckt.
  • Die Aussparungen 414 sind mit einem zweiten Halbleitermaterial 416 mit einer ersten Legierungskomponente und einer zweiten Legierungskomponente gefüllt. Ein erstes Gebiet 424 und ein zweites Gebiet 426 des zweiten Halbleitermaterials 416 werden z. B. durch Einstellen der Prozessparameter des Wachstumsprozesses für das zweite Halbleitermaterial 416 gebildet, so dass eine Konzentration einer zweiten Legierungskomponente des zweiten Halbleitermaterials 416 in dem ersten Gebiet 424 höher ist als in dem zweiten Gebiet 426. Danach werden die zu entfernenden Seitenwandabstandshalter 412 durch einen geeigneten Entfernungsprozess entfernt, und eine Abdeckung 428 wird über dem ersten Gebiet 424 nahe an dem Kanalgebiet 411 gebildet, das aus dem ersten Halbleitermaterial 404 (4d) aufgebaut ist. In der Ausführungsform des Halbleiterbauelements 400 ist die erste Legierungskomponente des zweiten Halbleitermaterials 416 Silizium und die zweite Legierungskomponente des zweiten Halbleitermaterials 416 ist Germanium.
  • Der zweite Transistor 406b kann hergestellt werden, indem ähnliche Prozesse angewendet werden, wie sie auch zur Herstellung des ersten Transistors 406a eingesetzt werden, mit der Ausnahme, dass das Material in dem Source/Drain-Gebiet des zweiten Transistors 406b unterschiedlich ist zu dem Material in dem Source/DrainGebiet des ersten Transistors 406a. Der zweite Transistor 406b umfasst ein drittes Halbleitermaterial 404b in dem Kanalgebiet 411b. In der dargestellten Ausführungsform ist das dritte Halbleitermaterial 404b identisch zu dem ersten Halbleitermaterial 404a und wird durch die gleiche Schicht 402 gebildet. Die Vertiefungen 404b in den Source/Drain-Gebieten des zweiten Transistors 406b werden mit einem vierten Halbleitermaterial 416b gefüllt, das eine dritte Legierungskomponente und eine vierte Legierungskomponente aufweist. Beispielsweise kann die dritte Legierungskomponente Silizium sein und die vierte Legierungskomponente kann Kohlenstoff sein. Da der kovalente Radius von Kohlenstoff kleiner ist als der kovalente Radius von Silizium, kann folglich eine Zugverformung in dem Kanalgebiet 411b des zweiten Transistors 406b erzeugt werden. In der dargestellten Ausführungsform umfasst das vierte Material des zweiten Transistors ein erstes Gebiet 424b mit einer ersten Konzentration der vierten Komponente, die höher ist als eine zweite Konzentration der vierten Komponente in einem zweiten Gebiet 426b des vierten Halbleitermaterials 416b. Der verspannungsinduzierende Bereich des ersten Gebiets 424b des vierten Halbleitermaterials 416b wird durch eine Abdeckung 428 geschützt.
  • In der in 4d gezeigten anschaulichen Ausführungsform werden die Abdeckung 428 des ersten Transistors 406a und die Abdeckung 408 des zweiten Transistors gleichzeitig aus der gleichen dielektrischen Schicht hergestellt. Gemäß anderer Ausführungsformen werden die Abdeckungen 428 des ersten und des zweiten Transistors aufeinanderfolgend unter Anwendung mindestens einer geeigneten Maskenschicht hergestellt.
  • Während zumindest einige der zuvor genannten Ausführungsformen die Gebiete mit einer unterschiedlichen Konzentration der Legierungskomponente in dem Halbleitermaterial erzeugen, zeigen 5a und 5b ein alternatives Verfahren, wie Gebiete mit unterschiedlicher Legierungskonzentration erhalten werden können.
  • Die in den 5a und 5b gezeigte Ausführungsform beinhaltet einen Ionenimplantationsprozess zum Einführen zumindest eines Teils einer speziellen Komponente in ein Gebiet eines Transistors 506 eines Halbleiterbauelements 500. Der Transistor 506 umfasst ein Kanalgebiet 511 mit einem ersten Halbleitermaterial 504. Eine Gateelektrode 508 und eine Gateisolationsschicht 510 sind über dem Kanalgebiet 511 vorgesehen.
  • In der in 5a gezeigten Fertigungsphase ist eine Aussparung 514 mit einem zweiten Halbleitermaterial 516 gefüllt, das eine erste und eine zweite Halbleiterlegierungskomponente enthält. In der dargestellten Ausführungsform ist die Aussparung 514 in einem Source/Draingebiet des Transistors 506 gebildet. Das zweite Halbleitermaterial, das in der Aussparung 514 abgeschieden ist, besitzt eine im Wesentlichen homogene anfängliche Konzentration der zweiten Legierungskomponente. In 5a ist eine Implantationsmaske 570 aus einem geeigneten Material, das im Stand der Technik gut bekannt ist, über einem Bereich der zweiten Legierungskomponente in der Aussparung 514 vorgesehen. In einer Ausführungsform bedeckt die Implantationsmaske 570 zumindest einen Kontaktbereich 533 des zweiten Halbleitermaterials 516.
  • Durch einen geeigneten Implantationsprozess 572, beispielsweise einen Ionenimplantationsprozess zum Implantieren der zweiten Legierungskomponente in das zweite Halbleitermaterial, wird die Konzentration der zweiten Legierungskomponente in einem ersten Gebiet 524 des zweiten Halbleitermaterials 516 erhöht, das nicht durch die Implantationsmaske 570 abgedeckt ist, beispielsweise als Lackmaske vorgesehen ist (5b). Das Gebiet des zweiten Halbleitermaterials, das durch die Implantationsmaske bedeckt ist, behält ihre anfängliche Konzentration der zweiten Legierungskomponente und bildet somit ein zweites Gebiet 526 des zweiten Halbleitermaterials 516.
  • Die Implantationsparameter des Prozesses 572 können auf der Grundlage gut etablierter Simulationsmodelle eingestellt werden, um damit eine Implantationsenergie zu erhalten, so dass die zweite Legierungskomponente in Ionenform innerhalb des zweiten Halbleitermaterials 516 abgeschieden wird, ohne dass die „Schablonenschicht“ 574 nennenswert beschädigt wird, die als eine Schablone für die Kristallstruktur des zweiten Halbleitermaterials dient. Nach dem Ende des Implantationsprozesses 572 wird die Lackmaske 570 entfernt, und das Bauelement 500 wird einem Ausheizprozess unterzogen, um geschädigte Bereiche in dem zweiten Halbleitermaterial zu rekristallisieren und um im Wesentlichen die implantierte Sorte an Gitterplätze zu bringen, um damit das verformte Gitter in dem zweiten Halbleitermaterial wieder herzustellen. Auf Grund der erhöhten Konzentration der zweiten Legierungskomponente in der Nähe des Kanalgebiets 110 wird eine weiter erhöhte kompressive Verformung darin erzeugt, wodurch eine noch effizientere Modifizierung der Ladungsträgerbeweglichkeit erreicht wird. Wie zuvor mit Bezug zu anderen Ausführungsformen erläutert ist, kann ein Abstandshalter 528 an dem ersten Gebiet 524 des zweiten Halbleitermaterials 516 gebildet werden, um das erste Gebiet vor einem Angriff der weiteren Bearbeitung, beispielsweise beim Silizidieren, zu schützen.
  • Es sollte beachtet werden, dass die zuvor beschriebene Ausführungsform lediglich anschaulicher Natur ist und eine Vielzahl von Modifizierungen möglich sind. Z. B. kann der Implantationsprozess vor dem Herstellen der Gateelektroden ausgeführt werden, wobei das Kanalgebiet mit einer geeigneten Maske bedeckt ist. Ferner kann anstelle des Erzeugens einer Aussparung des Auffüllens der Aussparung mit dem zweiten Halbleitermaterial dieses mit dem ersten und dem zweiten Gebiet durch lediglich Implantieren der zweiten Legierungskomponente in das erste Halbleitermaterial gebildet werden, das die erste Legierungskomponente enthält oder aus dieser aufgebaut ist. Z. B. kann eine Si/C-Halbleiterlegierung hergestellt werden, indem Kohlenstoff in Silizium unter Anwendung geeigneter Maskierungsschichten implantiert wird.
  • Die zuvor beschriebenen Ausführungsformen unter Anwendung von Implantationstechniken sind insbesondere für Halbleiterlegierungen geeignet, die einen relativ geringen Anteil der zweiten Komponente, beispielsweise für Si/C, aufweisen. Jedoch sind diese Ausführungsformen der Erfindung auch geeignet für Halbleiterlegierungen mit einer relativ hohen Konzentration der zweiten Komponente, z. B. Si/Ge.
  • Es gilt also: ein Aspekt der hierin offenbarten Erfindung bietet eine neue Technik, die das Bereitstellen einer verspannungsinduzierenden Legierung mit einem stark verspannungsinduzierenden Gebiet und einem Gebiet bereitstellt, das durch standardmäßige Prozessschritte bearbeitbar ist, die zur Verwendung in kommerziellen Massenfertigungsumgebungen für Halbleiterbauelemente geeignet sind. Die Gebiete können durch einen Wachstumsprozess mit variierender Zusammensetzung des Wachstumsmaterials oder durch andere Verfahren, etwa Ionenimplantation, geschaffen werden. Das stark verspannungsinduzierende Gebiet in der Nähe des Kanalgebiets eines Transistors kann mit einer geeigneten Abdeckung versehen werden. Ein weiterer Aspekt stellt eine Technik bereit, um eine hohe Verformung in dem Kanalgebiet eines Transistors zu schaffen, während die Anfälligkeit für Angriffe während standardmäßiger Bearbeitungsprozesse in kommerziellen Massenfertigungsverfahren für Halbleiterbauelemente reduziert wird. Eine Kombination des geeigneten Konzentrationsprofils in dem Source/Drain-Gebiet mit einem geeigneten Abstandshalter kann verwendet werden, der eine hohe Konzentration einer zweiten Legierungskomponente in dem zweiten Halbleitermaterial in der Nähe der verspannungsinduzierenden Grenzfläche zwischen dem ersten Halbleitermaterial in dem Kanalgebiet und einem zweiten verspannungsinduzierenden Halbleitermaterial schützt. Das ungeschützte Gebiet des zweiten Halbleitermaterials kann der weiteren Bearbeitung unterworfen werden. Die weitere Bearbeitung kann ohne Änderung in Bezug auf die konventionelle Verarbeitung eingesetzt werden, wobei der gesamte Vorteil einer unmittelbaren Nähe der Aussparung einer höheren Konzentration der zweiten Legierungskomponente, beispielsweise des Germaniums in Silizium/Germanium und eine vorteilhafte Source/Drain-Verfahrenstechnologie beibehalten wurden. In der Weiterführung einer üblichen MOSFET-Herstellung, die eine Silizidierung für einen geringen Widerstand der Source/Drain-Gebiete enthalten kann, werden Kontakte geätzt und mit einem geeigneten Material gefüllt, wobei ein verlorengegangenes Material des ersten Gebiets des zweiten Halbleitermaterials an den abgelegenen Rand des Source/Drain-Gebiets ersetzt wird.
  • Die hierin offenbarten Prinzipien können mit einem hohen Grad an Prozesskompatibilität zu konventionellen Lösungen eingesetzt werden. Somit kann eine verbesserte Gesamtleistung des Bauteils erreicht werden, ohne dass unnötig zur Prozesskomplexität beigetragen wird. In einer anschaulichen Ausführungsform ist das zweite Halbleitermaterial aus Silizium/Germanium aufgebaut, wobei das Silizium/Germanium in den Source/Draingebieten des p-Kanaltransistors für eine erhöhte Löcherbeweglichkeit in der Nähe des Kanalgebiets sorgt. In anderen anschaulichen Ausführungsformen wird ein Halbleiter mit einer kleineren natürlichen Gitterkonstante im Vergleich zu Silizium verwendet, wodurch im Vergleich zu Silizium/Germanium inverse Verformungseigenschaften hervorgerufen werden. In einigen anschaulichen Ausführungsformen wird die Herstellung eines Halbleitermaterials, das in dem p-Kanaltransistor und dem n-Kanaltransistor eines CMOS-Transistors enthalten ist, in einer gemeinsamen Prozesssequenz für beide Transistoren ausgeführt, wodurch eine reduzierte Prozesskomplexität erreicht wird, während in anderen anschaulichen Ausführungsformen eine erhöhte Flexibilität beim Gestalten der entsprechenden Eigenschaften im Hinblick auf die Dotierstoffkonzentration, die Art des Halbleitermaterials, die Konzentrationsgradienten darin, erreicht werden kann, indem eine entsprechende Halbleiterlegierung in unterschiedlichen Transistorarten separat vorgesehen wird. Zu diesem Zweck werden in einigen anschaulichen Ausführungsformen effiziente selektive epitaktische Wachstumsverfahren in Verbindung mit selektiven Ätzschritten zum Abtragen eines oder mehrerer der aktiven Gebiete der Transistoren in einem gemeinsamen Prozess angewendet, und nachfolgend werden die Aussparungen mit einem geeigneten Halbleitermaterial wieder gefüllt. In noch anderen anschaulichen Ausführungsformen wird ein Halbleitermaterial, beispielsweise das zweite und das vierte Halbleitermaterial der entsprechenden zuvor erläuterten Ausführungsform auf der Grundlage eines lonenimplantationsprozesses gebildet, wobei geeignete Voramorphisierungsschritte in Verbindung mit modernen Ausheizverfahren zum Rekristallisieren der entsprechenden Transistorgebiete nach dem Einbau der gewünschten atomaren Sorte zur Bildung der Halbleiterlegierung ausgeführt werden können. Zu diesem Zweck können im Wesentlichen die gleichen Prozessschritte eingesetzt werden, wie sie zuvor mit Bezug zu den 1a bis 1f, 2, 3, 4a bis 4d beschrieben sind, wobei jedoch anstelle einer selektiven Aussparung der aktiven Gebiete und einer Wiederverfüllung dergleichen, eine entsprechende Maske für einen Implantationsprozess eingesetzt wird, ohne dass ein selektives Entfernen von Material des aktiven Gebiets erforderlich ist. Der Implantationsprozess kann in geeigneter Weise angepasst werden, um das gewünschte Konzentrationsprofil der zweiten Legierungskomponente oder der vierten Legierungskomponente zu erhalten. Ferner werden in diesem Falle die entsprechenden Maskenschichten in Form von Lackmasken vorgesehen, wodurch weiter zu einer geringeren Prozesskomplexität beigetragen wird.

Claims (20)

  1. Halbleiterbauelement mit: einem Transistor, einem ersten Halbleitermaterial mit einem Kanalgebiet für den Transistor; und einem zweiten Halbleitermaterial, das in dem ersten Halbleitermaterial angeordnet ist, wobei das zweite Halbleitermaterial eine Verformung in dem ersten Halbleitermaterial hervorruft, wobei das zweite Halbleitermaterial eine erste Legierungskomponente und eine zweite Legierungskomponente enthält und wobei das zweite Halbleitermaterial ein erstes Gebiet mit einer höheren Konzentration der zweiten Legierungskomponente im Vergleich zu einem zweiten Gebiet des zweiten Halbleitermaterials aufweist.
  2. Halbleiterbauelement nach Anspruch 1, wobei zumindest ein Teil einer Grenzfläche zwischen dem ersten Halbleitermaterial und dem zweiten Halbleitermaterial durch das erste Gebiet aus dem zweiten Halbleitermaterial gebildet ist.
  3. Halbleiterbauelement nach Anspruch 1, wobei ein Source/Drain-Gebiet des Transistors das zweite Halbleitermaterial aufweist.
  4. Halbleiterbauelement nach Anspruch 1, wobei das zweite Halbleitermaterial eine kompressive Verformung in dem ersten Halbleitermaterial erzeugt.
  5. Halbleiterbauelement nach Anspruch 1, das ferner umfasst: eine Abdeckung, die über einem Oberflächenbereich des ersten Gebiets nahe an dem Kanalgebiet angeordnet ist
  6. Halbleiterbauelement nach Anspruch 3, wobei das zweite Gebiet des zweiten Halbleitermaterials einen Kontaktbereich eines Source/Drain-Gebeits des ersten Transistors zum Kontaktieren des Source/Drain-Gebiets aufweist
  7. Halbleiterbauelement nach Anspruch 6, wobei der Kontaktbereich des Source/Drain-Gebiets ein Metallsilizid umfasst.
  8. Halbleiterbauelement nach Anspruch 1, wobei das zweite Halbleitermaterial ein kontinuierlich variierendes Konzentrationsprofil der Konzentration der zweiten Legierungskomponente aufweist.
  9. Halbleiterbauelement nach Anspruch 1, wobei das zweite Halbleitermaterial ein abgestuftes Konzentrationsprofil für die Konzentration der zweiten Legierungskomponente aufweist.
  10. Halbleiterbauelement nach Anspruch 1, wobei der Transistor ein p-Kanaltransistor ist und wobei das Bauelement femer umfasst: einen weiteren Transistor mit einem Kanalgebiet, wobei der weitere Transistor ein n-Kanaltransistor ist und dieser umfasst ein Kanalgebiet mit einem dritten Hableitermaterial; ein viertes Halbleitermaterial in Form einer Halbleiterlegierung; wobei das vierte Halbleitermaterial eine Legierung einer dritten Legierungskomponente und einer vierten Legierungskomponente ist; und das vierte Halbleitermaterial ein erstes Gebiet mit einer höheren Konzentration der vierten Legierungskomponente im Vergleich zu einem zweiten Gebiet des vierten Halbleitermaterials aufweist.
  11. Halbleiterbauelement nach Anspruch 1, wobei das erste Halbleitermaterial Silizium ist und das zweite Halbleitermaterial Silizium/Germanium ist, wobei die erste Legierungskomponente Silizium und die zweite Legierungskomponente Germanium ist
  12. Verfahren mit: Bereitstellen eines Halbleiterbauelements mit einem Transistor mit einem Kanalgebiet, wobei das Kanalgebiet ein erstes Halbleitermaterial aufweist; Bilden eines zweiten Halbleitermaterials in einem Bereich des ersten Halbleitermaterials, wobei das zweite Halbleitermaterial eine Verformung in dem ersten Halbleitermaterial hervorruft und wobei das zweite Halbleitermaterial eine Legierung mit einer ersten Legierungskomponente und einer zweiten Legierungskomponente ist; wobei Bilden des zweiten Halbleitermaterials umfasst: Bilden eines ersten Gebiets und eines zweiten Gebiets aus dem zweiten Halbleitermaterial, wobei das erste Gebiet eine höhere Konzentration der zweiten Legierungskomponente als das zweite Gebiet des zweiten Halbleitermaterials aufweist.
  13. Verfahren nach Anspruch 12, wobei Bilden des zweiten Halbleitermaterials umfasst: Bilden einer Aussparung benachbart zu dem Kanalgebiet; Aufwachsen des zweiten Halbleitermaterials in der Aussparung; Variieren einer Konzentration der zweiten Legierungskomponente in dem zweiten Halbleitermaterial während des Aufwachsens des zweiten Halbleitermaterials, um das erste Gebiet und das zweite Gebiet aus dem zweiten Halbleitermaterial bereitzustellen.
  14. Verfahren nach Anspruch 13, wobei Aufwachsen des zweiten Halbleitermaterials in der Aussparung umfasst: Aufwachsen des zweiten Halbleitermaterials mit einer ersten Konzentration der zweiten Legierungskomponente an einer Seitenwand der Aussparung; und Aufwachsen des zweiten Halbleitermaterials mit einer zweiten Konzentration der zweiten Legierungskomponente in der Mitte und der Oberseite der Aussparung.
  15. Verfahren nach Anspruch 12, wobei: Bilden des zweiten Halbleitermaterials umfasst: Aufwachsen des ersten Gebiets des zweiten Halbleitermaterials auf dem ersten Halbleitermaterial.
  16. Verfahren nach Anspruch 12, das ferner umfasst Bedecken eines Bereichs des zweiten Halbleitermaterials mit einer Abdeckung, wobei der Bereich des zweiten Halbleitermaterials zumindest teilweise eine Oberfläche eines ersten Gebiets des zweiten Halbleitermaterials enthält; Weiterbearbeiten eines nicht bedeckten Oberflächenbereichs des zweiten Halbleitermaterials.
  17. Verfahren nach Anspruch 12, wobei Bilden des zweiten Halbleitermaterials umfasst: Implantieren der zweiten Legierungskomponente in das Basismaterial, das die erste Legierungskomponente aufweist.
  18. Verfahren nach Anspruch 17, wobei Bilden des zweiten Halbleitermaterials umfasst Bilden des zweiten Halbleitermaterials mit der zweiten Konzentration der zweiten Legierungskomponente; Bilden des ersten Gebiets mit der ersten Konzentration der zweiten Legierungskomponente durch Implantieren der zweiten Legierungskomponente in das zweite Material, das die zweite Konzentration der zweiten Legierungskomponente aufweist.
  19. Verfahren mit: Bereitstellen eines Substrats mit einem ersten Halbleitermaterial; Aufwachsen eines zweiten Halbleitermaterials in einem Bereich des ersten Halbleitermaterials in einem Bereich benachbart zu einem Kanalgebiet eines Transistors, wobei das zweite Halbleitermaterial eine Legierung mit einer ersten Legierungskomponente und einer zweiten Legierungskomponente mit variierender Konzentration der zweiten Legierungskomponente aufweist, wobei ein Source/DrainGebiet des Transistors das zweite Halbleitermaterial aufweist.
  20. Verfahren nach Anspruch 19, das femer umfasst: Abdecken eines Oberflächenbereichs des zweiten Halbleitermaterials mit einer Schutzabdeckung zum Schützen des Oberflächenbereichs des zweiten Halbleitermaterials vor dem Einfluss einer weiteren Bearbeitung des zweiten Halbleiterbaumaterials; wobei der Oberflächenbereich des zweiten Halbleitermaterials zumindest teilweise durch ein erstes Gebiet des zweiten Halbleitermaterials gebildet ist, das eine höhere Konzentration der zweiten Legierungskomponente als ein zweites Gebiet des zweiten Halbleitermaterials aufweist.
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