DE102008046400B4 - Verfahren zur Herstellung eines CMOS-Bauelements mit MOS-Transistoren mit abgesenkten Drain- und Sourcebereichen und einem Si/Ge-Material in den Drain- und Sourcebereichen des PMOS-Transistors - Google Patents

Verfahren zur Herstellung eines CMOS-Bauelements mit MOS-Transistoren mit abgesenkten Drain- und Sourcebereichen und einem Si/Ge-Material in den Drain- und Sourcebereichen des PMOS-Transistors Download PDF

Info

Publication number
DE102008046400B4
DE102008046400B4 DE102008046400A DE102008046400A DE102008046400B4 DE 102008046400 B4 DE102008046400 B4 DE 102008046400B4 DE 102008046400 A DE102008046400 A DE 102008046400A DE 102008046400 A DE102008046400 A DE 102008046400A DE 102008046400 B4 DE102008046400 B4 DE 102008046400B4
Authority
DE
Germany
Prior art keywords
gate electrode
layer
forming
strain
drain
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
DE102008046400A
Other languages
English (en)
Other versions
DE102008046400A1 (de
Inventor
Andy Wei
Andrew Waite
Günter Grasshoff
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
GlobalFoundries Dresden Module One LLC and Co KG
GlobalFoundries US Inc
Original Assignee
AMD Fab 36 LLC and Co KG
GlobalFoundries Inc
AMD Fab 36 LLC
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by AMD Fab 36 LLC and Co KG, GlobalFoundries Inc, AMD Fab 36 LLC filed Critical AMD Fab 36 LLC and Co KG
Priority to DE102008046400A priority Critical patent/DE102008046400B4/de
Priority to US12/464,161 priority patent/US7723174B2/en
Publication of DE102008046400A1 publication Critical patent/DE102008046400A1/de
Application granted granted Critical
Publication of DE102008046400B4 publication Critical patent/DE102008046400B4/de
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823807—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823814—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/823835—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes silicided or salicided gate conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/823842—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different gate conductor materials or different gate conductor implants, e.g. dual gate structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66636—Lateral single gate silicon transistors with source or drain recessed by etching or first recessed by etching and then refilled
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7843—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being an applied insulating layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/665—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide

Abstract

Verfahren mit:
Bilden einer Gateelektrodenstruktur (110) über einem siliziumenthaltenden Halbleitergebiet, wobei die Gateelektrodenstruktur (110) eine Deckschicht (113), eine erste Ätzstoppschicht (112d), die unter der Deckschicht (113) angeordnet ist, und eine zweite Ätzstoppschicht (112c), die unter der ersten Ätzstoppschicht (112d) angeordnet ist, aufweist;
Bilden einer verformungsinduzierenden Halbleiterlegierung (107) in Vertiefungen in dem siliziumenthaltenden Halbleitergebiet, die lateral von der Gateelektrodenstruktur (110) beabstandet sind;
Bilden von Drain- und Sourcegebieten (120d) in dem Halbleitergebiet und der Halbleiterlegierung (107);
Entfernen von Material der verformungsinduzierenden Halbleiterlegierung (107) und der Gateelektrodenstruktur (110), um die Drain- und Sourcegebiete (120d) abzusenken, wobei die zweite Ätzstoppschicht (112c) als Ätzstopp verwendet wird; und
Bilden einer verformungsinduzierenden (116a) Schicht über dem Draingebiet und dem Sourcegebiet.

Description

  • Gebiet der vorliegenden Offenbarung
  • Im Allgemeinen betrifft die vorliegende Erfindung die Herstellung leistungsstarker Transistoren mit abgesenkten Drain- und Sourcegebieten und verformten Kanalgebieten unter Anwendung von Verspannungsquellen, etwa verspannten Deckschichten, eine verformten Halbleiterlegierung in den Drain- und Sourcebereichen, um die Ladungsträgerbeweglichkeit in dem Kanalgebiet eines MOS-Transistors zu erhöhen.
  • Beschreibung des Stands der Technik
  • Im Allgemeinen werden eine Vielzahl von Prozesstechnologien aktuell auf dem Gebiet der Halbleiterherstellung eingesetzt, wobei für komplexe Schaltungen, etwa Mikroprozessoren, moderne Speicherchips und dergleichen, die CMOS-Technologie eine der vielversprechensten Vorgehensweisen auf Grund der guten Eigenschaften im Hinblick auf die Arbeitsgeschwindigkeit und/oder Leistungsaufnahme und/oder Kosteneffizienz ist. Während der Herstellung komplexer integrierter Schaltungen unter Anwendung der CMOS-Technologie werden Millionen Transistoren, d. h. n-Kanaltransistoren und p-Kanaltransistoren, auf einem Substrat hergestellt, das eine kristalline Halbleiterschicht aufweist. Ein MOS-Transistor enthält, unabhängig davon, ob ein n-Kanaltransistor oder ein p-Kanaltransistor betrachtet wird, sogenannte pn-Übergänge, die durch eine Grenzfläche stark dotierter Drain- und Sourcegebiete mit einem invers oder schwach dotierten Kanalgebiet, das zwischen dem Draingebiet und dem Sourcegebiet angeordnet ist, gebildet sind. Die Leitfähigkeit des Kanalgebiets, d. h. der Durchlassstrom des leitenden Kanals, wird durch eine Gateelektrode gesteuert, die in der Nähe des Kanalgebiets ausgebildet und davon durch eine dünne isolierende Schicht getrennt ist. Die Leitfähigkeit des Kanalgebiets beim Aufbau eines leitenden Kanals auf Grund des Anlegens einer geeigneten Steuerspannung an die Gateelektrode hängt u. a. von der Dotierstoffkonzentration, der Beweglichkeit der Majoritätsladungsträger und – für eine gegebene Ausdehnung des Kanalgebiets in der Transistorbreitenrichtung – von dem Abstand zwischen dem Sourcegebiet und dem Draingebiet ab, der auch als Kanallänge bezeichnet wird. Somit ist in Verbindung mit der Fähigkeit, rasch einen leitenden Kanal unter der isolierenden Schicht beim Anlegen der Steuerspannung an der Gateelektrode aufzubauen, die Gesamtleitfähigkeit des Kanalgebiets ein wesentlicher Faktor für das Leistungsvermögen des MOS-Transistors. Somit wird die Verringerung der Kanallänge ein wichtiges Entwurfskriterium, um eine Zunahme der Arbeitsgeschwindigkeit und eine Packungsdichte der integrierten Schaltungen zu erreichen.
  • Die zunehmende Verringerung der Transistorabmessungen ist jedoch mit einer Reihe von damit verknüpften Problemen behaftet, die es zu lösen gilt, um nicht in unerwünschter Wiese die durch das stetige Verringern der Kanallänge von MOS-Transistoren gewonnenen Vorteile aufzuheben. Ein wichtiges Problem in dieser Hinsicht besteht darin, einen geringen Schichtwiderstand und Kontaktwiderstand und den Drain- und Sourcegebieten und in entsprechenden Kontakten zu schaffen, die damit verbunden sind, und es ist auch wichtig, die Kanalsteuerbarkeit beizubehalten. Beispielsweise erfordert die Verringerung der Kanallänge eine Zunahme der kapazitiven Kopplung zwischen der Gateelektrode und dem Kanalgebiet, woraus die Forderung für eine geringere Dicke der Gateisolationsschicht entsteht. Gegenwärtig liegt die Dicke von Gateisolationsschichten auf Basis von Siliziumdioxid im Bereich von 1 bis 2 nm, wobei eine weitere Verringerung wenig wünschenswert ist im Hinblick auf Leckströme, die typischerweise bei Abnehmen des Gatedielektrikums exponentiell ansteigen. Aus diesem Grunde werden in modernen Transistorgestaltungen dielektrische Materialien mit großem ε in der Gatedielektrikumsschicht verwendet, möglicherweise in Verbindung mit einem Metall in der Gateelektrode, um damit die Kanalsteuerbarkeit zu erhöhen und die Signalausbreitungsverzögerung, die durch einen hohen Gatewiderstand konventioneller Gatematerialien, etwa Polysilizium in Verbindung mit einem Metallsilizid, hervorgerufen wird.
  • Die ständige Verringerung der kritischen Abmessungen, d. h. der Gatelänge der Transistoren, erfordert die Anpassung und möglicherweise die Neuentwicklung äußerst komplexer Prozesstechniken im Hinblick auf die zuvor genannten Probleme. Es wurde daher vorgeschlagen, das Transistorleistungsverhalten zu verbessern, indem die Kanalleitfähigkeit der Transistorelemente erhöht wird, indem die Ladungsträgerbeweglichkeit in dem Kanalgebiet bei einer vorgegebenen Kanallänge angehoben wird, wodurch die Möglichkeit geschaffen wird, eine Leistungssteigerung zu erreichen, die vergleichbar ist mit dem Fortschreiten zu einem künftigen Technologiestandard, wobei viele der zuvor genannten Probleme vermieden oder zumindest zeitlich verschoben werden, oder wobei eine weitere Leistungssteigerung erreicht wird, wenn eine Kombination mit anderen Leistungssteigerungen Techniken, etwa Gatedielektrika mit großem ε, und dergleichen vorliegt. Ein effizienter Mechanismus zum Erhöhen der Ladungsträgerbeweglichkeit ist die Modifizierung der Gitterstruktur in dem Kanalgebiet, indem beispielsweise eine Zugverspannung oder eine kompressive Verspannung in der Nähe des Kanalgebiets erzeugt wird, um eine entsprechende Verformung in dem Kanalgebiet hervorzurufen, die zu einer modifizierten Beweglichkeit für Elektronen bzw. Löcher führt. Beispielsweise erhöht das Erzeugen einer Zugverformung in dem Kanalgebiet hin Standardsiliziumsubstrate und die Beweglichkeit von Elektronen, das sich wiederum direkt in einer entsprechenden Zunahme der Leitfähigkeit und damit des Durchlassstromes und der Arbeitsgeschwindigkeit ausdrückt. Andererseits erhöht eine kompressive Verformung in dem Kanalgebiet die Beweglichkeit von Löchern, wodurch die Möglichkeit geschaffen wird, das Leistungsverhalten von p-Transistoren zu verbessern. Das Einführen einer Verspannungs- oder Verformungstechnologie in den Ablauf der Herstellung integrierter Schaltungen ist ein sehr vielversprechender Ansatz, da beispielsweise verformtes Silizium als eine „neue” Art an Halbleitermaterial betrachtet werden kann, das die Herstellung schneller leistungsfähiger Halbleiterbauelemente ermöglicht, ohne dass teuere Halbleitermaterialien erforderlich sind, wobei auch viele der gut etablierten Fertigungstechniken weiterhin eingesetzt werden können.
  • Gemäß einem vielversprechenden Ansatz zum Erzeugen von Verformung in dem Kanalgebiet von Transistorelementen wird das dielektrische Material, das über der grundlegenden Transistorstruktur gebildet wird, in einem stark verspannten Zustand vorgesehen, um damit eine gewünschte Art an Verformung am Transistor und insbesondere in dessen Kanalgebiet hervorzurufen. Beispielsweise sind die Transistorstrukturen typischerweise in einem dielektrischen Zwischenschichtmaterial eingebettet, was für die gewünschte mechanische und elektrische Integrität der einzelnen Transistorstrukturen sorgt und das eine Plattform für die Herstellung weiterer Verdrahtungsschichten bildet, die typischerweise zur Bereitstellung der elektrischen Verbindungen zwischen den einzelnen Schaltungselementen erforderlich sind. D. h., es wird typischerweise eine Vielzahl von Verdrahtungsebenen oder Metallisierungsschichten vorgesehen, die horizontale Metallleitungen und vertikale Kontaktdurchführungen mit geeigneten leitenden Materialien zum Erstellen der elektrischen Verbindungen aufweisen. Folglich muss eine geeignete Kontaktstruktur vorgesehen werden, die die eigentlichen Schaltungselemente, etwa Transistoren, Kondensatoren und dergleichen oder entsprechende Bereiche davon mit der ersten Metallisierungsschicht verbindet. Zu diesem Zweck wird das dielektrische Zwischenschichtmaterial in geeigneter Weise strukturiert, um entsprechende Öffnungen vorzusehen, die eine Verbindung zu den gewünschten Kontaktbereichen der Schaltungselemente herstellen, was typischerweise unter Anwendung eines Ätzstoppmaterials in Verbindung mit dem eigentlichen dielektrischen Zwischenschichtmaterial erreicht wird.
  • Beispielsweise ist Siliziumdioxid ein gut etabliertes dielektrisches Zwischenschichtmaterial in Verbindung mit Siliziumnitrid, das als ein effizientes Ätzstoppmaterial während der Herstellung der Kontaktöffnungen dient. Folglich ist das Ätzstoppmaterial, d. h. das Siliziumnitridmaterial, in engem Kontakt mit der grundlegenden Transistorstruktur und kann daher effizient verwendet werden, um Verformung in den Transistoren hervorzurufen, insbesondere, da Siliziumnitrid auf Grundlage gut etablierter plasmaunterstützter CVD-(chemische Dampfabscheide-)Techniken mit hoher innerer Verspannung aufgebracht werden kann. Beispielsweise kann Siliziumnitrid mit einer hohen inneren kompressiven Verspannung von bis zu 2 GPa oder höher durch Auswahl geeigneter Abscheideparameter aufgebracht werden. Andererseits kann eine moderat hohe interne Zugverspannung bis zu 1 GPa und höher durch geeignetes Einstellen der Prozessparameter, insbesondere dem Grad an Ionenbeschuss während des Abscheidens des Siliziumnitridmaterials erzeugt werden. Folglich kann die Größe der in dem Kanalgebiet eines Transistorelements hervorgerufenen Verformung von dem internen Verspannungspegel des dielektrischen Ätzstoppmaterials unter der Dicke des verspannten dielektrischen Materials in Verbindung mit dem effektiven Abstand des stark verspannten dielektrischen Materials von dem Kanalgebiet abhängen. Daher ist es im Hinblick auf eine Steigerung des Transistorleistungsverhaltens wünschenswert, den internen Verspannungspegel zu erhöhen und auch eine größere Menge an stark verspanntem dielektrischen Material in der Nähe des Transistorelements vorzusehen, wobei auch das verspannte dielektrische Material möglichst nahe an dem Kanalgebiet angeordnet werden soll.
  • Es zeigt sich jedoch, dass die internen Verspannungspegel von Siliziumnitridmaterial durch die Gesamtabscheideeigenschaften der gegenwärtig verfügbaren plasmaunterstützten CVD-Techniken beschränkt sind, während auch die effektive Schichtdicke im Wesentlichen durch die grundlegende Transistortopographie und dem Abstand zwischen benachbarten Schaltungselementen bestimmt ist. Obwohl deutliche Vorteile erreich werden, hängt die Effizienz des Verspannungsübertragungsmechanismus von Prozess- und bauteilspezifischen Gegebenheiten ab und kann zu einer geringeren Leistungszunahme für gut etablierte standardmäßige Transistorgestaltungen mit Gatelängen von 50 nm oder weniger führen, da die vorgegebene Bauteiltopographie und die Spaltfülleigenschaften des entsprechenden Abscheideprozesses in Verbindung mit dem moderat hohen Abstand des stark verspannten Materials von dem Kanalgebiet, was durch anspruchsvolle Abstandshalterstrukturen hervorgerufen wird, die schließlich erreichte Verformung in dem Kanalgebiet reduziert.
  • Aus diesem Grunde wurde vorgeschlagen, eine abgesenkte Transistorarchitektur anzuwenden, d. h. eine Architektur, in der Bereiche von Drain- und Sourcegebieten im Hinblick auf das Kanalgebiet in der Nähe der Grenzfläche zwischen dem Kanal und der Gateisolationsschicht abgesenkt sind, um damit das Abscheiden eines stark verspannten dielektrischen Materials auf einem Höhenniveau zu ermöglichen, das dem Kanalgebiet entspricht, wodurch der laterale Verspannungsübertragungsmechanismus in das Kanalgebiet hinein wirksam verbessert wird. Dieser Mechanismus kann beispielsweise in einigen Ansätzen ergänzt werden im Hinblick auf das Steigern der Leistungsfähigkeit von p-Kanaltransistoren, indem ein Halbleitermaterial zumindest in Bereichen der Drain- und Sourcebereiche so vorgesehen wird, dass eine gewünschte Art an Verformung in dem benachbarten Kanalgebiet erzeugt wird. Zu diesem Zweck wird häufig eine Silizium/Germanium-Mischung oder Legierung eingesetzt, die auf einem Siliziumschablonenmaterial epitaktisch aufgewachsen wird, wodurch ein verformter Zustand der Silizium/Germanium-Legierung bewirkt wird, der eine gewisse Verspannung auf das benachbarte Kanalgebiet ausübt, worin dadurch die gewünschte Art an Verformung hervorgerufen wird. Die Größe der Verformung in dem Kanalgebiet kann auf der Grundlage der Größe entsprechender Aussparungen eingestellt werden, in denen die Silizium/Germanium-Legierung aufgewachsen wird und kann auch durch die Größe der Germaniumkonzentration in der Halbleiterlegierung eingestellt werden. Da die entsprechende verformte Halbleiterlegierung unmittelbar benachbart zu dem Kanalgebiet positioniert wird, wird ein sehr effizienter verformungsinduzierender Mechanismus bereitgestellt. Jedoch ist dieser verformungsinduzierende Mechanismus nur schwer in einem Prozessablauf einzubinden, um eine abgesenkte Transistorkonfiguration bereitzustellen, wenn die Halbleiterlegierung in einer frühen Phase des Prozessablaufs hergestellt wird. D. h., die für das Absenken der Drain- und Sourcegebiete erforderlichen Prozessschritte können andere Transistorkomponenten, etwa die Gateelektroden, die Metallsilizidgebiete, die typischerweise auf den Drain- und Sourcegebieten angeordnet sind, und dergleichen beeinflussen. Ferner kann auch der Einbau anspruchsvoller Gatestrukturen auf der Grundlage von Dielektrika mit großem ε und metallenthaltenden Elektrodenmaterialien zu einer erhöhten Prozesskomplexität in Verbindung mit einer abgesenkten Transistorkonfiguration beitragen. Im Prinzip kann jedoch jeder dieser Mechanismen zu einem besseren Leistungsverhalten beitragen.
  • In der DE 10 2006 015 077 A1 wird eine Verfahren zur Ausbildung eines FET's mit abgesenkten Source/Draingebieten und darauf abgeschiedenem Metallsilizid beschrieben.
  • In der US 2005/0269650 A1 wird ein Verfahren zur Herstellung eines Halbleiterbauteils, in dem eine Spannung in einem Kanalgebiet induziert wird und eine Nitridschicht mit hoher Zugspannung sowie einer Nitridschicht mit hoher Kompressionsspannung in abgesenkten Gebieten abgeschieden wird, beschrieben.
  • In der US 2006/0148181 A1 wird ein CMOS-Bauteil mit verspanntem Kanal beschrieben, das Seitenwandabstandshalter mit größerer Höhe als eine Gateelektrodenschicht aufweist, um eine vollständige Silizidierung eines Gates zu erreichen.
  • In der US 2007/0238242 A1 wird ein Verfahren zur Herstellung eines Transistorbauteils mit abgesenkten und nicht abgesenkten Silizidgebieten, die in Source-/Draingebieten ausgebildet sind und mit einer spannungsinduzierenden Schicht bedeckt sind, beschrieben.
  • Angesichts der zuvor beschriebenen Situation betrifft die vorliegende Erfindung die Herstellung von Halbleiterbauelementen zur Verbesserung des Leistungsverhaltens von Transistoren auf der Grundlage einer abgesenkten Transistorkonfiguration abzielen, wobei ein effizienter Prozessablauf folgen soll.
  • Überblick über die vorliegende Erfindung
  • Im Allgemeinen betrifft die vorliegende Erfindung die Herstellung von Bauelementen, wobei ein verbessertes Transistorleistungsverhalten für einen Transistor auf der Grundlage einer abgesenkten Transistorkonfiguration in Verbindung mit dem Einbau einer verformungsinduzierenden Halbleiterlegierung in einer frühen Fertigungsphase erreicht wird. Zu diesem Zweck wird eine Technik bereitgestellt, die ein hohes Maß an Kompatibilität mit anspruchsvollen CMOS-Technologien beibehält, in denen eine verformte Halbleiterlegierung, etwa verformtes Silizium/Germanium-Material, in den Drain- und Sourcebereichen von p-Kanaltransistoren vorgesehen wird, während in einer späteren Fertigungsphase auch ein zusätzlicher verformungsinduzierender Mechanismus in Form von verformungsinduzierenden Deckschichten eingerichtet wird, deren verformungsinduzierende Wirkung verstärkt wird, indem eine abgesenkte Transistorkonfiguration für n-Kanaltransistoren und p-Kanaltransistoren vorgesehen wird. Zu diesem Zweck wird ein geeignetes System aus Ätzstopp- oder Deckschichten in Gateelektrodenstrukturen vorgesehen, um damit ein hohes Maß an Kompatibilität mit bestehenden Fertigungsprozessen zu erreichen, etwa der Ausbildung von Drain- und Sourcebereichen, während die Gateelektrodenstruktur als eine effiziente Implantationsmaske dient, deren Höhe in einer späteren Phase auf der Grundlage entsprechender Deck- oder Ätzstoppschichten reduziert wird, wobei auch die Herstellung entsprechender Absenkungen in den Drain- und Sourcebereichen möglich ist. Einige anschauliche Ausführungsformen ermöglichen den Aufbau von Ätzstopp- oder Deckschichten, die in der Gateelektrodenstruktur vorgesehen sind, und das Einrichten von anspruchsvollen Techniken, etwa dielektrische Materialien mit großem ε als Gatedielektrikum in Verbindung mit metallenthaltenden Elektrodenmaterialien, die in einer sehr fortgeschrittenen Phase nach der Fertigstellung der grundlegenden Transistorstruktur vorgesehen werden. Folglich können eine Vielzahl von leistungssteigernden Mechanismen in einen sehr effizienten Gesamtprozessablauf integriert werden.
  • Ein erfindungsgemäßes Verfahren umfasst
    Bilden einer Gateelektrodenstruktur über einem siliziumenthaltenden Halbleitergebiet, wobei die Gateelektrodenstruktur eine Deckschicht, eine erste Ätzstoppschicht, die unter der Deckschicht angeordnet ist, und eine zweite Ätzstoppschicht, die unter der ersten Ätzstoppschicht angeordnet ist, aufweist;
    Bilden einer verformungsinduzierenden Halbleiterlegierung in Vertiefungen in dem siliziumenthaltenden Halbleitergebiet, die lateral von der Gateelektrodenstruktur beabstandet sind;
    Bilden von Drain- und Sourcegebieten in dem Halbleitergebiet und der Halbleiterlegierung; Entfernen von Material der verformungsinduzierenden Halbleiterlegierung und der Gateelektrodenstruktur, um die Drain- und Sourcegebiete abzusenken, wobei die zweite Ätzstoppschicht als Ätzstopp verwendet wird; und
    Bilden einer verformungsinduzierenden Schicht über dem Draingebiet und dem Sourcegebiet.
  • Kurze Beschreibung der Zeichnungen
  • Weitere Aspekte der vorliegenden Erfindung sind in den angefügten Patentansprüchen definiert und gehen deutlicher aus der folgenden detaillierten Beschreibung hervor, wenn diese mit Bezug zu den begleitenden Zeichnungen studiert wird, in denen:
  • 1a bis 1f schematisch Querschnittsansichten eines Halbleiterbauelements mit einem n-Kanaltransistor und einem p-Kanaltransistor während diverser Fertigungsphasen zeigen, wobei eine Halbleiterlegierung in den p-Kanaltransistor gebildet wird und die Drain- und Sourcebereiche beider Transistoren gemäß anschaulicher Ausführungsformen abgesenkt werden;
  • 1g und 1h schematisch Querschnittsansichten des Halbleiterbauelements in fortgeschrittenen Fertigungsphasen zeigen, in denen die grundlegenden Transistorstrukturen auf Basis eines Silizidierungsprozesses abgeschlossen werden, der für Gateelektrodenstrukturen und die Drain- und Sourcegebiete in einem gemeinsamen Prozess ausgeführt wird, woran sich das Abscheiden geeigneter verformungsinduzierender dielektrischer Materialien gemäß anschaulicher Ausführungsformen anschließt; und
  • 1i bis 1l schematisch Querschnittsansichten eines Halbleiterbauelements zeigen, wie es in den 1a bis 1f dargestellt ist, wenn die grundlegende Transistorstruktur unter Anwendung dielektrischer Materialien mit großem ε für die Gateisolationsschicht und geeigneten metallenthaltenden Elektrodenmaterialien gemäß noch weiterer anschaulicher Ausführungsformen vorgesehen wird.
  • Detaillierte Beschreibung
  • Im Allgemeinen betrifft die vorliegende Offenbarung Halbleiterbauelemente und Prozesstechniken zur Kombination mehrerer leistungssteigernder Mechanismen, wobei dennoch ein sehr effizienter Gesamtprozessablauf mit einem hohen Maß an Flexibilität und mit einem hohen Maß an Kompatibilität mit gut etablierten Prozesstechniken beibehalten wird. Zu diesem Zweck wird eine abgesenkte Transistorkonfiguration, d. h. eine Transistorkonfiguration, in der eine obere Oberfläche von Drain- und Sourcegebieten auf einem tieferen Höhenniveau angeordnet ist, als das Gatedielektrikumsmaterial, in Verbindung mit einer verformungsinduzierenden Halbleiterlegierung vorgesehen, zumindest in einer Art von Transistor, die in einer frühen Fertigungsphase gemäß gut etablierter Prozesstechniken bereitgestellt wird. Des weiteren ermöglichen die hierin offenbarten Halbleiterbauelemente und Techniken das Vorsehen anspruchsvoller Gateelektrodenstrukturen, beispielsweise mit dielektrischen Materialien mit großem ε in Verbindung mit metallenthaltenden Elektrodenmaterialien, wobei anspruchsvolle Gateelektrodenstrukturen gleichzeitig mit polykristallinen siliziumbasierten Gateelektroden bei Bedarf vorgesehen werden, wobei eine entsprechende Fertigungssequenz zum Vorsehen anspruchsvoller Gateelektrodenstrukturen kompatibel sind mit dem Vorhandensein von verformungsinduzierenden Halbleiterlegierungen. In einigen anschaulichen hierin offenbarten Aspekten wird eine geeignet ausgebildete Gateelektrodenstruktur gebildet, die eine geeignete Deckschicht und dazwischen liegende dielektrische Schichten oder Ätzstoppschichten aufweist, die einen effizienten Prozessablauf zum Vorsehen der verformungsinduzierenden Halbleiterlegierung und zum Ausbilden der Vertiefungen in den Drain- und Sourcegebieten in einer späteren Fertigungsphase in Verbindung mit dem Bereitstellen von Metallsilizid gemäßkonventioneller Prozesstechniken ermöglichen, während auch ein Ersetzen des anfänglichen Gateelektrodenmaterials durch ein metallenthaltendes Material möglicherweise in Verbindung mit einem dielektrischen Material mit hohem ε ermöglicht wird.
  • Des weiteren ermöglicht die Deckschicht auf der Gateelektrodenstruktur eine Erhöhung der Implantationsenergien in entsprechenden Ionenimplantationsprozessen, die zur Herstellung von Halo-Gebieten, d. h., von gegendotierten Gebieten, und von Drain- und Sourcegebieten durchzuführen sind, wobei die geeignete Dicke der Deckschicht das Eindringen der Implantationsorte in das Gatedielectrikum und das Kanalgebiet des Transistors verhindert. Da die „wieder zu entfernende” Deckschicht in einer späteren Phase entfernt wird, wird die Höhe der Gateelektrode, beispielsweise einer Polysilizium-Gateelektrode, geringer, wodurch die parasitäre Kapazität zwischen der Gateelektrode und dem Kontaktelement, das sich durch die Kontaktebene des Transistors erstreckt, und den Drain- und Sourcegebieten verringert wird. Die geringere Höhe der Gateelektrode ermöglicht das Vorsehen verspannungsinduzierender Schichten mit größerer Dicke und damit mit höhrer Wirkung in Bezug auf das Erzeugen einer Verformung im Kanalgebiet.
  • Folglich können die Vorteile einer abgesenkten Transistorkonfiguration, d. h. die Positionierung eines stark verspannten dielektrischen Materials näher an dem Kanalgebiet der Transistoren, selbst wenn eine geringere Schichtdicke in anderen Bauteilgebieten für das stark verspannte dielektrische Material auf Grund beschränkter konformer Abscheidefähigkeiten der entsprechenden plasmaunterstützten Abscheideprozesse erforderlich ist, beibehalten werden, wobei auch eine verformungsinduzierende Halbleiterlegierung benachbart zu dem Kanalgebiet zumindest in einer Art von Transistor angeordnet werden kann, wodurch der gesamte verformungsinduzierende Mechanismus weiter verbessert wird. Somit können selbst für anspruchsvolle Transistorgeometrien, die das Abscheiden einer geringeren Menge an stark verspanntem dielektrischen Material erfordern, die tatsächliche Menge an dielektrischen Material, das in unmittelbarer Nähe des Kanalgebiets auf einem Höhenniveau angeordnet wird, das im Wesentlichen dem Höhenniveau des Kanalgebiets entspricht, erhöht werden, was in Verbindung mit dem allgemein verbesserten lateralen Verspannungsübertrag für eine höhere Verformung in dem Kanalgebiet sorgt, wodurch zu einer verbesserten Ladungsträgerbeweglichkeit und damit einem höheren Durchlassstrom der betrachteten Transistoren beigetragen wird. Des weiteren bieten die Drain- und Sourcekonfigurationen in n-Kanaltransistoren und p-Kanaltransistoren einen größeren Oberflächenbereich, der in einem Silizidierungsprozess verfügbar ist, das daher zu einem geringen Schichtwiderstand der Kontaktbereiche der entsprechenden Transistoren führt. Zudem werden in einigen anschaulichen Ausführungsformen Einschränkungen, die der Silizidierung der Drain- und Sourcegebiete und dem Silizidierungsprozess der Gateelektrodenstruktur auferlegt werden, überwunden, indem anfängliche Gateelektrodenmaterial durch ein geeignetes metallenthaltendes Material ersetzt wird, wodurch der gesamte Gatewiderstand deutlich verbessert wird, wodurch auch eine Verbesserung im Hinblick auf die kapazitive Kopplung der Gateelektrode an das Kanalgebiet erreich wird, indem dielektrische Materialien mit großem verwendet werden, die als dielektrische Materialien zu verstehen sind, die eine dielektrische Konstante von 10 oder höher aufweisen. Beispielsweise können Materialien, etwa Tantaloxid (Ta2O5) mit einem ε von ungefähr 25, Strontiumtitanoxid (SrTiO3) mit einem ε von ungefähr 150, Hafniumoxid (HfO2), Hafniumsiliziumoxid (HfSiO), Zirkonoxid (ZrO2) und dergleichen, als geeignete Isolationsschichten und in einigen anschaulichen Ausführungsformen auch als effiziente Stopp- oder Maskenschichten verwendet werden, die in der anfänglich bereitgestellten Gateelektrodenstruktur angeordnet sind, um verbesserte Ätzstoppeigenschaften zu erreichen. Somit kann durch das Vorsehen eines dielektrischen Materials mit großem ε für die Gateisolationsschichten in Verbindung mit gut leitenden Polysilizium-Materialien, etwa Titannitrid und dergleichen, das Leistungsverhalten verbessert werden, da eine Verarmungszone, die typischerweise in Polysiliziumgateelektrodenstrukturen anzutreffen ist, vermieden werden kann, indem das metallenthaltende Material direkt auf dem dielektrischen Material mit großem ε angeordnet wird. In einigen anschaulichen Ausführungsformen werden anspruchsvolle Gateelektrodenstrukturen selektiv für leistungsstarke Transistoren vorgesehen, während in anderen Bauteilbereichen, etwa Speicherbereichen und dergleichen, gut etablierte Polysilizium-Elektrodenstrukturen auf der Grundlage von Polysilizium und Metallsilizid beibehalten werden, wobei dennoch eine abgesenkte Transistorkonfiguration in Verbindung mit verformungsinduzierenden Halbleiterlegierungen bereitgestellt werden.
  • Mit Bezug zu den begleitenden Zeichnungen werden nunmehr anschauliche Ausführungsformen detaillierter beschrieben.
  • 1a zeigt schematisch eine Querschnittsansicht eines Halbleiterbauelements 100 mit einem Substrat 101, über welchem eine siliziumenthaltende Halbleiterschicht 103 vorgesehen ist. Das Substrat 101 repräsentiert ein beliebiges geeignetes Trägermaterial, um darüber die Halbleiterschicht 103 zu bilden, wobei abhängig von den gesamten Bauteilerfordernissen lokal oder global über das Substrat 101 hinweg eine vergrabene isolierende Schicht (nicht gezeigt) unter der Halbleiterschicht 103 vorgesehen sein kann, wodurch eine SOI-(Silizium-auf-Isolator-)Konfiguration gebildet wird. In anderen Fällen repräsentiert die Halbleiterschicht 103 einen Teil eines im Wesentlichen kristallinen Materials des Substrats 101. Ferner sind Grabenisolationsstrukturen 102, etwa flache Grabenisolationen, vorgesehen, so dass entsprechende „aktive” Gebiete in der Halbleiterschicht 103 gebildet werden. Ein aktives Halbleitergebiet wird als ein Halbleitergebiet in der Schicht 103 betrachtet, in welchem ein geeignetes Dotierstoffprofil einzurichten ist, um damit mindestens einen pn-Übergang zu erhalten. In der in 1a gezeigten Ausführungsform ist die Halbleiterschicht 103 durch die Isolationsstrukturen 102 so geteilt, dass ein erster Transistor 150a und ein zweiter Transistor 150b in einer frühen Fertigungsphase vorgesehen sind. D. h., der erste und der zweite Transistor 150a, 150b enthalten in dieser Fertigungsphase eine Gatelektrodenstruktur 110 mit einer Gateisolationsschicht 111, die auf einem Teil der Halbleiterschicht 103 gebildet ist, der auch als Kanalgebiet 104 bezeichnet ist. Es sollte beachtet werden, dass die Gateisolationsschicht 111 auch auf dielektrischen Bereichen entsprechender Isolationsstrukturen 102 gebildet sein kann, da typischerweise die Gateelektrodenstruktur 110 sich in der Transistorbreitenrichtung, d. h. in 1a in Richtung senkrecht zur Zeichenebene, über ein Halbleitergebiet hinaus erstreckt, das von der Isolationsstruktur 102 umschlossen ist. Die Gateisolationsschicht kann in einigen anschaulichen Ausführungsformen in Form eines konventionellen dielektrischen Materials vorgesehen sein, d. h. ein siliziumdioxidbasiertes Material möglicherweise in Verbindung mit Stickstoff, während in anderen Fällen ein dielektrisches Material mit großem ε verwendet wird, beispielsweise in Form einer oder mehrerer der zuvor beschriebenen Materialien. Das dielektrische Material mit großem ε kann in Verbindung mit einer sehr dünnen konventionellen dielektrischen Materialschicht vorgesehen sein, etwa Siliziumdioxid und dergleichen, wenn dies als geeignet erachtet wird. In noch anderen anschaulichen Ausführungsformen wird die Gateisolationsschicht 111 teilweise oder vollständig durch ein dielektrisches Material mit großem ε in einer späteren Fertigungsphase ersetzt. Die Gateelektrodenstruktur 110 umfasst eine Gateelektrode 112, die aus einem leitenden Material, etwa polykristallinem Silizium in Form entsprechender Bereiche 112a, 112b aufgebaut sein kann, die durch eine dielektrische Ätzstoppschicht 112c getrennt sind. Beispielsweise ist die dazwischen liegende dielektrische Schicht 112c in Form von Siliziumdioxid vorgesehen oder einem anderen geeigneten Material, das die gewünschte Ätzstopp- und Maskiereigenschaft in einer späteren Fertigungsphase bietet. In anderen anschaulichen Ausführungsformen weist die dazwischen liegende dielektrische Schicht 112c ein dielektrisches Material mit großem ε auf, etwa Hafniumoxid, das einen hohen Ätzwiderstand im Hinblick auf eine Vielzahl gut etablierter Ätzrezepte zeigt, etwa Flusssäure (HF) und dergleichen. Ferner umfasst die Gateelektrode 112 eine weitere Ätzstopp- oder Deckschicht 112d, die aus Siliziumdioxid und dergleichen aufgebaut sein kann, und die für Ätzstoppeigenschaften im Hinblick auf eine Deckschicht 113 der Gateelektrodenstruktur 110 sorgt, die in Form eines Siliziumnitridmaterials vorgesehen ist. Es sollte jedoch beachtet werden, dass ein beliebiges anderes geeignetes Material für die Schichten 112d und die Deckschicht 113 gewählt werden kann, solange die Deckschicht 113 selektiv im Hinblick auf die Schicht 112d während der weiteren Bearbeitung entfernt werden kann, wie dies auch nachfolgend detaillierter beschrieben ist. In anderen anschaulichen Ausführungsformen wird die Gateelektroden 112 ohne die Deckschicht 112d vorgesehen, wenn die Ätzselektivität des Bereichs 112b in Bezug auf die Deckschicht 113 während der weiteren Bearbeitung als ausreichend erachtet wird. Es sollte beachtet werden, dass die Gateelektrode 112 mit einer Höhe vorgesehen werden kann, die für die gewünschte Ionenblockierwirkung sorgt, wenn Implantationsprozesse zum Bilden der Drain- und Sourcebereiche für die Transistoren 150a, 150b ausgeführt werden.
  • Das in 1a gezeigte Halbleiterbauelement 100 kann auf der Grundlage der folgenden Prozesse hergestellt werden. Vor oder nach der Herstellung der Isolationsstrukturen 102, wobei anspruchsvolle Lithographietechniken, Ätzprozesse, Abscheideprozesse, Einebnungstechniken und dergleichen gehören, wird unter Anwendung gut etablierter Rezepte ein geeignetes Basisdotierstoffprofil für die Transistoren 150a, 150b erzeugt. Beispielsweise repräsentiert der Transistor 150a einen p-Kanaltransistor und erhält damit eine grundlegende n-Dotierung, um die grundlegenden Transistoreigenschaften einzustellen. In ähnlicher Weise erhält der Transistor 150b eine grundlegende p-Dotierung, wenn dies einen n-Kanaltransistor repräsentiert. Als nächstes wird Material der Gateisolationsschicht 111 etwa durch Oxidation und entsprechende Behandlungen, Abscheidung, und dergleichen abhängig von der gewünschten Materialzusammensetzung der Schicht 111 gebildet. Anschließend wird Material für die Gateelektrode 112, d. h. dem Bereich 112a, etwa durch Abscheiden eines polykristallinen Siliziummaterials auf der Grundlage gut etablierter CVD-(chemische Dampfabscheide-)Techniken, etwa CVD bei geringem Druck, und dergleichen, gebildet. Anschließend wird das dazwischenliegende dielektrische Material 112c hergestellt, beispielsweise durch Oxidation, durch Abscheidung und dergleichen, wobei dies von der gesamten Prozessstrategie abhängt. Wenn beispielsweise ein Siliziumdioxidmaterial vorgesehen ist, können gut etablierte Abscheiderezepte eingesetzt werden. In ähnlicher Weise kann ein dielektrisches Material mit großem ε abgeschieden werden, etwa Hafniumoxid, wenn verbesserte Ätzstoppeigenschaften erwünscht sind. Als nächstes wird das Material für den Bereich 112b abgeschieden, woran sich eine Abscheidung, eine Oxidation und dergleichen anschließt, um die Deckschicht oder die Ätzstoppschicht 112d zu bilden. Im Anschluss daran wird das Material der Deckschicht 113, beispielsweise in Form von Siliziumnitridmaterial, aufgebracht. Bei Bedarf enthält die Deckschicht 113 zusätzliche Materialien, um einen gewünschten ARC(antireflektierenden Schicht-)Stapel zu schaffen, wenn dies als geeignet erachtet wird. Daraufhin werden anspruchsvolle Lithographietechniken eingesetzt, um eine Lackmaske zu bilden die zum Strukturieren zumindest der Deckschicht 113 eingesetzt wird, wobei bei Bedarf die Schicht 112d als ein Ätzstoppmaterial verwendet wird. Danach wird die Strukturierung der Gateelektrode 112 unter Anwendung gut etablierter Rezepte durchgeführt, wobei jedoch eine bessere Prozessteuerung durch die dazwischenliegende Ätzstoppschicht 112c erreicht wird, da zunächst der Bereich 112b strukturiert wird und anschließend die Zwischenschicht 112c geöffnet wird und dann erst der Bereich 112a geätzt wird.
  • 1b zeigt schematisch das Halbleiterbauelement 100 in einer weiter fortgeschrittenen Fertigungsphase, in der eine Maskenschicht 105, beispielsweise aus Siliziumnitrid, über dem zweiten Transistor 150 gebildet ist, während ein Abstandshalterelement 150a an Seitenwänden der Gateelektrodenstruktur 110 gebildet ist, wodurch freiliegende Seitenwandbereiche einer Gateelektrode 112a abgedeckt werden. Das in 1b gezeigte Bauelement 100 kann durch Abscheiden der Maskenschicht 105 über dem ersten und dem zweiten Transistor 150a, 150b und nachfolgendes Maskieren des Transistors 150b, beispielsweise durch ein Lackmaterial, gebildet werden, während das Bauelement 100 einer anisotropen Ätzumgebung zum selektiven Entfernen von Material der Maskenschicht 105 von horizontalen Bauteilbereichen ausgesetzt wird, wodurch das Abstandshalterelement 150a gebildet wird.
  • 1c zeigt schematisch das Halbleiterbauelement 100 in einer weiter fortgeschrittenen Fertigungsphase. Wie gezeigt, enthält der Transistor 150a eine Halbleiterlegierung 107, die in der Halbleiterschicht 103 gebildet ist, wobei die Halbleiterlegierung 107 ein verformungsinduzierendes Material repräsentieren kann, beispielsweise in Form von Silizium/Germanium, Silizium/Germanium/Zinn, Silizium/Zinn und dergleichen. In diesem Falle nimmt die verformungsinduzierende Halbleiterlegierung 107 im Wesentlichen die gleiche Kristallstruktur und somit die gleiche Gitterkonstante im Vergleich zu dem umgebenden siliziumenthaltenden Material der Schicht 103 an, was zu einem verformten Zustand des Materials 107 führt, da dessen natürliche Gitterkonstante größer ist im Vergleich zur Gitterkonstante des Basismaterials der Schicht 103. Abhängig von der Konzentration der Sorten, die den größeren kovalenten Radius aufweist, kann beispielsweise eine ausgeprägte Zunahme der natürlichen Gitterkonstante erreicht werden, wodurch für einen stärkeren deformierten Zustand des Materials 107 gesorgt wird, was wiederum zu einer entsprechenden kompressiven Verformung in dem Kanalgebiet 104 führt. In anderen anschaulichen Ausführungsformen ist die Halbleiterlegierung 107 aus einer Materialzusammensetzung aufgebaut, die eine natürliche Gitterkonstante besitzt, die kleiner ist als jene des umgebenden Materials der Schicht 103, wodurch eine Zugverformungskomponente im Kanalgebiet 104 hervorgerufen wird. In noch anderen anschaulichen Ausführungsformen wird eine geeignete Halbleiterlegierung in dem Transistor 150b so vorgesehen, dass dessen Leistungsfähigkeit erhöht wird, indem eine entsprechende Verformung darin erzeugt wird.
  • Das in 1c gezeigte Halbleiterbauelement 100 kann auf der Grundlage der folgenden Prozesse hergestellt werden. Nach dem Vorsehen der Maskenschicht 105 und des Abstandshalterelements 105a wird das Bauelement 100 in eine geeignete Ätzumgebung angebracht, um Material freiliegender Bereiche der Schicht 103 für den Transistor 150a zu entfernen. Es sollte beachtet werden, dass die Maskenschicht 105 auch in Form eines Abstandshalterelements für den Transistor 150b vorgesehen werden kann, wenn entsprechende Vertiefungen oder Aussparungen auch für den Transistor 150b gewünscht sind. Der entsprechende Ätzprozess kann auf der Grundlage gut etablierter Prozessrezepte ausgeführt werden, wobei die Größe und die Form der jeweiligen Aussparungen auf der Grundlage der Ätzparameter eingestellt werden kann. D. h., der Grad an Richtungsstabilität des Ätzprozesses kann auf der Grundlage gut etablierter Parameter eingestellt werden, wobei auch eine Tiefe der entsprechenden Aussparungen auf Basis der Ätzzeit für eine gegebene Parametereinstellung gewählt werden kann. Folglich kann ein Abstand der Aussparung in Bezug auf die Gateelektrode 112 auf Grundlage der Breite des Abstandshalterelements 105a und der Auswahl der Ätzparameter eingestellt werden. Nach dem Ätzprozess werden freiliegende Oberflächenbereiche der Schicht 103 in dem Transistor 150a für einen selektiven epitaktischen Wachstumsprozess vorbereitet, der dann auf Basis gut etablierter Prozessparameter ausgeführt wird, um die Halbleiterlegierung 107 aufzuwachsen. Während des epitaktischen Wachstumsprozesses wird eine merkliche Abscheidung des Materials 107 auf dielektrischen Oberflächenbereichen unterdrückt, während das Material 107 innerhalb der Vertiefungen aufwächst, wodurch die Gitterkonstante des verbleibenden Materials der Schicht 103 angenommen wird, das als eine Wachstumsschablone dient. Nach dem Aufwachsen der Halbleiterlegierung 107 werden die Maskenschicht 105, der Abstandshalter 105a und die Deckschichten 113 (siehe 1b) entfernt, beispielsweise auf der Grundlage heißer Phosphorsäure, wenn diese Materialien aus Siliziumnitrid hergestellt sind. In anderen Fällen wird ein anderes geeignetes selektives Ätzrezept eingesetzt, um nicht in unerwünschter Weise die Halbleiterlegierung 107 zu beeinflussen, wenn diese Komponenten abgetragen werden.
  • 1d zeigt schematisch das Halbleiterbauelement 100 in einer weiter fortgeschrittenen Fertigungsphase, in der Erweiterungsgebiete 130e benachbart zu den Gateelektroden 112 gebildet sind. Zu diesem Zweck werden geeignete Maskierungsschemata eingesetzt, um in selektiver Weise eine geeignete Dotierstoffsorte in dem ersten und dem zweiten Transistor 150a, 150b einzubringen. Eine entsprechende Implantationssequenz kann ferner das Erzeugen von Halo-Gebieten (nicht gezeigt) beinhalten, die typischerweise durch Ionenimplantation hergestellt werden, um damit eine Dotierstoffsorte einzuführen, deren Leitfähigkeitsart der Leitfähigkeitsart des verbleibenden Kanal- und Halbleitergebiets entspricht, um damit den Dotierstoffgradienten an den resultierenden pn-Übergängen einzustellen. Auf diese Weise kann die Steuerbarkeit des Kanalgebiets 104 verbessert werden, wobei auch eine Variabilität der Schwellwertspannung der Transistoren 150a, 150b verringert wird, die ebenfalls durch die Austrittsarbeitsfunktion des Elektrodenmaterials der Gateelektrode 112 bestimmt ist, das in einigen anschaulichen Ausführungsformen durch ein geeignet ausgewähltes metallenthaltendes Material ersetzt wird, wie dies nachfolgend erläutert ist. Es sollte ferner beachtet werden, dass ein Versatzabstandshalterelement (nicht gezeigt) an Seitenwänden der Gateelektrode 112 gebildet sein kann, um in geeigneter Weise den Eintrittspunkt der entsprechenden Dotierstoffsorte einzustellen.
  • In einigen anschaulichen Ausführungsformen dient der Bereich 112b in Verbindung mit den Bereichen 112c und 112d als eine Deckschicht auf der Gateelektrodenstruktur 112, was eine Erhöhung der Implantationsenergien der entsprechenden Ionenimplantationsprozesse ermöglicht, die zur Herstellung von Halo-Gebieten, d. h., gegendotierte Gebiete, und die Drain- und Sourcegebiete, etwa das Erweiterungsgebiet 120e, auszuführen sind. Somit kann die Dicke der Bereiche 112b, 112c, 112d so gewählt werden, dass die erforderliche Blockierwirkung in Bezug auf die gewünschten Implantationsenergien erreicht wird, wodurch damit verbesserte Implantationsbedingungen durch Vermeidung sehr kleiner Energien, die in konventionellen Verfahren erforderlich sind, erzielt werden. Da die „zu entfernende” Deckschicht, d. h., die Bereiche 112b, 112c, 112d, in einer späteren Phase entfernt wird, kann die endgültige Höhe der Gateelektrode, etwa einer Polysilizium-Gateelektrode, verringert werden, wodurch auch die parasitäre Kapazität zwischen der Gateelektrode und einem Kontaktelement verkleinert wird, das so gebildet wird, dass es sich durch eine Kontaktebene des Bauelements 100 erstreckt und eine Verbindung zu Drain- und Sourcegebieten, die noch zu bilden sind, herstellt. Weiterhin ermöglicht die geringere Höhe der Gateelektrode das Vorsehen von Verspannung induzierenden Deckschichten mit einer größeren Dicke und damit Effizienz in Bezug auf das Erzeugen einer Verformung im Kanalgebiet.
  • 1e zeigt schematisch das Bauelement 100 in einer weiter fortgeschrittenen Fertigungsphase. Wie gezeigt, wird eine Abstandshalterstruktur 114 an Seitenwänden der Gateelektrode 112 bildet und besitzt eine geeignete Gestalt, wie dies zum Definieren des gewünschten lateralen Dotierstoffprofils für Drain- und Sourcegebiete 120 erforderlich ist. Beispielsweise bilden die Erweiterungsgebiete 120e, die zuvor hergestellt wurden, in Verbindung mit tiefen Drain- und Sourcegebieten 120d das gewünschte Dotierstoffprofil für die Drain- und Sourcegebiete 120. Zu diesem Zweck wird die Abstandshalterstruktur 114 in Form eines einzelnen Abstandshalterelements, möglicherweise in Verbindung mit einer Ätzstoppbeschichtung (nicht gezeigt) vorgesehen, die als Implantationsmaske dienen, um damit den Abstand der tiefen Drain- und Sourcegebiete 120d in Bezug auf die Gateelektrode 112 zu definieren. In anderen Fällen enthält die Abstandshalterstruktur 114 zwei oder mehr einzelne Abstandshalterelemente, möglicherweise in Verbindung mit entsprechenden Ätzstoppbeschichtungen, wobei jedes entsprechende Abstandshalterelement als Implantationsmaske vor dem Bilden eines weiteren Abstandshalterelements dient. Während einer entsprechenden Implantationssequenz zur Herstellung der Drain- und Sourcegebiete 120 dient die Gateelektrode 112 als eine Implantationsmaske, wobei deren Anfangshöhe im Wesentlichen beibehalten wird, wodurch ein unerwünschtes Eindringen der Dotierstoffsorte in das Kanalgebiet 104 im Wesentlichen vermieden wird, wie dies zuvor erläutert ist. Als nächstes werden geeignete Ausheizprozesse ausgeführt, um die Dotierstoffe zu aktivieren und durch Implantation hervorgerufene Schäden zu verringern. Des weiteren wird während einer entsprechenden Ausheizsequenz auch das endgültige Dotierstoffprofil eingestellt, da eine mehr oder minder ausgeprägte Dotierstoffdiffusion stattfinden kann, wobei dies von der angewendeten Ausheiztechnik abhängt.
  • 1f zeigt schematisch das Halbleiterbauelement 100 während einer Ätzsequenz 108 zum Entfernen von Material der Drain- und Sourcegebiete 120, um entsprechende Vertiefungen 120r darin zu bilden. In der in 1f gezeigten Ausführungsform wird auch Material der Gateelektrode 112 entfernt, d. h. des Bereichs 112b, um damit die Höhe der Gateelektrode 112 zu verringern. Zu diesem Zweck enthält die Ätzsequenz 108 einen ersten Ätzschritt zum Ätzen durch die dielektrische Schicht 112d (siehe 1a), möglicherweise in Verbindung mit einem Ätzen durch eine Ätzstoppbeschichtung, die während der Herstellung der Abstandshalterstruktur 114 vorgesehen werden kann. Als nächstes wird Material mit einer hohen Siliziumkonzentration selektiv zu dem dielektrischen Bereichen des Bauelements auf der Grundlage eines plasmaunterstützten Ätzprozesses entfernt, beispielsweise unter Anwendung von Wasserstoffbromid (HBr). Während des Ätzprozesses 108 ist die Tiefe der Aussparungen 120r auf Grundlage der Ätzzeit des Prozesses 108 eingestellt, während eine gewünschte Verringerung der Höhe der Gateelektrode 112 unabhängig auf Basis der dazwischen liegenden Ätzstoppschicht 112c einstellbar ist. D. h., so lange die gewünschte Verringerung der Höhe der Gateelektrode 112 geringer ist als eine gewünschte Tiefe der Aussparungen 120r, wird eine effiziente Entkopplung der Höhenverringerung und der Größe der Aussparungen 120r auf Basis der dazwischen liegenden Schicht 112c erreicht. In einigen anschaulichen Ausführungsformen wird ein erhöhter Ätzwiderstand der Schicht 112c während des Ätzprozesses 108 erreicht, indem die Schicht 110c als ein dielektrisches Material mit großem ε vorgesehen wird, etwa als Hafniumoxid, das ausgezeichnete Ätzstoppeigenschaften im Vergleich zu einer Siliziumdioxidschicht mit gleicher Dicke zeigt. Es sollte beachtet werden, dass ein Abstand der Vertiefungen 120r zu der Gateelektrode 112 im Wesentlichen durch die Breite der Abstandshalterstruktur 114 bestimmt ist, wenn ein äußerst anisotropes Ätzverhalten während des Prozesses 108 eingesetzt wird. In anderen anschaulichen Ausführungsformen werden, wenn ein gewisses Maß an Unterätzung im Hinblick auf ein näheres Anordnen eines Metallsilizids eines stark verspannten dielektrischen Materials an dem Kanalgebiet 104 gewünscht ist, entsprechende Prozessparameter des plasmaunterstützten Ätzprozesses eingestellt, und/oder es wird ein nasschemischer isotroper Ätzprozess in die Sequenz 108 eingebunden. In noch anderen anschaulichen Ausführungsformen wird die Breite der Abstandshalterstruktur 114 vor dem Ausführen der Ätzsequenz 108 eingestellt, indem etwa ein oder mehrere Abstandshalterelemente der Struktur 114, beispielsweise unter Anwendung entsprechender Ätzstoppbeschichtungen (nicht gezeigt), entfernt werden.
  • Mit Bezug zu den 1g und 1h werden nunmehr anschauliche Ausführungsformen beschrieben, in denen beginnend mit der in 1f gezeigten Konfiguration die weitere Bearbeitung fortgesetzt wird, indem ein wesentlicher Teil der anfänglichen Gateelektrode 112 beibehalten wird.
  • 1g zeigt schematisch das Halbleiterbauelement 100 in einer weiter fortgeschrittenen Fertigungsphase, in der Metallsilizidgebiete 115 in den Drain- und Sourcegebieten 120 und in einem oberen Bereich der Gateelektroden 112 gebildet sind. In diesem Falle werden die Metallsilizidgebiete 115 in einer gemeinsamen Fertigungssequenz hergestellt, die gut etablierte nasschemische Ätzrezepte zur Vorbereitung der freigelegten Oberflächenbereiche für die Aufnahme eines Metalls, etwa Nickel, Kobalt, Platin, und dergleichen, enthalten, das dann in ein Metallsilizid durch Anwenden einer geeigneten Wärmebehandlung umgewandelt wird. Während der nasschemischen Reinigungsprozesse wird die zwischenliegende dielektrische Schicht 112c, die auf der Oberseite des Bereichs 112a ausgebildet ist, entfernt, wodurch der Bereich 112a freigelegt wird. In anderen Fällen wird ein speziell gestalteter Ätzschritt ausgeübt, um die Schicht 112c zu entfernen, ohne dass andere Oberflächenbereiche unerwünschter Weise beeinflusst werden. Folglich können gut etablierte Silizidierungstechniken für das gemeinsame Bereitstellen der Gebiete 115 in den Gateelektroden 112 und den Drain- und Sourcegebieten 120 angewendet werden. Danach wird die weitere Bearbeitung fortgesetzt, indem stark verspannte dielektrische Materialien aufgebracht werden, um das gesamte Transistorverhalten weiter zu verbessern, wie dies zuvor erläutert ist.
  • 1h zeigt schematisch das Bauelement 100 mit einem ersten verformungsinduzierenden dielektrischen Material 116a, das über dem ersten Transistor 150a gebildet ist, und mit einem zweiten verformungsinduzierenden Material 116b, das über dem zweiten Transistor 150b gebildet ist. In der gezeigten Ausführungsform wird das erste verformungsinduzierende dielektrische Material 116a mit einer hohen inneren kompressiven Verspannung vorgesehen, um damit die Verformungskomponente, die durch die verformte Halbleiterlegierung 107 erzeugt wird, weiter zu erhöhen. Es sollte jedoch beachtet werden, dass eine beliebige andere Konfiguration gewählt werden kann, abhängig von der gesamten Prozessstrategie. D. h., wenn die Halbleiterlegierung 107 für eine Zugverformungskomponente in dem Kanalgebiet 104 sorgt, wird die erste dielektrische Schicht 116a mit einer hohen inneren Zugverspannung vorgesehen, um damit die Gesamtladungsbeweglichkeit in dem Kanalgebiet 104 zu erhöhen. In noch anderen Fällen wird die Schicht 116a als eine im Wesentlichen verspannungsneutrale Schicht vorgesehen, wenn die leistungssteigernde Wirkung der verformten Halbleiterlegierung 107 als geeignet erachtet wird, wodurch die gesamte Prozesskomplexität bei der Bereitstellung der Schichten 116a, 116b reduziert wird. In der gezeigten Ausführungsform kann die zweite Schicht 116b eine hohe innere Zugverspannung aufweisen, wodurch das Leistungsverhalten des Transistors 150b verbessert wird, wenn dieser einen n-Kanaltransistor repräsentiert.
  • Die verformungsinduzierenden dielektrischen Materialien 116a, 116b können auf der Grundlage gut etablierter Prozesstechniken hergestellt werden, wozu das Abscheiden eines stark verspannten dielektrischen Materials, beispielsweise das Material 116a, gehört, das auf Basis plasmaunterstützter CVD-Verfahren gelingt, in denen die Abscheideparameter so gewählt sind, dass ein hoher innerer Verspannungspegel von bis zu 2 GPa oder mehr erreicht wird. Anschließend wird ein Teil des Materials 116a, der über dem Transistors 150b vorgesehen ist, geeignete Maskierungstechniken und Ätzprozesse entfernt, und anschließend wird das Material 116b aufgebracht und von oberhalb des Transistors 150a entfernt. Während der Abscheidung des Materials 116b werden entsprechende Abscheideparameter so ausgewählt, dass der gewünschte Verspannungspegel erreicht wird, etwa eine Zugverspannung von bis zu 1 GPa oder mehr, wobei dies von der gesamten Prozessstrategie abhängt. Wie zuvor erläutert ist, wird eine Schichtdicke der Materialien 116a, 116b in Bezug auf die gesamte Bauteilgeometrie und das Spaltenfüllverhalten der entsprechenden Abscheidetechniken angepasst. Somit kann die geringere Höhe der Gateelektroden 112 eine insgesamt weniger aufwendige Gesamtoberflächentopographie schaffen, während die Absenkungen 120r die Abscheidung der stark verspannten Materialien 116a, 116b auf einem geringen Höhenniveau ermöglichen, um damit eine direkte laterale Verspannungskomponente hervorzurufen, die auf die Kanalgebiete 104 einwirkt.
  • Folglich besitzen die Transistoren 150a, 150b eine größere Menge eines stark verspannten Materials in unmittelbarer Nähe der Kanalgebiete 104 auf Grund der Vertiefungen, während auch eine größere Menge an Metallsilizid in den Gebieten 115 erhalten wird, da eine größere Oberfläche, die durch die Absenkungen 120r geschaffen wird, während des Silizidierungsprozesses verfügbar ist. Somit weisen die Metallsilizidgebiete 115 einen Oberflächenbereich 115s auf, der unterhalb eines Höhenniveaus angeordnet ist, das durch die Gateisolationsschicht 111 definiert ist, während zusätzlich ein Oberflächenbereich 115t für den Ladungsträgertransport verfügbar ist, wodurch der gesamte Reihenwiderstand im Vergleich zu konventionellen ebenen Transistorkonfigurationen verringert ist.
  • Mit Bezug zu den 1i bis 1l werden nunmehr weitere anschauliche Ausführungsformen beschrieben, in denen beginnend mit der in 1f gezeigten Konfiguration die Gateelektrode durch ein metallenthaltendes Material ersetzt wird.
  • 1i zeigt schematisch das Halbleiterbauelement 100 nach dem Bilden der Vertiefungen 120r (siehe 1f) und mit Metallsilizidgebieten 115, die auf freiliegenden Oberflächenbereichen der Vertiefungen 120r ausgebildet sind. Zu diesem Zweck werden gut etablierte Silizidierungsprozesse eingesetzt, wobei jedoch im Gegensatz zu den zuvor beschriebenen Ausführungsformen die Zwischenschicht 112c beibehalten wird, zumindest teilweise, so dass diese als eine Silizidierungsmaske dient. Dazu werden weniger aggressive nasschemische Reinigungsrezepte zum Reinigen der freigelegten Oberflächenbereiche des Bauelements 100 eingesetzt, wenn konventionelles Siliziumdioxidmaterial oder andere konventionelle Dielektrika für die Zwischenschicht 112c vorgesehen werden. In anderen anschaulichen Ausführungsformen wird ein Material mit erhöhtem Ätzwiderstand eingesetzt, etwa Hafniumoxid, das in einigen anschaulichen Ausführungsformen auch für die Herstellung der Gateisolationsschicht 111 verwendet werden kann, wie dies zuvor erläutert ist. In anderen Fällen wird ein anderes geeignetes Material, etwa Siliziumkarbid und dergleichen, verwendet, um einen erhöhten Ätzwiderstand während der nasschemischen Prozesse zur Vorbereitung des Bauelements 100 für das Erhalten der Metallsilizidgebiete 115 zu erreichen. Danach wird die weitere Bearbeitung fortgesetzt, indem ein geeigneter Teil eines dielektrischen Zwischenschichtmaterials, beispielsweise in Form stark verspannter dielektrischer Materialien aufgebracht wird, wie dies auch zuvor erläutert ist.
  • 1j zeigt schematisch das Halbleiterbauelement 100 mit den verformungsinduzierenden Materialien 116a, 116b, die entsprechend über dem Transistor 150a bzw. 150b gebildet sind. Die Materialien 116a, 116b werden auf der Grundlage von Prozesstechniken vorgesehen, wie sie zuvor beschrieben sind. Danach wird in einigen anschaulichen Ausführungsformen ein weiteres Material abgeschieden, das bessere Spaltfülleigenschaften aufweist, um damit in zuverlässiger Weise Zwischenräume zwischen dichtliegenden Transistorelementen aufzufüllen, selbst wenn anspruchsvolle Halbleiterbauelemente betrachtet werden, in denen ein Abstand zwischen Gateelektrodenstrukturen bei 100 nm oder deutlich weniger in dicht gepackten Bauteilbereichen liegt. Zu diesem Zweck werden gut etablierte Techniken und Materialien eingesetzt, etwa Siliziumdioxid, das durch sub-atmosphärische CVD oder durch plasmaunterstützte CVD hoher Dichte auf der Grundlage von TEOS bewerkstelligt werden kann. In noch anderen anschaulichen Ausführungsformen wird ein geeignetes Verfüllmaterial vorgesehen, das durch ein anderes geeignetes Material in einer späteren Fertigungsphase ersetzt werden kann. Das entsprechende Füllmaterial kann die Prozessgleichmäßigkeit während eines nachfolgenden Einebnungsschrittes verbessern.
  • 1k zeigt schematisch das Halbleiterbauelement 100 nach der zuvor beschriebenen Prozesssequenz. Wie gezeigt, enthält das Halbleitebauelement 100 eine im Wesentliche eingeebnete Oberfläche 117s, die durch die Materialien 116a, 116b und ein weiteres dielektrisches Material 117, etwa ein Siliziumdioxidmaterial, oder ein anderes geeignetes Füllmaterial gebildet werden kann, das mit den erforderlichen Spaltfülleigenschaften aufgebracht werden kann, wie dies auch zuvor erläutert ist. Des weiteren kann die Oberfläche 117s durch den verbleibenden Teil 112a der Gateelektroden 112 und die Abstandshalterstrukturen 114 gebildet sein. Zu diesem Zweck wird nach dem Abscheiden des Materials 117 eine geeignete Einebnungstechnik angewendet, etwa CMP (chemisch-mechanisches Polieren) auf Basis eines im Wesentlichen nicht selektiven Rezepts. Während des Polierprozesses können auch die zwischenliegenden Schichten 112c (siehe 1j) freigelegt und schließlich entfernt werden, wodurch das Gateelektrodenmaterial des Bereichs 112a freigelegt wird. Es sollte beachtet werden, dass in anderen anschaulichen Ausführungsformen der Einebnungsprozess bis zu einem beliebigen gewünschten Höhenniveau fortgesetzt werden kann, da die Gateleitfähigkeit durch ein gut leitendes metallenthaltendes Material bestimmt werden kann, und somit ein reduzierter Querschnitt der Gateelektroden 112 akzeptabel ist. Beispielsweise wird der Einebnungsprozess fortgesetzt, bis ein wesentlicher Teil des Materials 117 abgetragen ist, oder bis das Material 117 vollständig entfernt ist, mit Ausnahme geringster Reste. Danach wird der freigelegte Bereich 112a auf Basis eines geeignet gestalteten Ätzschrittes entfernt, der auf Grundlage von Wasserstoffbromid ausgeführt werden kann, um damit siliziumbasiertes Material selektiv in Bezug auf umgebende dielektrische Materialien der Schichten 116a, 116b, der Abstandshalterstruktur 114 und möglicherweise des Materials 117 zu entfernen. In anderen anschaulichen Ausführungsformen wird der entsprechende Ätzprozess auf der Grundlage eines geeigneten nasschemischen Rezepts ausgeführt, das für ein gewünschtes Maß an Ätzselektivität in Bezug auf die Materialien der Abstandshalterstruktur 114 und den Materialien 116a, 116b sorgt. Beispielsweise wird eine Lösung mit TMAH (Tetramethylammoniumhydroxid) verwendet, das typischerweise als Basis eines Photolithographieentwicklermaterials verwendet wird, das aber ebenfalls Silizium ätzt, wenn es in höheren Konzentrationen und bei höheren Temperaturen bereitgestellt wird.
  • Andererseits ist Siliziumdioxid und Siliziumnitrid sehr resistent in diese Ätzlösung. Somit kann der entsprechende Ätzprozess effizient an oder in der Gateisolationsschicht 111 gestoppt werden, die in einigen anschaulichen Ausführungsformen aus siliziumdioxidbasierten Materialien aufgebaut ist, während in anderen Fallen ein dielektrisches Material mit großem ε verwendet wird, etwa Hafniumoxid, das ebenfalls eine gewünschte hohe Ätzstoppeigenschaft im Hinblick auf das selektive Entfernen des Bereichs 112a besitzt. In einigen anschaulichen Ausführungsformen wird ein zusätzlicher Ätzschritt ausgeführt, um die Gateisolationsschicht 111 selektiv zu entfernen, um damit ein Austauschgatedielektrikum mit geeigneter Zusammensetzung bereitzustellen. Beispielsweise wird in diesem Falle ein geeignetes Material und eine geeignete Dicke ausgewählt und das Material wird mit einer entsprechenden Abscheidetechnik aufgebracht.
  • Es sollte beachtet werden, dass in einigen anschaulichen Ausführungsformen das Ersetzen der Bereiche 112a durch ein metallenthaltendes Material durch eine unterschiedliche Prozesssequenz ausgeführt werden kann, um in effizienterer Weise die gewünschte Austrittsarbeit des neu geschaffenen Gateelektrodenmaterials einzustellen. Zu diesem Zweck wird der Ätzprozess zum Entfernen der Bereiche 112a in den Transistoren 150a, 150b als maskierte Ätzprozesse ausgeführt, so dass beispielsweise ein Bereich 112a des Transistors 150a entfernt wird, während der Transistor 150b maskiert ist, und danach wird ein geeignetes metallenthaltendes Material abgeschieden, möglicherweise in Verbindung mit dem Abscheiden eines gewünschten Gatedielektrikumsmaterials, wenn die anfängliche Gateisolationsschicht 111 zu ersetzen ist, wie dies auch zuvor erläutert ist. Danach wird überschüssiges Material entfernt, etwa durch CMP, und anschließend wird eine ähnliche Prozesssequenz ausgeführt, um den Bereich 112a des Transistors 150b zu ersetzen.
  • 1l zeigt schematisch das Halbleiterbauelement 100 nach der zuvor beschrieben Prozesssequenz. Wie gezeigt, umfasst der Transistor 150a eine Austauschgateelektrode 112r, die aus einem beliebigen geeigneten metallenthaltenden Material, etwa Titannitrid, und dergleichen gebildet ist, wobei die Materialeigenschaften so eingestellt sind, dass eine gewünschte Austrittsarbeit erreicht wird, was wiederum in Verbindung mit den zuvor ausgeführten Implantationsprozessen zu einer geeigneten Einstellung der Schwellwertspannung des Transistors 150a führt. Andererseits umfasst der Transistor 150b eine Austauschgateelektrode 112s, die ebenfalls aus einem metallenthaltendem Material mit einer geeigneten Austrittsarbeit für den Transistor 150b aufweist. Wie zuvor erläutert ist, kann vor dem Bereitstellen der Austauschgates 112r, 112s auch eine geeignete Gateisolationsschicht bei Bedarf vorgesehen werden. In anderen Fällen wird die anfängliche Gateisolationsschicht 111 als ein dielektrisches Material mit großem ε vorgesehen, wobei dies von der gesamten Prozessstrategie abhängt. In einigen anschaulichen Ausführungsformen wird die anfängliche Gateelektrode 112, d. h. der Bereich 112a in einem der Transistoren 150a, 150b beibehalten, während die entsprechende Austauschgatelektrode 112r bzw. 112s in dem anderen beiden Transistoren 150a, 150b gebildet wird. In ähnlicher Weise können die Austauschgateelektroden 112r, 112s für die Transistoren 150a, 150b vorgesehen werden, während in anderen Bauteilbereichen die anfängliche Gateelektrode 112, d. h. der Bereich 112a, beibehalten wird. Es sollte beachtet werden, dass in anschaulichen Ausführungsformen, in denen die Gateisolationsschicht 111 vor dem Vorsehen der Austauschgateelektroden 112r, 112s ersetzt wird, in einem weiteren Prozessschritt ein Teil der Elektroden 112r, 112s entfernt wird und durch ein gemeinsames Metall ersetzt werden kann, um damit für eine kontinuierliche elektrische Verbindung von Polysiliziumleitungen zu sorgen, die ein p-aktives Gebiet und ein n-aktives Gebiet überqueren, und die ansonsten durch das Austauschgatedielektrikum unterbrochen würde, das vor dem Abscheiden der Austauschgateelektrodenmaterialien 112r, 112s vorgesehen wird.
  • In einigen anschaulichen Ausführungsformen wird die weitere Bearbeitung fortgesetzt, indem ein dielektrisches Zwischenschichtmaterial abgeschieden wird, beispielsweise in Form von Siliziumdioxid, wobei dies mittels gut etablierter Rezepte bewerkstelligt wird. In anderen Fällen wird ein weiteres verspannungsinduzierendes Material vorgesehen, etwa selektiv für die Transistoren 150a, 150b, wodurch deren Transistorverhalten weiter verbessert wird. Auf Grund der ebenen Oberflächentopographie kann ein entsprechendes Strukturierungsschema vorgesehen werden, ohne dass eine Einschränkung durch die ursprüngliche Oberflächentopographie des Bauelements 100 erfolgt. Wie beispielsweise zuvor angegeben ist, kann eine Höhe der Austauschgates 112r, 112s auf einem moderat geringen Wert festgelegt werden, so dass das Material 117 im Wesentlichen während des Einebnungsprozesses entfernt wird, wodurch die Möglichkeit geschaffen wird, weiteres stark verspanntes dielektrisches Material nahe an den grundlegenden Transistorstrukturen anzuordnen.
  • Es gilt also: Die vorliegende Erfindung stellt Fertigungstechniken für Halbleiterbauelemente bereit, in denen mehrere leistungssteigernde Mechanismen effizient kombiniert werden können, wobei Kompatibilität mit der Bereitstellung der verformungsinduzierenden Halbleiterlegierung 107 beibehalten wird. D. h., nach dem epitaktischen Aufwachsen der Halbleiterlegierung 107 wird eine abgesenkte Transistorkonfiguration erreicht, wobei auch eine gewünschte Gateelektrodenhöhe während der Implantationsprozesse zum Definieren der Drain- und Sourcegebiete beibehalten wird. Anschließend wird die resultierende Gatehöhe entsprechend den Bauteilerfordernissen verringert, wobei die spezielle Konfiguration des Gatestapels für eine insgesamt Prozesseffizienz während der Herstellung des Metallsilizids und/oder während des Ersetzens des anfänglich vorgesehenen Gateelektrodenmaterials durch ein metallenthaltendes Elektrodenmaterial sorgt. Folglich können die Vorteile einer abgesenkten Transistorkonfiguration effizient mit den Vorteilen einer Halbleiterlegierung kombiniert werden, die in einer frühen Fertigungsphase hergestellt wird, wobei ebenfalls eine bessere Flexibilität im Hinblick auf das Ersetzen von Polysiliziummaterialien durch leitende metallenthaltende Elektrodenmaterialien möglicherweise in Verbindung mit Dielektrika mit großem ε erreicht wird.

Claims (9)

  1. Verfahren mit: Bilden einer Gateelektrodenstruktur (110) über einem siliziumenthaltenden Halbleitergebiet, wobei die Gateelektrodenstruktur (110) eine Deckschicht (113), eine erste Ätzstoppschicht (112d), die unter der Deckschicht (113) angeordnet ist, und eine zweite Ätzstoppschicht (112c), die unter der ersten Ätzstoppschicht (112d) angeordnet ist, aufweist; Bilden einer verformungsinduzierenden Halbleiterlegierung (107) in Vertiefungen in dem siliziumenthaltenden Halbleitergebiet, die lateral von der Gateelektrodenstruktur (110) beabstandet sind; Bilden von Drain- und Sourcegebieten (120d) in dem Halbleitergebiet und der Halbleiterlegierung (107); Entfernen von Material der verformungsinduzierenden Halbleiterlegierung (107) und der Gateelektrodenstruktur (110), um die Drain- und Sourcegebiete (120d) abzusenken, wobei die zweite Ätzstoppschicht (112c) als Ätzstopp verwendet wird; und Bilden einer verformungsinduzierenden (116a) Schicht über dem Draingebiet und dem Sourcegebiet.
  2. Verfahren nach Anspruch 1, wobei Bilden der verformungsinduzierenden Halbleiterlegierung (107) umfasst: Bilden eines Abstandshalterelements an Seitenwänden der Gateelektrodenstruktur (110), Bilden der Vertiefungen in Anwesenheit des Abstandshalterelements und Entfernen des Abstandshalterelements und der Deckschicht (113) nach dem Bilden der verformungsinduzierenden Halbleiterlegierung (107) in einem gemeinsamen Ätzprozess.
  3. Verfahren nach Anspruch 1, das ferner umfasst: Bilden einer Gateisolationsschicht (111) der Gateelektrodenstruktur (110) auf der Grundlage eines dielektrischen Materials mit großem ε.
  4. Verfahren nach Anspruch 1, wobei Bilden der Gateelektrodenstruktur (110) umfasst: Bilden der ersten Ätzstoppschicht (112d) und/oder der zweiten Ätzstoppschicht (112c) auf der Grundlage eines dielektrischen Materials mit großem ε.
  5. Verfahren nach Anspruch 1, das ferner umfasst: Bilden eines metallenthaltenden Materials in der Gateelektrodenstruktur (110) vor dem Bilden der verformungsinduzierenden Schicht.
  6. Verfahren nach Anspruch 1, das ferner umfasst: Bilden eines metallenthaltenden Materials in der Gateelektrodenstruktur (110) nach dem Bilden der verformungsinduzierenden Schicht.
  7. Verfahren nach Anspruch 6, das ferner umfasst: Bilden von Metallsilizidgebieten (115) in dem Draingebiet und dem Sourcegebiet und Verwenden der zweiten Ätzstoppschicht (112c) als eine Maskenschicht.
  8. Verfahren nach Anspruch 7, wobei die verformungsinduzierende Schicht auch über dem Gateelektrodenmaterial ausgebildet ist, und wobei Bilden des metallenthaltenden Materials in der Gateelektrodenstruktur (110) umfasst: Entfernen von Material der verformungsinduzierenden Schicht, um das Gateelektrodenmaterial freizulegen, und Ersetzen des Gateelektrodenmaterials durch das metallenthaltende Material.
  9. Verfahren nach Anspruch 8, das ferner umfasst: Bilden eines weiteren verformungsinduzierenden Materials über dem metallenthaltenden Material der Gateelektrodenstruktur (110).
DE102008046400A 2008-06-30 2008-09-09 Verfahren zur Herstellung eines CMOS-Bauelements mit MOS-Transistoren mit abgesenkten Drain- und Sourcebereichen und einem Si/Ge-Material in den Drain- und Sourcebereichen des PMOS-Transistors Active DE102008046400B4 (de)

Priority Applications (2)

Application Number Priority Date Filing Date Title
DE102008046400A DE102008046400B4 (de) 2008-06-30 2008-09-09 Verfahren zur Herstellung eines CMOS-Bauelements mit MOS-Transistoren mit abgesenkten Drain- und Sourcebereichen und einem Si/Ge-Material in den Drain- und Sourcebereichen des PMOS-Transistors
US12/464,161 US7723174B2 (en) 2008-06-30 2009-05-12 CMOS device comprising MOS transistors with recessed drain and source areas and a SI/GE material in the drain and source areas of the PMOS transistor

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
DE102008030850.1 2008-06-30
DE102008030850 2008-06-30
DE102008046400A DE102008046400B4 (de) 2008-06-30 2008-09-09 Verfahren zur Herstellung eines CMOS-Bauelements mit MOS-Transistoren mit abgesenkten Drain- und Sourcebereichen und einem Si/Ge-Material in den Drain- und Sourcebereichen des PMOS-Transistors

Publications (2)

Publication Number Publication Date
DE102008046400A1 DE102008046400A1 (de) 2010-01-07
DE102008046400B4 true DE102008046400B4 (de) 2011-05-19

Family

ID=41396869

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102008046400A Active DE102008046400B4 (de) 2008-06-30 2008-09-09 Verfahren zur Herstellung eines CMOS-Bauelements mit MOS-Transistoren mit abgesenkten Drain- und Sourcebereichen und einem Si/Ge-Material in den Drain- und Sourcebereichen des PMOS-Transistors

Country Status (2)

Country Link
US (1) US7723174B2 (de)
DE (1) DE102008046400B4 (de)

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8258587B2 (en) * 2008-10-06 2012-09-04 Taiwan Semiconductor Manufacturing Company, Ltd. Transistor performance with metal gate
DE102009015748B4 (de) * 2009-03-31 2014-05-22 Globalfoundries Dresden Module One Limited Liability Company & Co. Kg Verringern des Silizidwiderstands in SiGe-enthaltenden Drain/Source-Gebieten von Transistoren
US8895426B2 (en) 2009-06-12 2014-11-25 Taiwan Semiconductor Manufacturing Company, Ltd. Metal gate transistor, integrated circuits, systems, and fabrication methods thereof
US8367485B2 (en) * 2009-09-01 2013-02-05 International Business Machines Corporation Embedded silicon germanium n-type filed effect transistor for reduced floating body effect
US8174074B2 (en) * 2009-09-01 2012-05-08 International Business Machines Corporation Asymmetric embedded silicon germanium field effect transistor
US8304841B2 (en) * 2009-09-14 2012-11-06 Taiwan Semiconductor Manufacturing Company, Ltd. Metal gate transistor, integrated circuits, systems, and fabrication methods thereof
US8030144B2 (en) * 2009-10-09 2011-10-04 Globalfoundries Inc. Semiconductor device with stressed fin sections, and related fabrication methods
JP5452211B2 (ja) * 2009-12-21 2014-03-26 ルネサスエレクトロニクス株式会社 半導体装置、および、半導体装置の製造方法
US8330227B2 (en) * 2010-02-17 2012-12-11 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated semiconductor structure for SRAM and fabrication methods thereof
US8304837B2 (en) * 2010-06-16 2012-11-06 International Business Machines Corporation Differentially recessed contacts for multi-gate transistor of SRAM cell
US8426300B2 (en) * 2010-12-02 2013-04-23 International Business Machines Corporation Self-aligned contact for replacement gate devices
US8518811B2 (en) * 2011-04-08 2013-08-27 Infineon Technologies Ag Schottky diodes having metal gate electrodes and methods of formation thereof
US8592270B2 (en) 2011-05-25 2013-11-26 International Business Machines Corporation Non-relaxed embedded stressors with solid source extension regions in CMOS devices
US8466018B2 (en) 2011-07-26 2013-06-18 Globalfoundries Inc. Methods of forming a PMOS device with in situ doped epitaxial source/drain regions
US9698229B2 (en) * 2012-01-17 2017-07-04 United Microelectronics Corp. Semiconductor structure and process thereof
US9041076B2 (en) 2013-02-03 2015-05-26 International Business Machines Corporation Partial sacrificial dummy gate with CMOS device with high-k metal gate
CN104037130B (zh) * 2013-03-05 2017-09-22 中芯国际集成电路制造(上海)有限公司 Cmos晶体管的制作方法
CN104576382B (zh) * 2013-10-14 2017-09-12 中国科学院微电子研究所 一种非对称FinFET结构及其制造方法
US9455330B2 (en) 2014-11-21 2016-09-27 International Business Machines Corporation Recessing RMG metal gate stack for forming self-aligned contact
FR3029012B1 (fr) * 2014-11-25 2017-12-22 Commissariat Energie Atomique Procede ameliore pour induire une contrainte dans un canal de transistor a l'aide de regions source/drain sacrificielles et d'un remplacement de grille
FR3029011B1 (fr) * 2014-11-25 2018-04-13 Commissariat A L'energie Atomique Et Aux Energies Alternatives Procede ameliore de mise en contrainte d'une zone de canal de transistor
US10217660B2 (en) * 2017-07-18 2019-02-26 Globalfoundries Inc. Technique for patterning active regions of transistor elements in a late manufacturing stage

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050269650A1 (en) * 2004-06-08 2005-12-08 Fujitsu Limited, Semiconductor device having stress and its manufacture method
US20060148181A1 (en) * 2004-12-31 2006-07-06 Taiwan Semiconductor Manufacturing Co., Ltd. Strained channel CMOS device with fully silicided gate electrode
US20070238242A1 (en) * 2006-04-06 2007-10-11 Shyh-Fann Ting Semiconductor structure and fabrication thereof
DE102006015077A1 (de) * 2006-03-31 2007-10-11 Advanced Micro Devices, Inc., Sunnyvale Technik zur Bereitstellung von Verspannungsquellen in Transistoren in unmittelbarer Nähe zu einem Kanalgebiet durch Vertiefen von Drain- und Source-Gebieten

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102006035646B3 (de) * 2006-07-31 2008-03-27 Advanced Micro Devices, Inc., Sunnyvale Verfahren zur Herstellung verformter Transistoren durch Verspannungskonservierung auf der Grundlage einer verspannten Implantationsmaske
DE102006040762B4 (de) * 2006-08-31 2009-05-07 Advanced Micro Devices, Inc., Sunnyvale N-Kanalfeldeffekttransistor mit einer Kontaktätzstoppschicht in Verbindung mit einer Zwischenschichtdielektrikumsteilschicht mit der gleichen Art an innerer Verspannung
DE102008030854B4 (de) * 2008-06-30 2014-03-20 Advanced Micro Devices, Inc. MOS-Transistoren mit abgesenkten Drain- und Source-Bereichen und nicht-konformen Metallsilizidgebieten und Verfahren zum Herstellen der Transistoren

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050269650A1 (en) * 2004-06-08 2005-12-08 Fujitsu Limited, Semiconductor device having stress and its manufacture method
US20060148181A1 (en) * 2004-12-31 2006-07-06 Taiwan Semiconductor Manufacturing Co., Ltd. Strained channel CMOS device with fully silicided gate electrode
DE102006015077A1 (de) * 2006-03-31 2007-10-11 Advanced Micro Devices, Inc., Sunnyvale Technik zur Bereitstellung von Verspannungsquellen in Transistoren in unmittelbarer Nähe zu einem Kanalgebiet durch Vertiefen von Drain- und Source-Gebieten
US20070238242A1 (en) * 2006-04-06 2007-10-11 Shyh-Fann Ting Semiconductor structure and fabrication thereof

Also Published As

Publication number Publication date
US7723174B2 (en) 2010-05-25
US20090321843A1 (en) 2009-12-31
DE102008046400A1 (de) 2010-01-07

Similar Documents

Publication Publication Date Title
DE102008046400B4 (de) Verfahren zur Herstellung eines CMOS-Bauelements mit MOS-Transistoren mit abgesenkten Drain- und Sourcebereichen und einem Si/Ge-Material in den Drain- und Sourcebereichen des PMOS-Transistors
DE102008063427B4 (de) Verfahren zum selektiven Herstellen eines Transistors mit einem eingebetteten verformungsinduzierenden Material mit einer graduell geformten Gestaltung
DE102008011814B4 (de) CMOS-Bauelement mit vergrabener isolierender Schicht und verformten Kanalgebieten sowie Verfahren zum Herstellen derselben
DE102010029527B4 (de) Verfahren zur Herstellung eines selbstjustierenden Transistors mit Mehrfachgate auf einem Vollsubstrat
DE102005051994B4 (de) Verformungsverfahrenstechnik in Transistoren auf Siliziumbasis unter Anwendung eingebetteter Halbleiterschichten mit Atomen mit einem großen kovalenten Radius
DE102007041207B4 (de) CMOS-Bauelement mit Gateisolationsschichten mit unterschiedlicher Art und Dicke und Verfahren zur Herstellung
DE102006051492B4 (de) Halbleiterbauelement mit NMOS- und PMOS-Transistoren mit eingebettetem Si/Ge-Material zum Erzeugen einer Zugverformung und einer Druckverformung und Verfahren zur Herstellung eines solchen Halbleiterbauelements
DE102009055392B4 (de) Halbleiterbauelement und Verfahren zur Herstellung des Halbleiterbauelements
DE102008030854B4 (de) MOS-Transistoren mit abgesenkten Drain- und Source-Bereichen und nicht-konformen Metallsilizidgebieten und Verfahren zum Herstellen der Transistoren
DE102008054075B4 (de) Halbleiterbauelement mit Abgesenktem Drain- und Sourcebereich in Verbindung mit einem Verfahren zur komplexen Silizidherstellung in Transistoren
DE102008049732B4 (de) Halbleiterbauelement mit vergrabenem Polysiliziumwiderstand sowie Verfahren zu seiner Herstellung
DE112007003116B4 (de) Verfahren zur Herstellung eines verspannten Transistors und Transistor
DE102005004411B4 (de) Verfahren für die Herstellung eines in-situ-gebildeten Halo-Gebietes in einem Transistorelement
DE102010001406B4 (de) Austausch-Gate-Verfahren auf der Grundlage eines früh aufgebrachten Austrittsarbeitsmetalls
DE102007052051B4 (de) Herstellung verspannungsinduzierender Schichten über einem Bauteilgebiet mit dichtliegenden Transistorelementen
DE102007052053B4 (de) Eine Zugverformungsquelle unter Anwendung von Silizium/Germanium-Material in global verformtem Silizium
DE102007004862B4 (de) Verfahren zur Herstellung von Si-Ge enthaltenden Drain/Source-Gebieten in Transistoren mit geringerem Si/Ge-Verlust
DE102006030264B4 (de) Verfahren zur Herstellung von Transistoren mit einem Kanal mit biaxialer Verformung, die durch Silizium/Germanium in der Gateelektrode hervorgerufen wird
DE102009039521A1 (de) Verbesserte Füllbedingungen in einem Austauschgateverfahren unter Anwendung einer zugverspannten Deckschicht
DE102008063432B4 (de) Verfahren zum Einstellen der Verformung, die in einem Transistorkanal eines FET hervorgerufen wird, durch für die Schwellwerteinstellung vorgesehenes Halbleitermaterial
DE102008016512B4 (de) Erhöhen der Verspannungsübertragungseffizienz in einem Transistor durch Verringern der Abstandshalterbreite während der Drain- und Source-Implantationssequenz
DE102008011813B4 (de) Halbleiterbauelement mit einem Metallgatestapel mit reduzierter Höhe und Verfahren zur Herstellung des Bauelements
DE102006041006B4 (de) Verfahren zur Strukturierung von Kontaktätzstoppschichten unter Anwendung eines Planarisierungsprozesses
DE102010064291A1 (de) Transistoren mit Metallgateelektrodenstrukturen mit großem ε mit einem polykristallinen Halbleitermaterial und eingebetteten verformungsinduzierenden Halbleiterlegierungen
DE102008044983B4 (de) Verfahren zum Herstellen eines strukturierten verformten Substrats, insbesondere zur Herstellung verformter Transistoren mit geringerer Dicke der aktiven Schicht

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
8125 Change of the main classification

Ipc: H01L 21/8238 AFI20090109BHDE

8127 New person/name/address of the applicant

Owner name: AMD FAB 36 LIMITED LIABILITY COMPANY & CO. KG,, DE

Owner name: GLOBALFOUNDRIES INC., GRAND CAYMAN, KY

R081 Change of applicant/patentee

Owner name: GLOBALFOUNDRIES DRESDEN MODULE ONE LIMITED LIA, DE

Free format text: FORMER OWNER: AMD FAB 36 LIMITED LIABILITY CO, GLOBALFOUNDRIES INC., , KY

Effective date: 20110426

Owner name: GLOBALFOUNDRIES INC., KY

Free format text: FORMER OWNER: AMD FAB 36 LIMITED LIABILITY CO, GLOBALFOUNDRIES INC., , KY

Effective date: 20110426

Owner name: GLOBALFOUNDRIES DRESDEN MODULE ONE LIMITED LIA, DE

Free format text: FORMER OWNERS: AMD FAB 36 LIMITED LIABILITY COMPANY & CO. KG, 01109 DRESDEN, DE; GLOBALFOUNDRIES INC., GRAND CAYMAN, KY

Effective date: 20110426

Owner name: GLOBALFOUNDRIES INC., KY

Free format text: FORMER OWNERS: AMD FAB 36 LIMITED LIABILITY COMPANY & CO. KG, 01109 DRESDEN, DE; GLOBALFOUNDRIES INC., GRAND CAYMAN, KY

Effective date: 20110426

R020 Patent grant now final

Effective date: 20110820

R082 Change of representative

Representative=s name: GRUENECKER, KINKELDEY, STOCKMAIR & SCHWANHAEUSSER,

Representative=s name: GRUENECKER, KINKELDEY, STOCKMAIR & SCHWANHAEUS, DE

R081 Change of applicant/patentee

Owner name: GLOBALFOUNDRIES INC., KY

Free format text: FORMER OWNERS: GLOBALFOUNDRIES DRESDEN MODULE ONE LTD. LIABILITY COMPANY & CO. KG, 01109 DRESDEN, DE; GLOBALFOUNDRIES INC., GRAND CAYMAN, KY

Effective date: 20120125

Owner name: GLOBALFOUNDRIES DRESDEN MODULE ONE LIMITED LIA, DE

Free format text: FORMER OWNERS: GLOBALFOUNDRIES DRESDEN MODULE ONE LTD. LIABILITY COMPANY & CO. KG, 01109 DRESDEN, DE; GLOBALFOUNDRIES INC., GRAND CAYMAN, KY

Effective date: 20120125

Owner name: GLOBALFOUNDRIES DRESDEN MODULE ONE LIMITED LIA, DE

Free format text: FORMER OWNER: GLOBALFOUNDRIES DRESDEN MODULE , GLOBALFOUNDRIES INC., , KY

Effective date: 20120125

Owner name: GLOBALFOUNDRIES INC., KY

Free format text: FORMER OWNER: GLOBALFOUNDRIES DRESDEN MODULE , GLOBALFOUNDRIES INC., , KY

Effective date: 20120125

R082 Change of representative

Representative=s name: GRUENECKER PATENT- UND RECHTSANWAELTE PARTG MB, DE

Effective date: 20120125

Representative=s name: GRUENECKER, KINKELDEY, STOCKMAIR & SCHWANHAEUS, DE

Effective date: 20120125

R081 Change of applicant/patentee

Owner name: GLOBALFOUNDRIES DRESDEN MODULE ONE LIMITED LIA, DE

Free format text: FORMER OWNERS: GLOBALFOUNDRIES DRESDEN MODULE ONE LIMITED LIABILITY COMPANY & CO. KG, 01109 DRESDEN, DE; GLOBALFOUNDRIES INC., GRAND CAYMAN, KY

Owner name: GLOBALFOUNDRIES U.S. INC., SANTA CLARA, US

Free format text: FORMER OWNERS: GLOBALFOUNDRIES DRESDEN MODULE ONE LIMITED LIABILITY COMPANY & CO. KG, 01109 DRESDEN, DE; GLOBALFOUNDRIES INC., GRAND CAYMAN, KY

R082 Change of representative

Representative=s name: GRUENECKER PATENT- UND RECHTSANWAELTE PARTG MB, DE