DE102006041006B4 - Verfahren zur Strukturierung von Kontaktätzstoppschichten unter Anwendung eines Planarisierungsprozesses - Google Patents

Verfahren zur Strukturierung von Kontaktätzstoppschichten unter Anwendung eines Planarisierungsprozesses Download PDF

Info

Publication number
DE102006041006B4
DE102006041006B4 DE102006041006.8A DE102006041006A DE102006041006B4 DE 102006041006 B4 DE102006041006 B4 DE 102006041006B4 DE 102006041006 A DE102006041006 A DE 102006041006A DE 102006041006 B4 DE102006041006 B4 DE 102006041006B4
Authority
DE
Germany
Prior art keywords
layer
stress
interlayer dielectric
dielectric material
etch stop
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
DE102006041006.8A
Other languages
English (en)
Other versions
DE102006041006A1 (de
Inventor
Kai Frohberg
Sven Müller
Christoph Schwan
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Advanced Micro Devices Inc
Original Assignee
Advanced Micro Devices Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Advanced Micro Devices Inc filed Critical Advanced Micro Devices Inc
Priority to DE102006041006.8A priority Critical patent/DE102006041006B4/de
Priority to US11/692,267 priority patent/US7838354B2/en
Publication of DE102006041006A1 publication Critical patent/DE102006041006A1/de
Application granted granted Critical
Publication of DE102006041006B4 publication Critical patent/DE102006041006B4/de
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823418—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H01L21/823425—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures manufacturing common source or drain regions between a plurality of conductor-insulator-semiconductor structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/938—Lattice strain control or utilization
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/958—Passivation layer
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/97—Specified etch stop material

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

Verfahren mit:
Bilden einer ersten verspannungsinduzierenden Schicht (210) mit einer ersten Art innerer Verspannung über einem ersten Bauteilgebiet (250a) und einem zweiten Bauteilgebiet (250b), wobei das erste Bauteilgebiet (250a) einen ersten Transistor (252) und das zweite Bauteilgebiet (250b) einen zweiten Transistor (251) aufweist;
Bilden eines ersten Zwischenschichtdielektrikumsmaterials (237) über dem ersten und dem zweiten Bauteilgebiet (250a, 250b), wobei das erste Zwischenschichtdielektrikumsmaterial die erste Art innerer Verspannung aufweist und Höhendifferenzen einer Oberflächentopographie des ersten und des zweiten Bauteilgebiets (250a, 250b) reduziert in Folge einer Einebnung nach Abscheidung des ersten Zwischenschichtdielektrikums;
Bilden einer Lackmaske, die im Wesentlichen eine gleichförmige Dicke aufweist, über dem ersten Bauteilgebiet (250a)
selektives Entfernen der ersten verspannungsinduzierenden Schicht (210) und des ersten Zwischenschichtdielektrikummaterials von dem zweiten Bauteilgebiet (250b) unter Verwendung der Lackmaske;
selektives Bilden einer zweiten verspannungsinduzierenden Schicht (220) mit einer zweiten Art innerer Verspannung über dem zweiten Bauteilgebiet (250b); und
Bilden eines zweiten Zwischenschichtdielektrikumsmaterials über dem ersten und dem zweiten Bauteilgebiet (250a, 250b), wobei das zweite Zwischenschichtdielektrikumsmaterial die zweite Art innerer Verspannung aufweist.

Description

  • Gebiet der vorliegenden Erfindung
  • Im Allgemeinen betrifft die vorliegende Erfindung das Gebiet integrierter Schaltungen und betrifft insbesondere die Herstellung von Feldeffekttransistoren mit einem verformten Kanalgebiet.
  • Beschreibung des Stands der Technik
  • Integrierte Schaltungen weisen typischerweise eine große Anzahl an Schaltungselementen auf einer vorgegebenen Chipfläche auf, die gemäß einer spezifizierten Schaltungsanordnung angeordnet sind, wobei in komplexen Schaltungen der Feldeffekttransistor die wesentliche Schaltungskomponente darstellt. Es werden im Allgemeinen mehrere Prozesstechnologie aktuell eingesetzt, wobei für komplexe Schaltungen auf der Grundlage von Feldeffekttransistoren, etwa Mikroprozessoren, Speicherchips, und dergleichen, die CMOS-Technologie aktuell eine der vielversprechendsten Vorgehensweisen auf Grund der guten Eigenschaften im Hinblick auf die Arbeitsgeschwindigkeit und/oder Leistungsaufnahme und/oder Kosteneffizienz ist Während der Herstellung komplexer integrierter Schaltungen unter Anwendung der CMOS-Technologie werden Millionen komplementärer Transistoren, d. h. n-Kanaltransistoren und p-Kanaltransistoren, auf einem Substrat hergestellt, das eine kristalline Halbleiterschicht aufweist. Ein Feldeffekttransistor besitzt, unabhängig davon, ob ein n-Kanaltransistor oder ein p-Kanaltransistor betrachtet wird, sogenannte pn-Übergänge, die durch eine Grenzfläche stark dotierter Drain- und Sourcegebiete mit einem invers oder schwach dotierten Kanalgebeit gebildet werden, das zwischen dem Draingebiet und dem Sourcegebiet angeordnet ist. Die Leitfähigkeit des Kanalgebiets, d. h. das Durchlassstromvermögen des leitenden Kanals, wird durch eine Gateelektrode gesteuert, die über dem Kanalgebiet ausgebildet und davon durch eine dünne isolierende Schicht getrennt ist. Die Leitfähigkeit des Kanalgebiets beim Ausbilden eines leitenden Kanals auf Grund des Anlegens einer geeigneten Steuerspannung an die Gateelektrode hängt von der Dotierstoffkonzentration, der Beweglichkeit der Majoritätsladungsträger und - für eine gegebene Ausdehnung des Kanalgebiets in der Transistorbreitenrichtung - von dem Abstand zwischen dem Sourcegebiet und dem Draingebiet ab, der auch als Kanallänge bezeichnet wird. Somit bestimmt in Kombination mit der Fähigkeit, rasch einen leitenden Kanal unter der isolierenden Schicht beim Anlegen der Steuerspannung an die Gateelektrode aufzubauen, die Leitfähigkeit des Kanalgebiets im Wesentlichen das Leistungsverhalten der MOS-Transistoren. Somit wird die Verringerung der Kanallänge - und damit verbunden die Verringerung des Kanalwiderstands - zu einem wesentlichen Entwurfskriterium, um einen Anstieg der Arbeitsgeschwindigkeit integrierter Schaltungen zu erreichen.
  • Die Reduzierung der Transistorabmessungen zieht jedoch eine Reihe damit verknüpfter Probleme nach sich, die es zu lösen gilt, um nicht die durch das stetige Verringern der Kanallänge von MOS-Tranistoren erreichten Vorteile aufzuheben. Ein Problem in dieser Hinsicht ist das Entwickeln moderner Photolithographie- und Ätzverfahren, um zuverlässig und reproduzierbar Schaltungselemente mit kritischen Abmessungen, etwa die Gateelektrode von Transistoren, für jede neue Bauteilgeneration zu schaffen. Ferner sind äußerst anspruchsvolle Dotierstoffprofile in vertikaler Richtung sowie in lateraler Richtung in den Drain- und Sourcegebieten erforderlich, um für den geringen Schichtwiderstand und Kontaktwiderstand in Verbindung mit einer gewünschten Kanalsteuerbarkeit zu sorgen.
  • Da die ständige Größenreduzierung der kritischen Abmessungen, d. h. der Gatelänge der Transistoren, das Anpassen und möglicherweise das Neuentwickeln von Prozesstechniken erfordert, die die zuvor genannten komplexen Prozessschritte betreffen, wurde vorgeschlagen, das Bauteilverhalten der Transistorelemente nicht nur durch Verringern der Transistorabmessungen zu verbessern, sondern auch durch Erhöhen der Ladungsträgerbeweglichkeit in dem Kanalgebiet für eine vorgegebene Kanallänge. Im Prinzip können mindestens zwei Mechanismen in Kombinationen oder separat eingesetzt werden, um die Beweglichkeit der Ladungsträger in dem Kanalgebiet zu erhöhen. Erstens, die Dotierstoffkonzentration in dem Kanalgebiet kann verringert werden, wodurch Streuereignisse für die Ladungsträger seltener werden und damit die Leitfähigkeit erhöht wird. Das Reduzieren der Dotierstoffkonzentration in dem Kanalgebiet kann jedoch deutlich die Schwellwertspannung des Transistorbauelements verringern, während die geringere Kanallänge sogar eine erhöhte Dotierstoffkonzentration erfordern kann, um damit Kurzkanaleffekte zu beherrschen, wodurch eine Verringerung der Dotierstoffkonzentration eine wenig attraktive Lösung ist, sofern nicht andere Mechanismen entwickelt werden, um eine gewünschte Schwellwertspannung einzustellen. Zweitens, die Gitterstruktur in dem Kanalgebiet kann modifiziert werden, indem beispielsweise eine Zugverformung oder eine Zugverformung darin erzeugt wird, die zu einer modifizierten Beweglichkeit für Elektronen bzw. Löcher führt. Beispielsweise ergibt eine Druckverformung in dem Kanalgebiet einer Siliziumschicht mit einer standardmäßigen Kristallkonfiguration eine Zunahme der Beweglichkeit von Elektronen, was sich wiederum direkt in einem entsprechenden Zuwachs der Leitfähigkeit für n-Transistoren ausdrückt. Andererseits kann eine Druckverformung in dem Kanalgebiet die Beweglichkeit von Löchern erhöhen, wodurch die Möglichkeit geschaffen wird, das Leistungsverhalten von p-Transistoren zu verbessern. Folglich wurde vorgeschlagen, beispielsweise eine Silizium/Germanium-Schicht oder eine Silizium/Kohlenstoffschicht in oder unter dem Kanalgebiet einzubauen, um eine Zugverspannung oder Druckverspannung zu erzeugen. Obwohl das Transistorleistungsverhalten deutlich verbessert werden kann durch das Einführen von verformungsinduzierenden Schichten in oder unter dem Kanalgebiet, so müssen dennoch erhebliche Anstrengungen unternommen werden, um die Herstellung entsprechender verformungsinduzierender Schichten in die konventionelle und gut erprobte CMOS-Verfahrensabfolge einzubinden. Beispielsweise müssen zusätzliche epitaktische Wachstumsverfahren entwickelt und in den Prozessablauf integriert werden, um germanium- oder kohlenstoffenthaltende Verspannungsschichten an geeigneten Positionen in oder unter dem Kanalgebiet zu bilden. Somit wird die Prozesskomplexität deutlich erhöht, wodurch auch die Herstellungskosten ansteigen und die Gefahr für eine Verringerung der Produktionsausbeute wächst.
  • Daher wird häufig eine Technik eingesetzt, die das Erzeugen gewünschter Verspannungsbedingungen innerhalb des Kanalgebiets unterschiedlicher Transistorelemente ermöglicht, in dem Verspannungseigenschaften einer Kontaktätzstoppschicht eingestellt werden, die über der grundlegenden Transistorstruktur gebildet wird, um damit Kontaktöffnungen für die Gate-, Drain- und Source-Anschlüsse in einem Zwischenschichtdielektrikumsmaterial zu bilden. Die effektive Steuerung mechanischer Verspannung in dem Kanalgebiet, d. h. eine effektive Verspannungstechnologie, kann erreicht werden, indem individuell die innere Verspannung der Kontaktätzstoppschicht des entsprechenden Transistors eingestellt wird, um somit eine Kontaktätzstoppschicht mit einer inneren kompressiven Verspannung über einem p-Kanaltransistor zu bilden, während eine Kontaktätzstoppschicht mit einer inneren Zugverspannung über einem n-Kanaltransistor vorgesehen wird, wodurch in den entsprechenden Kanalgebieten eine Druckverformung bzw. eine Zugverformung erzeugt wird.
  • Typischerweise wird die Kontaktätzstoppschicht durch plasmaunterstützte chemische Dampfabscheideprozesse (PECVD) mit einem moderat hohen Maß an Konformität über dem Transistor gebildet, d. h. über der Gatestruktur, und den Drain- und Sourcegebieten, wobei beispielsweise Siliziumnitrid auf Grund seiner hohen Ätzselektivität in Bezug auf Siliziumdioxid, das ein gut etabliertes Zwischenschichtdielektrikumsmaterial ist, verwendet werden kann. Ferner kann Siliziumnitrid mittels PECVD mit hoher innerer Verspannung, beispielsweise bis zu 2 Gigapascal (GPa) oder deutlich höher an Zugverspannung oder Druckverspannung abgeschieden werden, wobei die Art und die Größe der inneren Verspannung effizient eingestellt werden können, indem geeignete Abscheideparameter gewählt werden. Beispielsweise repräsentieren der lonenbeschuss, der Abscheidedruck, die Substrattemperatur, die Art der Gaskomponenten entsprechende Parameter, die zum Erreichen der gewünschten inneren Verspannung verwendet werden können.
  • In einer typischen Prozesssequenz wird eine Kontaktätzstoppschicht mit einer Druckverformung über den Transistoren gebildet, nachdem entsprechende Metallsilizidgebiete hergestellt sind. Um die Silizidgebiete während der weiteren Strukturierungsprozesse zu schützen, kann eine Ätzstoppschicht vor dem Abscheiden der kompressiv verspannten Ätzstoppschicht vorgesehen werden. Danach wird die Ätzstoppschicht von dem n-Kanaltransistor entfernt, indem eine Lackmaske gebildet wird und der freiliegende Teil der Ätzstoppschicht geätzt wird, wobei die Ätzstoppschicht als ein Ätzstopp verwendet wird. Als nächstes wird eine dünne Ätzstoppschicht oder eine Ätzindikatorschicht gebildet, woran sich das Abscheiden einer Ätzstoppschicht mit Zugverspannung anschließt, die nachfolgend von dem p-Kanaltransistor auf der Grundlage einer entsprechenden Lackmaske und der Ätzindikatorschicht entfernt wird. In dieser Fertigungsabfolge wird jedoch ein geringerer Leistungszuwachs in Schaltungsbereichen beobachtet, in denen dicht angeordnete NMOS-Bauelemente enthalten sind.
  • Die Internationale Patentanmeldung WO 2006/093730 A1 offenbart ein Verfahren zum Bilden von verspannten Dual-Siliziumnitrid-Beschichtungen für CMOS-Bauteile, wobei eine plane Oxid-Topographieschicht zum Einsatz kommt.
  • Die Patentschrift US 6 939 814 B2 offenbart Verfahren zum Steigern der Ladungsträgermobilität in n-Kanal-Feldeffekttransistoren und p-Kanal-Feldeffekttransistoren, die auf einem gemeinsamen Substrat gebildet sind.
  • Die Patentschrift US 6 825 529 B2 offenbart Verfahren zum Bilden von spannungsinduzierenden Seitenwandabstandselementen von Feldeffekttransistoren.
  • Die DE 10 2004 057762 A1 offenbart ein Verfahren zum Ausbilden eines Feldeffekttransistors mit einem verspannten Kanalgebiet. Dabei wird eine erste verspannungsinduzierende Schicht über einem ersten und einem zweiten Bauteilgebiet gebildet, und anschließend wird eine Einebnungsschicht über dem ersten und dem zweiten Bauteilgebiet gebildet, um die Oberflächentopographie des ersten und zweiten Bauteilgebiets einzuebnen. Anschließend wird das erste Bauteilgebiet abgedeckt und es wird die Einebnungsschicht und die erste verspannungsinduzierende Schicht vom zweiten Bauteilgebiet entfernt.
  • Desweiteren zeigt die US 2003/0186529 A1 ein Verfahren zum Herstellen einer Halbleitervorrichtung mit einer Kontaktdurchführungsöffnung.
  • Die US 2006/0160314 A1 zeigt ein Substrat mit Silizium-Germanium-Material und einer unter Spannung stehenden Siliziumnitridschicht. Desweiteren zeigt die US 5229326 A ein Verfahren zum Herstellen eines elektrischen Kontakts mit einem aktiven Gebiet durch eine Kontaktöffnung im Submikrometerbereich und eine entsprechende Halbleitervorrichtung.
  • Angesichts der zuvor beschriebenen Situation besteht ein Bedarf für eine verbesserte Technik zur Strukturierung von Kontaktätzstoppschichten unterschiedlicher Verspannung, wobei die zuvor erkannten Probleme vermieden oder zumindest reduziert werden.
  • Überblick über die Erfindung
  • Im Allgemeinen richtet sich die vorliegende Erfindung an eine Technik zur Herstellung einer verspannten Verspannungsschicht bzw. darüber liegenden Schicht über Halbleiterbauelementen mit einer ausgeprägten Oberflächentopographie, etwa Feldeffekttransistoren, und dergleichen, wobei die verspannte Verspannungsschicht selektiv auf der Grundlage einer geeignet bemessenen Ätzmaske entfernt wird, die auf der Grundlage eines entsprechenden Photolithographieprozesses hergestellt wird. Um das Erzeugen von Schichtresten beim selektiven Entfernen der entfernten Verspannungsschicht zu reduzieren, wird der Photolithographieprozess auf der Grundlage einer Oberfläche ausgeführt, die eine geringere Oberflächentopographie aufweist. Folglich können der entsprechende Lithographieprozess und der nachfolgende selektive Ätzprozess mit verbesserter Gleichmäßigkeit ausgeführt werden, wodurch die Auswirkung von Restbereichen der verspannten Verspannungsschicht während der weiteren Bearbeitung reduziert wird, wenn eine weitere -verspannte Schicht über freiliegenden Bauteilgebieten gebildet wird. Folglich kann die Effizienz eines entsprechenden Prozessablaufs zum individuellen Bereitstellen entsprechender verspannter Verspannungsschichten über speziellen Bauteilgebieten, die die entsprechenden Transistorelemente mit einschließen, deutlich verbessert werden.
  • Die Aufgabe wird erfindungsgemäß durch ein Verfahren mit den Merkmalen des Anspruchs 1 gelöst.
  • Figurenliste
  • Weitere Vorteile, Aufgaben und Ausführungsformen der vorliegenden Erfindung sind in den angefügten Patentansprüchen definiert und gehen deutlicher aus der folgenden detaillierten Beschreibung hervor, wenn diese mit Bezug zu den begleitenden Zeichnungen studiert wird, in denen:
    • 1a bis 1c schematisch Querschnittsansichten eines Halbleiterbauelements während diverser Fertigungsphasen zum Strukturieren einer verspannten Verspannungsschicht auf der Grundlage einer eingeebneten Oberflächentopographie zeigt, bevor eine zweite verspannte Verspannungsschicht gebildet wird;
    • 1d schematisch eine Einebnungsschicht zeigt, die durch Ausführen eines zusätzlichen Einebnungsprozesses erhalten wird;
    • 1e bis 1f schematisch Querschnittsansichten eines Halbleiterbauelements in weiter fortgeschrittenen Fertigungsphasen zeigen, wobei entsprechende verspannte Verspannungsschichten mit unterschiedlicher innerer Verspannung gebildet werden und die verspannten Verspannungsschichten als Kontaktätzstoppschichten verwendet werden;
    • 2a bis 2b schematisch Querschnittsansichten eines Halbleiterbauelements zeigen, das unterschiedlich verspannte Kontaktätzstoppschichten unter Anwendung eines Zwischenschichtdielektrikumsmaterials erhält, um eine verbesserte Oberflächentopographie gemäß einer Ausführungsform der Erfindung zu schaffen; und
    • 2c und 2d schematisch Querschnittsansichten eines Halbleiterbauelements mit unterschiedlich verspannten Kontaktätzstoppschichten in Verbindung mit weiteren verspannungsinduzierenden Quellen gemäß weiterer anschaulicher Ausführungsformen der vorliegenden Erfindung zeigen.
  • Detaillierte Beschreibung
  • 1a zeigt schematisch ein Halbleiterbauelement 100 mit einem Substrat 101, das ein beliebiges geeignetes Substrat repräsentieren kann, um darauf und darin entsprechende Schaltungselemente, etwa Transistoren, Kondensatoren, und dergleichen zu bilden. Beispielsweise repräsentiert das Substrat 101 ein geeignetes Trägermaterial mit einer darauf ausgebildeten geeigneten Halbleiterschicht 102, etwa einer siliziumbasierten Schicht, und dergleichen, wobei die Halbleiterschicht 102 auf einem kristallinen Basismaterial angeordnet sein kann, wenn das Substrat 101 ein Halbleitervollsubstrat repräsentiert, oder die Halbeleiterschicht 102 kann auf einer vergrabenen isolierenden Schicht (nicht gezeigt) gebildet sein, um damit eine SOI- (Halbleiter-auf-Isolator-) Konfiguration zu schaffen. In anschaulichen Ausführungsformen repräsentiert die Halbleiterschicht 102 ein Siliziummaterial, da der überwiegende Anteil an komplexen integrierten Schaltungen auf der Grundlage von Silizium gebildet wird, dessen Eigenschaften im Hinblick auf die Ladungsträgerbeweglichkeit auf Grundlage von verformungsinduzierenden Mechanismen effizient eingestellt werden können, wie dies zuvor beschrieben ist. Ferner ist ein erstes Bauteilgebiet 150A und ein zweites Bauteilgebiet 150B über dem Substrat 101 beispielsweise durch entsprechende Isolationsstrukturen (nicht gezeigt), etwa flache Grabenisolationen, und dergleichen, gebildet, oder diese Gebiete können durch funktionale Unterschiede, etwa Logikbereiche einer komplexen Schaltung im Gegensatz zu Speicherbereichen, und dergleichen definiert sein. Folglich können entsprechende Schaltungselemente in dem ersten und dem zweiten Bauteilgebiet 150A, 150B vorgesehen sein, die eine unterschiedliche Art an Verformung erfordern, die in den entsprechenden Bereichen der Halbleiterschicht 102 hervorgerufen wird. Der Einfachheit halber sind entsprechende Schaltungselemente, etwa Feldeffekttransistoren 151 nur in dem zweiten Bauteilgebiet 150B gezeigt. In dieser Fertigungsphase können die entsprechenden Transistoren 151 Drain- und Sourcegebiete 103 aufweisen, die entsprechende Kanalgebiete 104 definieren, über denen entsprechende Gateelektroden 106 ausgebildet sind, die von den Kanalgebieten 104 durch entsprechende Gateisolationsschichten 105 getrennt sind. Beispielsweise können die Transistoren 151 n-Kanaltransistoren repräsentieren, die den entsprechenden verformungsinduzierenden Mechanismus erhalten, um damit eine entsprechende Zugverformung in den Kanalgebieten 104 zu erzeugen. In anderen anschaulichen Ausführungsformen können die Transistoren 151 p-Kanaltransistoren repräsentieren, abhängig von den Bauteil- und Prozesserfordernissen. In ähnlicher Weise können in dem ersten Bauteilgebiet 150A entsprechende Schaltungselemente (nicht gezeigt) vorgesehen sein, die eine andere Art an verformungsinduzierenden Mechanismus erfordern. Die Transistoren 151 können dicht gepackte Bauelemente repräsentieren, wobei ein Abstand zwischen benachbarten Gateelektroden 106 im Bereich von mehreren 100 nm oder sogar weniger liegen kann, während eine Gatelänge, d. h. die horizontale Ausdehnung der Gateelektroden 106 in 1a, ungefähr 90 nm oder deutlich weniger, etwa 50 nm und weniger betragen kann.
  • Des weiteren umfassen die Transistoren 151 entsprechende Abstandshalterstrukturen 107, die in Abhängigkeit von den Bauteil- und Prozesserfordernissen eine geeignete Konfiguration aufweisen. Des weiteren können Metallsilizidgebiete 108 bei Bedarf vorgesehen sein, um damit die Leitfähigkeit der Drain- und Sourcegebiete 103 und der Gateelektroden 106 zu verbessern. Des weiteren ist eine erste verspannte Verspannungsschicht 110 über dem ersten und dem zweiten Bauteilgebiet 150A, 150B gebildet, wobei in einigen anschaulichen Ausführungsformen, wie in 1a gezeigt ist, eine entsprechende Ätzstoppschicht 115 mit einer hohen Ätzselektivität in Bezug auf das Material der Oberschicht 110 vorgesehen ist. Beispielsweise kann die Ätzstoppschicht 115 aus Siliziumdioxid aufgebaut sein, während die erste verspannte Verspannungsschicht 110 aus Siliziumnitrid gebildet ist, das eine gewünschte hohe innere Verspannung von ungefähr 1,5 GPa oder höher beispielsweise an kompressiver Verspannung aufweist, wenn die erste Verspannungsschicht 110 als eine verformungsinduzierende Quelle für das erste Bauteilgebiet 150A vorgesehen ist. In anderen anschaulichen Ausführungsformen wird die Ätzstoppschicht 115 nicht vorgesehen, wenn ein entsprechender in den Transistoren 151 beim selektiven Entfernen der Oberschicht 110 hervorgerufene Ätzschaden akzeptabel ist. Ferner kann in dieser Fertigungsphase das Halbleiterbauelement 100 eine Einebnungsschicht 130 aufweisen, die aus einem geeigneten Material hergestellt ist, etwa einem Polymermaterial, einem Lackmaterial oder anderen dielektrischen Materialien, wie dies nachfolgend detaillierter mit Bezug zu den 2a bis 2d beschrieben ist. Die Einebnungsschicht 130 kann aus einem Material aufgebaut sein, das in zuverlässiger Weise selektiv zu der Oberschicht 110 entfernt werden kann, wie dies nachfolgend beschrieben ist.
  • Ein Prozessablauf zur Herstellung des Halbleiterbauelements 100, wie es in 1a gezeigt ist, kann die folgenden Prozesse umfassen. Die Transistoren 151 und andere Schaltungselemente können auf der Grundlage gut etablierter Fertigungsverfahren hergestellt werden. D. h., die Gateelektroden 106 und die Gateisolationsschichten 105 können auf Grundlage moderner Abscheide/Oxidationstechniken, Photolithographieverfahren und Ätztechniken gebildet werden, wobei die komplexen Dotierstoffprofile in den Kanalgebieten 104 und in den Drain- und Sourcegebieten 103 durch geeignete Implantationsprozesse, Diffusionsprozesse, epitaktische Wachstumsprozesse, und dergleichen, abhängig von den Prozess- und Bauteilerfordernissen geschaffen werden können, wobei die entsprechenden Abstandshalterstrukturen 107 in der entsprechenden Fertigungsphase in geeigneter Weise vorgesehen werden, um bei Bedarf als eine effiziente Implantationsmaske zu dienen. Danach werden die Metallsilizidgebiete 108 hergestellt, wobei vor oder nach der Herstellung der Metallsilizidgebiete 108 geeignete Ausheizprozesse ausgeführt werden, um Dotiermittel zu aktivieren, Kristallschäden zu rekristallisieren und die Metallsilizidgebiete 108 thermisch zu stabilisieren. Danach wird die Ätzstoppschicht 115, falls diese vorgesehen ist, auf der Grundlage gut etablierter CVD- (chemische Dampfabscheide-) Prozesse hergestellt, wobei beispielsweise Siliziumdioxid mit einer gewünschten Dicke von mehreren Nanometern oder mehr, abhängig von den Bauteilerfordernissen, aufgebracht wird. Danach wird die erste Verspannungsschicht 110 abgeschieden, beispielsweise auf der Grundlage eines plasmaunterstützten CVD-Prozesses, in welchem entsprechende Prozessparameter, etwa der lonenbeschuss, der Abscheidedruck, die Temperatur, der Gasdurchfluss und dergleichen in geeigneter Weise eingestellt werden, um eine gewünschte Verspannung des auf der Oberschicht 115 abgeschiedenen Materials oder direkt auf den entsprechenden Metallsilizidgebieten 108 und den Seitenwandabstandshalterstrukturen 107 abgeschiedenen Materials zu erhalten. Abhängig von den entsprechenden Prozessparametern und insbesondere abhängig von dem Ausmaß an lonenbeschuss während des Abscheideprozesses wird eine hohe Zugverspannung oder eine hohe Druckverspannung bis zu ungefähr 2 GPa oder sogar höher in Bezug auf das darunter liegende Material erzeugt. Ferner kann eine Dicke der Schicht 110 so gewählt werden, dass der gewünschte Pegel an Verspannung erreicht wird, während in einigen anschaulichen Ausführungsformen die Dicke der Oberschicht 110 zusätzlich im Hinblick auf die Ätzstoppeigenschaften während eines späteren anisotropen Ätzprozesses zur Herstellung entsprechender Kontaktöffnungen in einem Zwischenschichtdielektrikumsmaterial, das danach zu bilden ist, eingestellt werden. Anschließend wir die Einebnungsschicht 130 gebildet, wobei in einigen anschaulichen Ausführungsformen dies auf der Grundlage eines geeigneten Polymermaterials erreicht wird, das durch gut etablierte Aufschleuderverfahren aufgebracht wird, um damit ein äußerst nicht-konformes Abscheideverhalten zu erreichen, wodurch Höhendifferenzen in der Oberflächentopographie des ersten und des zweiten Bauteilgebiets 150A, 150B deutlich verringert werden. Danach kann das entsprechende Material der Einebnungsschicht 130 (in seinem äußerst deformierbaren Zustand) geeignet behandelt werden, beispielsweise bei erhöhten Temperaturen ausgehärtet oder durch Strahlung ausgehärtet werden, und dergleichen, um damit einen äußerst nicht-deformierbaren Zustand für die weitere Beareitung des Bauelements 100 bereitzustellen. In anderen anschaulichen Ausführungsformen wird die Planarisierungsschicht bzw. Einebnungsschicht 130 durch andere Abscheideverfahren aufgebracht, etwa CVD mit einem im Wesentlichen fließartigen Abscheideverhalten, um Höhendifferenzen deutlich zu verringern, so dass damit die Effizienz eines nachfolgenden Lithographieprozesses verbessert wird.
  • 1b zeigt schematisch das Halbleiterbauelement 100 in einem weiter fortgeschrittenen Herstellungsstadium. Hier ist eine Lackschicht 131 auf der Einebnungsschicht 130 gebildet, wobei die deutlich reduzierte Oberflächentopographie, die durch die Einebnungsschicht 130 geschaffen wird, zu einer im Wesentlichen gleichförmigen Schichtdicke 131d der Lackschicht 131 führt. Folglich kann während einer Belichtung 132 eine deutlich verbesserte Belichtungsgleichmäßigkeit erreicht werden, so dass der belichtete Bereich der Lackschicht 131 mit erhöhter Effizienz im Vergleich zu konventionellen Verfahren entfernt werden kann, in denen die Lackschicht 131 typischerweise ohne die Einebnungsschicht 130 vorgesehen wird, woraus sich deutliche Dickenvariationen ergeben, die konventioneller Weise den Belichtungsprozess 132 negativ beeinflussen können, wie dies zuvor beschrieben ist. In einigen anschaulichen Ausführungsformen kann die Einebnungsschicht 130 zusätzlich so ausgewählt sein, dass diese als eine effiziente ARC- (antireflektierende) Beschichtung dient, wodurch die Effizienz des Belichtungsprozesses 132 noch weiter verbessert wird. Danach wird die Lackschicht 131 entwickelt, um eine entsprechende Lackmaske zu schaffen, und der freiliegende Bereich der Einebnungsschicht 130 kann entfernt werden.
  • 1c zeigt schematisch das Halbleiterbauelement 100 nach der oben beschriebenen Prozesssequenz. D. h., das Bauelement 100 umfasst eine Lackmaske 131A und die entsprechende strukturierte Einebnungsschicht, die nunmehr als 130A bezeichnet wird, die zuverlässig das erste Bauteilgebiet 150A abdeckt, während das zweite Bauteilgebiet 150B freiliegt, ohne dass im Wesentlichen Lack- oder Polymerreste vorhanden sind, die ansonsten den nachfolgenden Ätzprozess zu selektiven Entfernen des freiliegenden Bereichs der ersten Verspannungsschicht 110 beeinflussen könnten. Folglich kann die Verspannungschicht 110 effizient in dem zweiten Bauteilgebiet 150B auf der Grundlage gut etablierter selektiver Ätzrezepte entfernt werden, wobei die Lackmaske 131A und/oder die strukturierte Einebnungsschicht 130A als eine Ätzmaske verwendet werden. Danach wird die weitere Bearbeitung so fortgesetzt, wie dies mit Bezug zu den 1e und 1f später beschrieben ist.
  • 1d zeigt schematisch das Halbleiterbauelement 100 in einem weiteren Prozessstadium. Es wird die Einebnungsschicht 130 aus einem geeigneten Material und einer geeigneten Abscheidetechnik hergestellt, wobei eine verbleibende Oberflächentopographie noch weiter verringert werden kann, indem ein zusätzlicher Einebnungsprozess 133 ausgeführt wird, der einen chemisch-mechanischen Polier- (CMP) Prozess oder eine andere Einebnungstechnik beinhalten kann. Wenn beispielsweise die Einebnungsschicht 130 in einem äußert deformierbaren Zustand bereitgestellt wird, kann der Einebnungsprozess 133 durch mechanisches Kontaktieren der Einebnungsschicht 130 in ihrem gut deformierbaren Zustand ausgeführt werden, um damit noch bestehende Höhendifferenzen der Schicht 130 zu verringern. Beispielsweise kann eine deformierende Fläche oder ein Stempel (nicht gezeigt) mit der Schicht 130 in Kontakt gebracht werden, oder es kann eine einebnende Walze über das Bauelement 100 bewegt werden, um damit eine Oberflächentopographie mit besserer Planarität zu erreichen. Folglich können sogar sehr ausgeprägte Oberflächentopographien des darunter liegenden Bauteilgebiets in effizienter Weise eingeebnet werden.
  • Ferner zeigt 1d eine weitere anschauliche Ausführungsform, in der mit oder ohne den Einebnungsprozess 133 die erste verspannte Verspannungsschicht 110 als eine äußerst nicht-konforme Schicht gebildet wird, um damit den Verspannungsübertragungsmechanismus für Schaltungselemente dem ersten Bauteilgebiet 150 (nicht gezeigt) zu verbessern, wodurch eine größere Menge an „horizontal“ abgeschiedenem Material der Verspannungsschicht 110 bereitgestellt wird, um effizienter die entsprechende Verspannung zu den darunter liegenden horizontalen Bauteilbereichen zu übertragen. Beispielsweise kann die entsprechende nicht-konforme Abscheidung jedoch zu einem entsprechenden nicht-konformen Abscheideverhalten in dem zweiten Bauteilgebiet 150B führen, wodurch die ausgeprägte Oberflächentopographie weiter verstärkt wird. Beispielsweise kann eine nicht-konforme Abscheidung der Verspannungschicht 110, die eine positive Auswirkung in dem ersten Bauteilgebiet 150A aufweisen kann, als ein Verhältnis einer Dicke 110S an einer im Wesentlichen vertikalen Bauteiloberfläche und einer Dicke 110T an einer im Wesentlichen horizontalen Bauteilfläche verstanden werden, wobei das entsprechende Verhältnis bis 0,7 oder deutlich kleiner ist. Somit kann durch Vorsehen der Einebnungsschicht 130 möglicherweise in Verbindung mit dem weiteren Einebnungsprozess 133 selbst eine sehr ausgeprägte Oberflächentopographie, die beispielsweise durch eine äußert nicht-konforme Abscheidung der Schicht 110 hervorgerufen wird, in effizienter Weise reduziert werden, um damit eine bessere Gleichmäßigkeit des entsprechenden Belichtungsprozesses 132 zu erreichen, wie dies zuvor beschrieben ist.
  • 1e zeigt schematisch das Halbleiterbauelement 100 mit einem weiter fortgeschrittenen Herstellungsstadium. Hier besitzt das Bauelement eine darauf ausgebildete zweite verspannte Verspannungsschicht 120, die eine hohe innere Verspannung aufweisen kann, um damit das Leistungsverhalten der entsprechenden Schaltungselemente in dem zweiten Bauteilgebiet 150B zu verbessern, d. h. das Verhalten der Transistoren 151. Des weiteren kann das Bauelement 100 eine Ätzindikatorschicht 118 aufweisen, die aus Siliziumdioxid und dergleichen aufgebaut sein kann, und die verwendbar ist, um einen entsprechenden Ätzprozess zum selektiven Entfernen der zweiten Verspannungsschicht 120 von dem ersten Bauteilgebiet 150A auf der Grundlage einer weiteren Ätzmaske 134 zu entfernen.
  • Die Ätzindikatorschicht 118 kann auf der Grundlage gut etablierter Abscheideverfahren, etwa plasmaunterstützter CVD, und dergleichen hergestellt werden, wobei die zweite Verspannungsschicht 120 auf der Grundlage eines plasmaunterstützten CVD-Prozesses geschaffen wird, in welchem die entsprechenden Prozessparameter eingestellt werden, um damit die gewünschte höhere innere Verspannung zu erhalten. Beispielsweise kann die Schicht 120 eine hohe Zugverspannung aufweisen, wenn die entsprechenden Transistorelemente 151 n-Kanaltransistoren repräsentieren, die eine hohe Zugverformung in den entsprechenden Kanalgebieten 104 erfordern. Ferner wird in einigen anschaulichen Ausführungsformen die Maske 134, die eine Lackmaske repräsentieren kann, auf der Grundlage einer weiteren optionalen Einebnungsschicht 135 gebildet, die hier durch gestrichelte Linien angedeutet ist, wenn eine zuverlässige Entfernung entsprechender Schichtbereiche der zweiten Verspannungsschicht 120 in dem ersten Bauteilgebiet 150A als kritisch bewertet wird. Es sollte jedoch beachtet werden, dass das Entfernen der zweiten Schicht 120 in dem ersten Bauteilgebiet 150A in vielen Fällen weniger kritisch ist, da entsprechende Schichtreste im Wesentlichen den gesamten Verspannungstransfermechanismus, der durch die Verspannungsschicht 110 geschaffen wird, nicht beeinflussen. Auf der Grundlage der Maske 134 kann dann die zweite Verspannungsschicht 120 selektiv von dem ersten Bauteilgebiet 150A auf der Grundlage gut etablierter selektiver Ätzrezepte entfernt werden, wobei die Ätzindikatorschicht 118 benutzt werden kann, um ein zuverlässiges Signal zum Steuern des entsprechenden Ätzprozesses zu gewinnen. In anderen anschaulichen Ausführungsformen wird die Ätzindikatorschicht 118 mit einer ausreichenden Dicke bereitgestellt, um als eine Ätzstoppschicht für das selektive Entfernen der zweiten Verspannungsschicht 120 zu dienen, wenn die entsprechende kombinierte Dicke der Schichten 115 und 118 in dem zweiten Bauteilgebiet 150B den Verspannungstransfermechanismus nicht unerwünscht beeinträchtigt.
  • 1f zeigt schematisch das Halbleiterbauelement in einem weiter fortgeschrittenen Herstellungsstadium, wobei ein Zwischenschichtdielektrikumsmaterial 136 über dem ersten und dem zweiten Bauteilgebiet 150A, 150B gebildet ist, wobei darin ausgebildet entsprechende Kontaktöffnungen 136a, 136b vorgesehen sind. Das Zwischenschichtdielektrikumsmaterial 136 kann auf der Grundlage etablierter Rezepte geschaffen werden, beispielsweise auf der Grundlage eines plasmaunterstützten CVD-Prozesses unter Anwendung von TEOS als Vorstufenmaterial, um ein Siliziumdioxidmaterial mit einem hohen Maß an mechanischer Stabilität zu bilden. Danach wird eine entsprechende Ätzmaske (nicht gezeigt) gebildet und in einem anisotropen Ätzprozess verwendet, um damit die Kontaktöffnungen 136A, 136B zu bilden, wobei die entsprechenden Verspannungsschichten 120 und 110 als effiziente Ätzstoppschichten dienen. Diese Schichten werden nachfolgend in Verbindung mit etwaigen darunter liegenden Schichten, etwa der Ätzindikatorschicht 118 und/oder der Ätzstoppschicht 115 in entsprechend gestalteten Ätzprozessen geöffnet.
  • Folglich kann auf Grund der zusätzlichen Einebnung der Oberflächentopographie vor dem eigentlichen Strukturieren der erste Verspannungsschicht 110 ein deutlich verbesserter Strukturierungsprozess erreicht werden, selbst über dem Bauteilgebiet 150B mit der ausgeprägten Oberflächentopographie. Somit kann die entsprechende durch die zweite Verspannungsschicht 120 in den entsprechenden Transistorelementen 151 hervorgerufene Verformung deutlich auf Grund einer merklichen Verringerung unerwünschter Schichtreste der ersten Verspannungsschicht 110 in dem zweiten Bauteilgebiet 150B verbessert werden. Ferner kann in einigen anschaulichen Ausführungsformen die entsprechende Oberflächentopographie noch weiter verbessert werden, indem bewusst eine oder beide der Verspannungschichten 110 und 120 als eine äußerst nicht-konforme Verspannungsschicht vorgesehen wird, die dann jedoch die weitere Bearbeitung nicht negativ beeinflusst. Beispielsweise kann in 1e die zweite Verspannungschicht 120 als eine im Wesentlichen nicht-konforme Materialschicht vorgesehen werden, wodurch eine ausgeprägte Oberflächentopographie in dem ersten Bauteilgebiet 150A geschaffen wird, die dann auch auf der Grundlage der optionalen Einebnungsschicht 135 effizient reduziert werden kann, wodurch auch der entsprechende Strukturierungsprozess verbessert wird. Bei Bedarf kann der zusätzliche Einebnungsprozess 133 eine weitere Reduzierung einer Restungleichmäßigkeit bewirken.
  • Mit Bezug zu den 2a bis 2d werden nunmehr anschauliche Ausführungsformen der vorliegenden Erfindung beschrieben, in denen eine Einebnung einer Oberflächentopographie auf der Grundlage des Vorsehens eines ersten Bereichs eines Zwischenschichtdielektrikumsmaterials erreicht wird, das für spezifizierte Bauteilbereiche beibehalten wird, um damit als eine Ätzstoppschicht während eines nachfolgenden selektiven Entfernens einer zweiten verspannten Verspannungsschicht zu dienen.
  • 2a zeigt schematisch ein Halbleiterbauelement 200 mit einem ersten Bauteilgebiet 250A und einem zweiten Bauteilgebiet 250B, die über einem Substrat 201 ausgebildet sind, das ferner eine Halbleiterschicht 202 aufweist. In Bezug auf das Substrat 201 und die Halbleiterschicht 202 gelten die gleichen Kriterien, wie sie zuvor mit Bezug zu dem Bauelement 100 erläutert sind. Des weiteren kann das erste Bauteilgebiet 250A einen ersten Transistor 252 aufweisen, der beispielsweise einen p-Kanaltransistor repräsentiert, oder einen beliebigen anderen Transistor, der eine spezielle Art innerer Verspannung erfordert, die von einer ersten Verspannungsschicht 210 geliefert wird, die über dem ersten und dem zweiten Bauteilgebiet 250A, 250B ausgebildet ist. Ferner sind in dem zweiten Bauteilgebiet 250B entsprechende Transistoren 251 vorgesehen, beispielsweise in Form von n-Kanaltransistoren, und dergleichen. Es sollte beachtet werden, dass eine beliebige andere Konfiguration der Transistoren 252, 251 in der vorliegenden Erfindung berücksichtigt ist, wobei die Transistoren 251 eine unterschiedliche Art an Verformung oder zumindest eine andere Größe im Vergleich zu dem Transistor 252 erfordern. Die entsprechenden Transistoren 251, 252 können sich in ihrer Leitfähigkeitsart, der Transistorkonfiguration und dergleichen unterscheiden, wobei der Einfachheit halber derartige Unterschiede in den Zeichnungen nicht gezeigt sind. Somit werden die entsprechenden Komponenten der Transistoren als im Wesentlichen identisch dargestellt, wobei beachtet werden sollte, dass die entsprechenden Komponenten dennoch für die unterschiedlichen Transistoren 251, 252 unterschiedlich sein können. Somit weisen die Transistoren 251, 252 jeweils entsprechend Drain- und Sourcegebiete 203 auf, die durch entsprechende Kanalgebiete 204 getrennt sind. Des weiteren sind Gateelektroden 206 vorgesehen, die auf entsprechenden Gateisolationsschichten 205 gebildet sind, wobei geeignete Seitenwandstrukturen 207 an den entsprechenden Seitenwänden der Gateelektroden 206 gebildet sein können. Des weiteren können Metallsilizidgebiete 208 gemäß den Bauteilerfordernissen vorgesehen werden. Im Hinblick auf die Komponenten 203 bis 207 gelten die gleichen Kriterien, wie sie zuvor mit Bezug zu dem Bauelement 100 beschrieben sind. Ferner ist in dieser Fertigungsphase eine Ätzstoppschicht 215 auf den Transistoren 251 und 252 ausgebildet, woran sich die Verspannungsschicht 210 und eine Einebnungsschicht 237 anschließt, die in Form eines geeigneten Zwischenschichtdielektrikumsmaterials vorgesehen ist, etwa Siliziumdioxid, und dergleichen. Des weiteren ist eine entsprechende Ätzmaske 213, etwa eine Lackmaske 231, vorgesehen, um das erste Bauteilgebiet 250A abzudecken, während das zweite Bauteilgebiet 250B freiliegt.
  • Das Halbleiterbauelement 200, wie es in 2a gezeigt ist, kann auf der Grundlage im Wesentlichen der gleichen Prozesse hergestellt werden, wie sie zuvor mit Bezug zu dem Bauelement 100 beschrieben sind. Ferner kann nach dem Herstellen der ersten Schicht 210 das Zwischenschichtdielektrikumsmaterial 237 auf der Grundlage einer geeigneten Abscheidetechnik, etwa plasmaunterstützter CVD, hergestellt werden, wenn ein hoch stabiles Siliziumdioxid als für das Material 237 geeignet erachtet wird. In anderen anschaulichen Ausführungsformen wird das Zwischenschichtdielektrikumsmaterial 237 in Form eines weniger stabilen Siliziumdioxids vorgesehen, das auf der Grundlage eines subatmosphärischen thermischen CVD-Prozesses gebildet wird, was typischerweise zu einem Material führt, das eine Zugverspannung aufweist, während ein entsprechender plasmaunterstützter CVD-Prozess für Siliziumdioxid auf der Grundlage von TEOS eine hohe Druckverspannung für das Material 237 liefert. Erfindungsgemäß wird das Material nach der Abscheidung zusätzlich eingeebnet beispielsweise durch einen CMP-Prozess, um eine entsprechende Oberflächentopographie mit reduzierten Höhendifferenzen zur Verbesserung eines entsprechenden Lithographieprozesses zu bildende Maske 231 zu schaffen, wie dies zuvor erläutert ist. Wenn beispielsweise Siliziumdioxid auf der Grundlage eines PECVD-Prozesses gebildet wird, kann die resultierende Schicht eine ausgeprägte Oberflächentopographie auf Grund der darunter liegenden Topographie aufweisen und es wird ein entsprechender CMP-Prozess ausgeführt, um die gewünschte verbesserte Oberflächentopographie zu erhalten. Auf Grund der hohen mechanischen Stabilität beeinflusst dabei der entsprechende CMP-Prozess die Gesamteigenschaften des Materials 237 und der darunter liegenden Komponente nicht in unerwünschter Weise. In anderen anschaulichen Ausführungsformen liefert der subatmosphärische CVD-Prozess ein im Wesentlichen fließartiges Abscheideverhalten, was zu einer geeigneten Oberflächentopographie führen kann, ohne dass weitere Einebnungsprozesse, jedoch nicht erfindungsgemäß, vorgesehen werden. In anderen Fällen kann Siliziumdioxid, das durch einen subatmosphärischen CVD-Absageprozess gebildet wird, mittels eines nachfolgenden Einebnungsschrittes, beispielsweise auf der Grundlage von CMP behandelt werden. In diesem Falle kann die schließlich erhaltene Zugverspannung deutlich reduziert werden oder kann sogar in eine kompressive Verspannung auf Grund des Einbaus von Feuchtigkeit in das dielektrische Material 237 während des CMP-Prozesses umgewandelt werden, wobei geeignete verspannungseinstellende Behandlungen in einer späteren Phase ausgeführt werden können, um die gewünschte Art an Verspannung in dem Material 237 zu erhalten.
  • Auf der Grundlage der verbesserten Oberflächentopographie, die durch die Einebnungsschicht 237 geschaffen wird, d. h. das Zwischenschichtdielektrikumsmaterial, wird die Maske 231 gebildet und kann als eine Ätzmaske für einen Ätzprozess 238 verwendet werden, der einen ersten Schritt zum selektiven Ätzen des Materials 237 aufweisen kann, wobei die Verspannungsschicht 210 als eine Ätzstoppschicht dienen kann, und wobei nachfolgend das Material der Verspannungsschicht 210 entfernt wird, wobei die Schicht 215 als ein zuverlässiger Ätzstopp verwendet wird. Beispielsweise sind entsprechende selektive Ätzprozesse für Siliziumdioxid und Siliziumnitrid gut etabliert und können für diesen Zweck eingesetzt werden. Beispielsweise kann ein anisotroper Ätzprozess zum selektiven Entfernen des Materials 237 eingesetzt werden und ein äußerst selektiver nasschemischer Ätzprozess kann für das nachfolgende Entfernen des freiliegenden Bereichs der Verspannungschicht 210 selektiv zu der Ätzstoppschicht 215 verwendet werden.
  • 2b zeigt schematisch das Halbleiterbauelement 200 in einer weiter fortgeschrittenen Herstellungsphase. Hier ist eine zweite Verspannungsschicht 220 über dem zweiten Transistor 251 gebildet und auch über einem verbleibenden Teil des Zwischenschichtdielektrikumsmaterials 237. Ferner ist eine zweite Ätzmaske 234, beispielsweise in Form einer Lackmaske, vorgesehen, um das zweite Bauteilgebiet 250B abzudecken, während das erste Bauteilgebiet 250A freiliegt. In Bezug auf Fertigungsprozesse zur Herstellung der zweiten Verspannungsschicht 220 sei auf die entsprechenden Komponenten 210 und 120 verwiesen, die zuvor beschrieben sind. Beispielsweise kann die zweite Verspannungsschicht 220 eine hohe innere Zugverspannung aufweisen, wobei zusätzlich ein äußerst wirksamer Verspannungsübertragungsmechanismus bereitgestellt wird, da beispielsweise eine weitere Ätzsteuerschicht, etwa die Ätzindikatorschicht 118, für die Strukturierung der Schicht 220 weggelassen werden kann. Ferner können, wie zuvor erläutert ist, auch in diesem Falle eine oder beide Verspannungsschichten 210 und 220 als äußerst nicht-konforme Schichten vorgesehen werden, wie dies zuvor mit Bezug zu 1b erläutert ist.
  • Anschließend wird die Ätzmaske 234 auf der Grundlage gut etablierter Lithographieverfahren hergestellt. Danach wird der freiliegende Teil der zweiten Verspannungsschicht 220 selektiv von dem ersten Bauteilgebiet 250A auf der Grundlage eines geeigneten selektiven Ätzrezeptes entfernt, wobei das verbleibende Zwischenschichtdielektrikumsmaterial 237 als eine zuverlässige Ätzstoppschicht dienen kann. Wie zuvor erläutert ist, kann das Material 237 eine hohe kompressive Verspannung aufweisen, wenn beispielsweise diese durch plasmaunterstützte CVD-Verfahren hergestellt wird, wodurch in effizienter Weise der gesamte verspannungsinduzierende Mechanismus in dem Transistor 252 verbessert wird, wenn auch die Verspannungschicht 210 mit einer hohen inneren kompressiven Verspannung bereitgestellt wird. In anderen anschaulichen Ausführungsformen wurde das entsprechende Material 237 auf der Grundlage eines subatmosphärischen CVD-Prozesses gebildet, wodurch das Material 237 zumindest anfänglich mit einer deutlichen Zugverspannung bereitgestellt wird. Wie zuvor erläutert ist, kann während der nachfolgenden Bearbeitung, beispielsweise durch einen CMP-Prozess und dergleichen, die Zugverspannung reduziert oder in eine kompressive Verspannung umgewandelt werden, was in diesem Falle im Hinblick auf den gesamten verformungsinduzierenden Effekt vorteilhaft sein kann. Wenn somit der Transistor 252 einen Transistor repräsentiert, der eine hohe Zugverspannung benötigt, wobei die Verspannungschicht 210 als eine Schicht mit Zugverspannung vorgesehen wird, kann eine entsprechende Zugverspannung auch in dem Material 237 vorgesehen werden, während in anderen Fällen die Zugverspannung 237 wirksam reduziert oder in eine kompressive Verspannung umgewandelt werden kann, wobei in einigen anschaulichen Ausführungsformen eine geeignete Behandlung an dem freiliegenden Material 237 nach dem Entfernen der Schicht 220 ausgeführt werden kann. Beispielsweise kann eine entsprechende Materialsorte, etwa Wasser und dergleichen, eingebaut werden, um damit die gewünschte Größe an Verspannungsrelaxation oder das Erzeugen an kompressiver Verspannung zu erreichen, wenn ein mittels subatmosphärischen CVD hergestelltes Siliziumdioxid betrachtet wird. Danach kann ein weiteres Zwischenschichtdielektrikumsmaterial gemäß den Bauteilerfordernissen abgeschieden werden, um damit die ersten und zweiten Transistoren 251, 252 einzubetten. Anschließend wird die Weiterbearbeitung fortgesetzt, in dem entsprechende Kontaktöffnungen gebildet werden, wobei die Verspannungschichten 220 und 210 als effiziente Ätzstoppschichten verwendet werden können, wie dies zuvor erläutert ist.
  • 2c zeigt schematisch das Halbleiterbauelement 200 gemäß einer weiteren anschaulichen Ausführungsform, wobei eine oder beide Verspannungschichten 210 und 220 in einer äußerst nicht-konformen Weise gebildet werden, wodurch eine Dicke der entsprechenden Schicht 220 an einem vertikalen Bereich 237V des dielektrischen Materials 237 reduziert wird, wenn ein Rest der Verspannungschicht 220 mit der Dicke der Verspannungschicht 220, wie sie in 2b gezeigt ist, als ungeeignet erachtet wird. Somit kann, wie zuvor erläutert ist, ein äußerst effizienter verformungsinduzierender Mechanismus bereitgestellt werden, da die nicht-konforme Verspannungschicht 220 effizient die Verspannung überträgt, während zusätzlich Ätzindikatorschichten weggelassen werden können, wobei in einigen anschaulichen Ausführungsformen selbst die Ätzstoppschicht 215 weggelassen werden kann, wenn ein entsprechender Ätzschaden an dem Gebiet 250B akzeptabel ist. Selbst wenn eine reduzierte Dicke an dem vertikalen Bereich 237V vorgesehen wird, kann dennoch ein zuverlässiger Einschluss des Materials 237 erreicht werden, was vorteilhaft ist, wenn die Schicht 237 behandelt werden soll, um damit die entsprechende Verspannungseigenschaften einzustellen, wenn diese Form von Siliziumdioxid mittels subatmosphärischer CVD bereitgestellt wird.
  • 2d zeigt schematisch das Halbleiterbauelement 200 gemäß weiterer anschaulicher Ausführungsformen, wobei ein weiteres dielektrisches Material 238 über der Schicht 220 und auf dem verbleibenden dielektrischen Material 237 gebildet ist. In einigen anschaulichen Ausführungsformen ist das dielektrische Material 237 so vorgesehen, dass es eine hohe kompressive Verspannung aufweist, was auf der Grundlage einer entsprechenden Behandlung erreicht werden kann, wenn das Material 237 anfänglich auf der Grundlage eines subatmosphärischen Abscheideprozesses geschaffen wird, oder das Material 237 kann als ein äußerst stabiles Siliziumdioxid auf Grundlage plasmaunterstützer CVD vorgesehen werden, das anfänglich eine hohe kompressive Verspannung aufweist. In diesem Falle kann das weitere dielektrische Material 238 in Form eines Siliziumdioxid vorgesehen werden, das durch subatmosphärische CVD gebildet wird, um damit eine hohe Zugverspannung zu erhalten, was somit die resultierende Zugverspannung für die Transistoren 251 in dem zweiten Bauteilgebiet 250B deutlich erhöhen kann. Andererseits kann das Material 237 eine Auswirkung der Zugverspannung auf das Material 238 in dem ersten Bauteilgebiet 250A deutlich verringern, so dass in beiden Bauteilgebieten 250A, 250B eine deutliche Leistungssteigerung erreicht werden kann.
  • Schließlich wird die gewünschte Dicke des Zwischenschichtdielektrikumsmaterials, das die Transistoren 251 und 252 umschließt, abschließend erreicht, indem ein weiteres Zwischenschichtdielektrikumsmaterial 239 vorgesehen wird, das in Form eines Siliziumdioxids durch plasmaunterstütztes CVD mittels standardmäßiger Abscheideverfahren bereitgestellt wird. Danach wird die weitere Bearbeitung fortgesetzt, indem entsprechende Kontaktöffnungen hergestellt werden, wie dies zuvor beschrieben ist. Folglich kann durch Vorsehen einer Einebnungsschicht, die aus einem Zwischenschichtdielektrikumsmaterial gebildet ist, die Gesamteffizienz des sich ergebenden verformungsinduzierenden Mechanismus deutlich auf Grund der Verringerung von Schichtresten verbessert werden, die durch Lackungleichmäßigkeiten hervorgerufen werden können, wie dies zuvor erläutert ist, wenn zusätzlich die Verspannungseigenschaften der Zwischenschichtdielektrikumsmaterialien entsprechend den Bauteilerfordernissen eingestellt werden können, d. h. ein kompressiv verspanntes Zwischenschichtdielektrikumsmaterial, etwa Siliziumdioxid, wird erfindungsgemäß in Verbindung mit einer entsprechenden kompressiven Kontaktätzstoppschicht bereitgestellt, während in anderen Bauteilgebieten eine entsprechende zugverspannte Kontaktätzstoppschicht in Verbindung mit einem Siliziumdioxid mit Zugverspannung vorgesehen wird. In anderen anschaulichen Ausführungsformen können zusätzlich oder alternativ zum Vorsehen von Zwischenschichtdielektrikummaterialien mit unterschiedlicher innerer Verspannung die entsprechenden verspannten Kontaktätzstoppschichten mit einem hohen Maß an Nicht-Konformität bereitgestellt werden, um damit den Verspannungstransfermechanismus zu verbessern, wobei zusätzlich auf Grund des Vorsehens einer Einebnungsschicht auf der Grundlage eines Zwischenschichtdielektrikumsmaterials eine entsprechende Ätzindikatorschicht zumindest für einen der Ätzprozesse zum selektiven Entfernen und unerwünschten Bereichs der entsprechenden Kontaktätzstoppschicht weggelassen werden kann.
  • Es gilt also: Die vorliegende Erfindung stellt eine Technik bereit, um den verformungsinduzierenden Mechanismus deutlich zu verbessern, indem der negative Einfluss eines Strukturierungsprozesses für das selektive Entfernen von Bereichen verspannter Kontaktätzstoppschichten verringert wird, indem eine bessere Ebenheit vor dem eigentlichen Lithographieprozess für das Erzeugen der entsprechenden Ätzmaske verbessert wird.

Claims (2)

  1. Verfahren mit: Bilden einer ersten verspannungsinduzierenden Schicht (210) mit einer ersten Art innerer Verspannung über einem ersten Bauteilgebiet (250a) und einem zweiten Bauteilgebiet (250b), wobei das erste Bauteilgebiet (250a) einen ersten Transistor (252) und das zweite Bauteilgebiet (250b) einen zweiten Transistor (251) aufweist; Bilden eines ersten Zwischenschichtdielektrikumsmaterials (237) über dem ersten und dem zweiten Bauteilgebiet (250a, 250b), wobei das erste Zwischenschichtdielektrikumsmaterial die erste Art innerer Verspannung aufweist und Höhendifferenzen einer Oberflächentopographie des ersten und des zweiten Bauteilgebiets (250a, 250b) reduziert in Folge einer Einebnung nach Abscheidung des ersten Zwischenschichtdielektrikums; Bilden einer Lackmaske, die im Wesentlichen eine gleichförmige Dicke aufweist, über dem ersten Bauteilgebiet (250a) selektives Entfernen der ersten verspannungsinduzierenden Schicht (210) und des ersten Zwischenschichtdielektrikummaterials von dem zweiten Bauteilgebiet (250b) unter Verwendung der Lackmaske; selektives Bilden einer zweiten verspannungsinduzierenden Schicht (220) mit einer zweiten Art innerer Verspannung über dem zweiten Bauteilgebiet (250b); und Bilden eines zweiten Zwischenschichtdielektrikumsmaterials über dem ersten und dem zweiten Bauteilgebiet (250a, 250b), wobei das zweite Zwischenschichtdielektrikumsmaterial die zweite Art innerer Verspannung aufweist.
  2. Verfahren nach Anspruch 1, das ferner Bilden eines dritten Zwischenschichtdielektrikummaterials über dem ersten und dem zweiten Bauteilgebiet umfasst.
DE102006041006.8A 2006-08-31 2006-08-31 Verfahren zur Strukturierung von Kontaktätzstoppschichten unter Anwendung eines Planarisierungsprozesses Active DE102006041006B4 (de)

Priority Applications (2)

Application Number Priority Date Filing Date Title
DE102006041006.8A DE102006041006B4 (de) 2006-08-31 2006-08-31 Verfahren zur Strukturierung von Kontaktätzstoppschichten unter Anwendung eines Planarisierungsprozesses
US11/692,267 US7838354B2 (en) 2006-08-31 2007-03-28 Method for patterning contact etch stop layers by using a planarization process

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE102006041006.8A DE102006041006B4 (de) 2006-08-31 2006-08-31 Verfahren zur Strukturierung von Kontaktätzstoppschichten unter Anwendung eines Planarisierungsprozesses

Publications (2)

Publication Number Publication Date
DE102006041006A1 DE102006041006A1 (de) 2008-03-13
DE102006041006B4 true DE102006041006B4 (de) 2018-05-03

Family

ID=39047003

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102006041006.8A Active DE102006041006B4 (de) 2006-08-31 2006-08-31 Verfahren zur Strukturierung von Kontaktätzstoppschichten unter Anwendung eines Planarisierungsprozesses

Country Status (2)

Country Link
US (1) US7838354B2 (de)
DE (1) DE102006041006B4 (de)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102007030054B4 (de) * 2007-06-29 2009-04-16 Advanced Micro Devices, Inc., Sunnyvale Transistor mit reduziertem Gatewiderstand und verbesserter Verspannungsübertragungseffizienz und Verfahren zur Herstellung desselben
US20090289284A1 (en) * 2008-05-23 2009-11-26 Chartered Semiconductor Manufacturing, Ltd. High shrinkage stress silicon nitride (SiN) layer for NFET improvement
DE102008045035B4 (de) * 2008-08-29 2017-11-16 Globalfoundries Dresden Module One Limited Liability Company & Co. Kg Verbessern der Strukturintegrität von Dielektrika mit kleinem ε in Metallisierungssystemen von Halbleiterbauelementen unter Anwendung einer Risse verhindernden Materialschicht
DE102010001400B4 (de) 2010-01-29 2019-12-05 GLOBALFOUNDRIES Dresden Module One Ltd. Liability Company & Co. KG SOI-Halbleiterbauelement mit reduzierter Topographie über einem Substratfensterbereich
US8373239B2 (en) * 2010-06-08 2013-02-12 International Business Machines Corporation Structure and method for replacement gate MOSFET with self-aligned contact using sacrificial mandrel dielectric
US8937369B2 (en) * 2012-10-01 2015-01-20 United Microelectronics Corp. Transistor with non-uniform stress layer with stress concentrated regions
US20150206803A1 (en) * 2014-01-19 2015-07-23 United Microelectronics Corp. Method of forming inter-level dielectric layer
US11699755B2 (en) * 2020-08-24 2023-07-11 Applied Materials, Inc. Stress incorporation in semiconductor devices

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5229326A (en) 1992-06-23 1993-07-20 Micron Technology, Inc. Method for making electrical contact with an active area through sub-micron contact openings and a semiconductor device
US20030186529A1 (en) 2002-03-27 2003-10-02 Sanyo Electric Co., Ltd. Method of manufacturing semiconductor device having opening
US6825529B2 (en) 2002-12-12 2004-11-30 International Business Machines Corporation Stress inducing spacers
US6939814B2 (en) 2003-10-30 2005-09-06 International Business Machines Corporation Increasing carrier mobility in NFET and PFET transistors on a common wafer
DE102004057762A1 (de) 2004-11-30 2006-06-08 Advanced Micro Devices Inc., Sunnyvale Verfahren zum Ausbilden eines Feldeffekttransistors mit einem verspannten Kanalgebiet
US20060160314A1 (en) 2005-01-15 2006-07-20 Applied Materials, Inc. Substrate having silicon germanium material and stressed silicon nitride layer
WO2006093730A1 (en) 2005-03-01 2006-09-08 International Business Machines Corporation Method for forming self-aligned, dual silicon nitride liner for cmos devices

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5100503A (en) * 1990-09-14 1992-03-31 Ncr Corporation Silica-based anti-reflective planarizing layer
JP4173672B2 (ja) * 2002-03-19 2008-10-29 株式会社ルネサステクノロジ 半導体装置及びその製造方法
US7442637B2 (en) * 2005-08-15 2008-10-28 Chartered Semiconductor Manufacturing, Ltd Method for processing IC designs for different metal BEOL processes
US7482215B2 (en) * 2006-08-30 2009-01-27 International Business Machines Corporation Self-aligned dual segment liner and method of manufacturing the same

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5229326A (en) 1992-06-23 1993-07-20 Micron Technology, Inc. Method for making electrical contact with an active area through sub-micron contact openings and a semiconductor device
US20030186529A1 (en) 2002-03-27 2003-10-02 Sanyo Electric Co., Ltd. Method of manufacturing semiconductor device having opening
US6825529B2 (en) 2002-12-12 2004-11-30 International Business Machines Corporation Stress inducing spacers
US6939814B2 (en) 2003-10-30 2005-09-06 International Business Machines Corporation Increasing carrier mobility in NFET and PFET transistors on a common wafer
DE102004057762A1 (de) 2004-11-30 2006-06-08 Advanced Micro Devices Inc., Sunnyvale Verfahren zum Ausbilden eines Feldeffekttransistors mit einem verspannten Kanalgebiet
US20060160314A1 (en) 2005-01-15 2006-07-20 Applied Materials, Inc. Substrate having silicon germanium material and stressed silicon nitride layer
WO2006093730A1 (en) 2005-03-01 2006-09-08 International Business Machines Corporation Method for forming self-aligned, dual silicon nitride liner for cmos devices

Also Published As

Publication number Publication date
US20080057720A1 (en) 2008-03-06
DE102006041006A1 (de) 2008-03-13
US7838354B2 (en) 2010-11-23

Similar Documents

Publication Publication Date Title
DE102006046374B4 (de) Verfahren zum Reduzieren der Lackvergiftung während des Strukturierens von Siliziumnitridschichten in einem Halbleiterbauelement
DE102005052054B4 (de) Halbleiterbauteil mit Transistoren mit verformten Kanalgebieten und Verfahren zu seiner Herstellung
DE102005030583B4 (de) Verfahren zur Herstellung von Kontaktisolationsschichten und Silizidgebieten mit unterschiedlichen Eigenschaften eines Halbleiterbauelements und Halbleiterbauelement
DE102009055392B4 (de) Halbleiterbauelement und Verfahren zur Herstellung des Halbleiterbauelements
DE102007025342B4 (de) Höheres Transistorleistungsvermögen von N-Kanaltransistoren und P-Kanaltransistoren durch Verwenden einer zusätzlichen Schicht über einer Doppelverspannungsschicht
DE102007041210B4 (de) Verfahren zur Verspannungsübertragung in einem Zwischenschichtdielektrikum durch Vorsehen einer verspannten dielektrischen Schicht über einem verspannungsneutralen dielektrischen Material in einem Halbleiterbauelement und entsprechendes Halbleiterbauelement
DE102006040765B4 (de) Verfahren zur Herstellung eines Feldeffekttransistors mit einer verspannten Kontaktätzstoppschicht mit geringerer Konformität und Feldeffekttransistor
DE102008054075B4 (de) Halbleiterbauelement mit Abgesenktem Drain- und Sourcebereich in Verbindung mit einem Verfahren zur komplexen Silizidherstellung in Transistoren
DE102006019936B4 (de) Halbleiterbauelement mit unterschiedlich verspannten Ätzstoppschichten in Verbindung mit PN-Übergängen unterschiedlicher Gestaltung in unterschiedlichen Bauteilgebieten und Verfahren zur Herstellung des Halbleiterbauelements
DE102006041006B4 (de) Verfahren zur Strukturierung von Kontaktätzstoppschichten unter Anwendung eines Planarisierungsprozesses
DE102008049725B4 (de) CMOS-Bauelement mit NMOS-Transistoren und PMOS-Transistoren mit stärkeren verformungsinduzierenden Quellen und Metallsilizidgebieten mit geringem Abstand und Verfahren zur Herstellung des Bauelements
DE102007052051B4 (de) Herstellung verspannungsinduzierender Schichten über einem Bauteilgebiet mit dichtliegenden Transistorelementen
DE102005057073A1 (de) Technik zur Verbesserung der mechanischen Spannungsübertragung in Kanalgebieten von NMOS- und PMOS-Transistoren
DE102008011814A1 (de) CMOS-Bauelement mit einem NMOS-Transistor mit abgesenkten Drain- und Sourcebereichen und einem PMOS-Transistor mit einem Si/Ge-Material in den Drain- und Sourcebereichen
DE102006030264B4 (de) Verfahren zur Herstellung von Transistoren mit einem Kanal mit biaxialer Verformung, die durch Silizium/Germanium in der Gateelektrode hervorgerufen wird
DE102005046978B4 (de) Technik zum Erzeugen einer unterschiedlichen mechanischen Verformung durch Bilden eines Kontaktätzstoppschichtstapels mit unterschiedlich modifizierter innerer Verspannung
DE102005046977B4 (de) Verfahren zum Erzeugen einer unterschiedlichen mechanischen Verformung mittels Kontaktätzstoppschichtstapels mit einer dazwischen liegenden Ätzstoppschicht
DE102007004824A1 (de) Verbesserte Verspannungsübertragung in einem Zwischenschichtdielektrikum durch Verwendung einer zusätzlichen Verspannungsschicht über einer Schicht mit dualer Verspannung in einem Halbleiterbauelement
DE102010002450A1 (de) Transistoren mit Metallgateelektrodenstrukturen mit großem ε und angepassten Kanalhalbleitermaterialien
DE102007015504B4 (de) SOI-Transistor mit Drain- und Sourcegebieten mit reduzierter Länge und einem dazu benachbarten verspannten dielektrischen Material und Verfahren zur Herstellung
DE102008059649B4 (de) Geringere topographieabhängige Unregelmäßigkeiten während der Strukturierung zweier unterschiedlicher verspannungsinduzierender Schichten in der Kontaktebene eines Halbleiterbauelements
DE102008059498B4 (de) Verfahren zur Beschränkung von Verspannungsschichten, die in der Kontaktebene eines Halbleiterbauelements gebildet sind
DE102008016438B4 (de) Doppelabscheidung einer verspannungsinduzierenden Schicht mit dazwischenliegender Verspannungsrelaxation
DE102010063298B4 (de) Strukturierung eines verspannten dielektrischen Materials in einer Kontaktebene ohne Verwendung einer verbleibenden Ätzstoppschicht
DE102007057688B4 (de) Verfahren zur Herstellung eines Halbleiterbauelements mit verspanntem Zwischenschichtdielektrikum unter Anwendung einer Ätzsteuerzwischenschicht mit erhöhter Dicke

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
R016 Response to examination communication
R016 Response to examination communication
R016 Response to examination communication
R016 Response to examination communication
R018 Grant decision by examination section/examining division
R020 Patent grant now final