DE102008059649B4 - Geringere topographieabhängige Unregelmäßigkeiten während der Strukturierung zweier unterschiedlicher verspannungsinduzierender Schichten in der Kontaktebene eines Halbleiterbauelements - Google Patents

Geringere topographieabhängige Unregelmäßigkeiten während der Strukturierung zweier unterschiedlicher verspannungsinduzierender Schichten in der Kontaktebene eines Halbleiterbauelements Download PDF

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Abstract

Verfahren mit: Bilden einer ersten verspannungsinduzierenden Schicht (230) über ersten und zweiten Leitungen (221), die in einer Bauteilebene eines Halbleiterbauelements (200) gebildet sind; Ausführen eines Ätzprozesses zum Entfernen der ersten verspannungsinduzierenden Schicht (230) von den zweiten Leitungen (221), während die erste verspannungsinduzierende Schicht (230) über den ersten Leitungen (221) beibehalten wird; Bilden einer zweiten verspannungsinduzierenden Schicht (240) auf den zweiten Leitungen (221) und auf der ersten verspannungsinduzierenden Schicht (230) über den ersten Leitungen (221); selektives Entfernen der zweiten verspannungsinduzierenden Schicht (240) und von Material der ersten verspannungsinduzierenden Schicht (230) von den ersten Leitungen (221); und Bilden mindestens einer weiteren verspannungsinduzierenden Schicht (235) über den ersten und zweiten Leitungen (221), wobei die mindestens eine weitere verspannungsinduzierende Schicht (235) und die erste verspannungsinduzierende Schicht (230) die gleiche Art an Verspannung hervorrufen; Entfernen der ersten und der zweiten verspannungsinduzierenden Schicht (235, 240) von einem Bauteilgebiet (220B), das...

Description

  • Gebiet der vorliegenden Erfindung
  • Im Allgemeinen betrifft die vorliegende Erfindung das Gebiet integrierter Schaltungen und betrifft insbesondere Feldeffekttransistoren und Fertigungsverfahren auf der Grundlage verspannter dielektrischer Schichten, die über den Transistoren ausgebildet sind und zum Erzeugen einer unterschiedlichen Art an Verformung in Kanalgebieten unterschiedlicher Transistorarten verwendet werden.
  • Beschreibung des Stands der Technik
  • Integrierte Schaltungen enthalten typischerweise eine große Anzahl an Schaltungselementen, die auf einer vorgegebenen Chipfläche gemäß einem spezifizierten Schaltungsaufbau angeordnet sind, wobei in komplexen Schaltungen der Feldeffekttransistor ein wichtiges Schaltungselement repräsentiert. Im Allgemeinen werden eine Vielzahl von Prozesstechnologien für moderner Halbleiterbauelemente eingesetzt, wobei für komplexe Schaltungen auf der Grundlage von Feldeffekttransistoren, etwa für Mikrotransistoren, Speicherchips und dergleichen, die CMOS-Technologie aktuell eine der vielversprechendsten Lösungen auf Grund der guten Eigenschaften im Hinblick auf die Arbeitsgeschwindigkeit und/oder Leistungsaufnahme und/oder Kosteneffizienz ist. Während der Herstellung komplexer integrierter Schaltungen unter Anwendung der CMOS-Technologie werden Millionen komplementärer Transistoren, d. h. n-Kanaltransistoren und p-Kanaltransistoren, auf einem Substrat hergestellt, das eine kristalline Halbleiterschicht aufweist. Ein Feldeffekttransistor enthält, unabhängig davon, ob ein n-Kanaltransistor oder ein p-Kanaltransistor betrachtet wird, sogenannte pn-Übergänge, die durch eine Grenzfläche stark dotierter Drain- und Sourcegebiete mit einem invers oder schwach dotierten Kanalgebiet gebildet sind, das zwischen dem Draingebiet und dem Sourcegebiet angeordnet ist. Die Leitfähigkeit des Kanalgebiets, d. h. der Durchlassstrom des leitenden Kanals, wird durch eine Gateelektrode gesteuert, die über dem Kanalgebiet angeordnet und davon durch eine dünne isolierende Schicht getrennt ist. Die Leitfähigkeit des Kanalgebiets beim Aufbau eines leitenden Kanals auf Grund des Anlegens einer geeigneten Steuerspannung an die Gateelektrode hängt von der Dotierstoffkonzentration, der Beweglichkeit der Majoritätsladungsträger und – für eine gegebene Abmessung des Kanalgebiets in der Transistorbreitenrichtung von dem Abstand zwischen dem Sourcegebiet und dem Draingebiet ab, der auch als Kanallänge bezeichnet wird. Somit bestimmt in Verbindung mit der Fähigkeit, rasch einen leitenden Kanal unter der isolierenden Schicht beim Anlegen der Steuerspannung an der Gateelektrode aufzubauen, die Leitfähigkeit des Kanalgebiets wesentlich das Leistungsverhalten der MOS-Transistoren. Somit ist die Verringerung der Kanallänge – und damit verknüpft die Verringerung des Kanalwiderstands – ein wichtiges Entwurfskriterium, um eine Zunahme der Arbeitsgeschwindigkeit integrierter Schaltungen zu erreichen.
  • Die Reduzierung der Transistorabmessungen zieht jedoch eine Reihe damit verknüpfter Probleme nach sich, die es zu lösen gilt, um nicht in unerwünschter Weise die Vorteile aufzuheben, die durch das stetige Verringern der Kanallänge von MOS-Transistoren erreich werden. Ein Problem, das mit geringeren Gatelängen verknüpft ist, ist das Auftreten sogenannter Kurzkanaleffekte, die zu einer geringeren Steuerbarkeit der Kanalleitfähigkeit führen. Kurzkanaleffekten kann durch gewisse Entwurfstechniken begegnet werden, wovon jedoch einige mit einer Verringerung der Kanalleitfähigkeit verknüpft sind, wodurch die Vorteile teilweise aufgehoben werden, die durch die Verringerung der kritischen Abmessungen erreicht werden.
  • Angesichts dieser Situation wurde vorgeschlagen, das Bauteilleistungsverhalten der Transistorelemente nicht nur durch Reduzieren der Transistorabmessungen zu verbessern, sondern auch durch Erhöhen der Ladungsträgerbeweglichkeit in dem Kanalgebiet bei einer vorgegebenen Kanallänge, wodurch der Durchlassstrom und somit das Transistorverhalten verbessert werden. Beispielsweise kann die Gitterstruktur in dem Kanalgebiet modifiziert werden, indem etwa eine Zugverformung oder eine kompressive Verformung darin erzeugt wird, was zu einer modifizierten Beweglichkeit von Elektronen bzw. Löcher führt. Beispielsweise erhöht das Erzeugen einer Zugverformung in dem Kanalgebiet einer Siliziumschicht mit einer standardmäßigen Kristallkonfiguration die Beweglichkeit von Elektronen, was sich wiederum direkt in einer entsprechenden Zunahme der Leitfähigkeit von n-Transistoren ausdrückt. Andererseits erhöht eine kompressive Verformung in dem Kanalgebiet die Beweglichkeit von Löchern, wodurch die Möglichkeit geschaffen wird, das Leistungsverhalten von p-Transistoren zu verbessern.
  • Die US 2008/0179661 A1 offenbart ein Verfahren zum Herstellen von Feldeffektransistoren, basierend auf verspannten di-elektrischen Schichten, die oberhalb der Transistoren geformt werden, zum Beispiel Kontakt-Ätzstoppschichten, die eine unterschiedliche Dehnung in Kanalregionen verschiedener Transistortypen erzeugen.
  • Die US 2006/0226490 A1 offenbart integrierte Schaltungen mit einer di-elektrischen Zwischenschicht, die verspannt ist, um die Leistungsfähigkeit der integrierten Schaltkreise zu erhöhen.
  • Die US 2008/0237726 A1 offenbart Halbleiterstrukturen und entsprechende Herstellungsmethoden, welche Spannungen (liner stress) auf einen Kanal eines Metalloxid-Halbleiter-Feldeffekttransistors (MOSFET) konzentrieren.
  • Die US 2005/0218455 A1 offenbart Halbleitervorrichtungen mit hohem Integrationsgrad (Large Scale Integration), insbesondere Metall-Siliziumoxid (MOS) Transistoren, in denen konstruierte mechanische Spannung für die Verbesserung der Leistung der Vorrichtung verwendet wird.
  • Eine effiziente Möglichkeit in dieser Hinsicht ist eine Technik, die das Erzeugen gewünschter Verspannungsbedingungen innerhalb des Kanalgebiets unterschiedlicher Transistorelemente ermöglicht, indem die Verspannungseigenschaften eines dielektrischen Schichtstapels eingestellt werden, der über der grundlegenden Transistorstruktur gebildet wird. Der dielektrische Schichtstapel enthält typischerweise eine oder mehrere dielektrische Schichten, die nahe an dem Transistor angeordnet sind und auch für das Steuern eines entsprechenden Ätzprozesses verwendet werden können, um damit Kontaktöffnungen zum Gateanschluss und zu den Drain- und Sourceanschlüssen herzustellen. Somit kann eine wirksame Steuerung der mechanischen Verspannung in den Kanalgebieten, d. h. eine effektive Verspannungstechnik, erreicht werden, indem die innere Verspannung dieser Schichten individuell eingestellt wird, die auch als Kontaktätzstoppschichten bezeichnet werden und indem eine Kontaktätzstoppschicht mit einer inneren kompressiven Verspannung über einem p-Kanaltransistor angeordnet wird, während eine Kontaktätzstoppschicht mit einer inneren Zugverformung über einen n-Kanaltransistor ausgebildet wird, wodurch in den jeweiligen Kanalgebieten eine kompressive Verformung bzw. eine Zugverformung erzeugt wird.
  • Typischerweise wird die Kontaktätzstoppschicht durch plasmaunterstütze chemische Dampfabscheideprozesse (PECVD) über dem Transistor hergestellt, d. h. über der Gatestruktur und den Drain- und Sourcegebieten, wobei beispielsweise Siliziumnitrid auf Grund seiner hohen Ätzselektivität in Bezug zu Siliziumdioxid eingesetzt wird, das ein gut etabliertes dielektrisches Zwischenschichtmaterial ist. Des weiteren kann PECVD-Siliziumnitrid mit hoher innerer Verspannung, beispielsweise bis zu 2 Gigapascal (GPa) oder deutlich höher an kompressive Verspannung und bis zu 1 GPa und deutlich höher an Zugverspannung aufgebracht werden, wobei die Art und die Größe der inneren Verspannung effizient durch Einstellen geeigneter Abscheideparameter bestimmt werden kann. Beispielsweise sind der Ionenbeschuss, der Abscheidedruck, die Substrattemperatur, die Gasdurchflussraten und dergleichen entsprechende Parameter, die zum Erreichen der gewünschten inneren Verspannung eingestellt werden können.
  • Während der Herstellung zweier Arten an verspannten Schichten zeigen konventionelle Techniken, die auch als dualer Verspannungsschichtenansatz bezeichnet werden, eine geringere Effizienz, wenn die Bauteilabmessungen unter Anwendung der 45 Nanometer-Technologie oder unter Anwendung noch weiter fortgeschrittener Lösungen verringert werden, und zwar auf Grund der beschränkten konformen Abscheidefähigkeiten der beteiligten Abscheideprozesse, was zu entsprechenden Prozessungleichmäßigkeiten während nachfolgender Prozessschritte zum Strukturieren der verspannten Schicht und zur Herstellung der Kontaktöffnungen führen kann, wie dies detaillierter mit Bezug zu den 1 bis 4 erläutert ist.
  • 1 zeigt schematisch eine Draufsicht eines Halbleiterbauelements 100 mit einem ersten Bauteilgebiet 120a und einem zweiten Bauteilgebiet 120b. Das erste und das zweite Bauteilgebiet 120a, 120b repräsentieren Bauteilgebiete, in denen dichtliegende Transistorelemente herzustellen sind, die Gateelektroden 121 in Form leitender Polysiliziumleitungen aufweisen, die sich über einer Halbleiterschicht 102 erstrecken, die beispielsweise im ersten Bauteilgebiet 120a die aktiven Gebiete für p-Kanaltransistoren repräsentiert, während die Halbleiterschicht 102 ein n-aktives Gebiet in dem Bauteilgebiet 120b repräsentiert. Die Gateelektrodenstrukturen 121 erstrecken sich ferner über ein Isolationsgebiet 103, das etwa in Form eines beliebigen geeigneten Materials, etwa in Form von Siliziumdioxid und dergleichen, vorgesehen ist, und das auch als Feldgebiet bezeichnet wird.
  • 2 zeigt schematisch eine Querschnittsansicht des Halbleiterbauelements 100 in einer gewissen Fertigungsphase zur Herstellung von verspannungsinduzierenden Schichten über dem ersten Bauteilgebiet 120a und dem zweiten Bauteilgebiet 120b. Die Querschnittsansicht ist entlang dem Schnitt Ib/Ib aus 1 genommen und somit ist die spezielle Transistorkonfiguration innerhalb der Halbleiterschicht nicht dargestellt, da gemäß dem Schnitt aus 2 die Gateelektroden über der Isolationsstruktur 103 gezeigt sind. Das erste und das zweite Bauteilgebiet 120a, 120b, die typischerweise entsprechende Transistorelemente repräsentieren, sind über einem Substrat 101 mit der Halbleiterschicht 102, etwa einer siliziumbasierten Schicht, aufgebaut, die von einem Substrat 101 durch eine geeignete vergrabene isolierende Schicht getrennt ist, wenn eine SOI-(Silizium-auf-Isolator-)Konfiguration betrachtet wird. In dem gezeigten Beispiel enthalten das erste und das zweite Bauteilgebiet 120a, 120b mehrere Transistorelemente mit einem lateralen Abstand gemäß den Entwurfsregeln der betrachteten Technologie. Die Transistoren in dem ersten und dem zweiten Bauteilgebiet 120a, 120b enthalten die Gateelektrode 121, die auf einer entsprechenden Gateisolationsschicht (nicht gezeigt) gebildet sind, die die Gateelektroden 121 von einem entsprechenden Kanalgebiet in der Halbleiterschicht 102 trennt, das lateral zwischen den jeweiligen Drain/Source-Gebieten angeordnet ist. Des weiteren ist eine Seitenwandabstandshalterstruktur an Seitenwänden der Gateelektrode 121 gebildet. Typischerweise sind Metallsilizidgebiete (nicht gezeigt) in den Drain- und Sourcegebieten und den Gateelektroden 121 vorgesehen, um die Leitfähigkeit dieser Bereiche zu verbessern. Das Isolationsgebiet oder Feldgebiet 103 ist in dem Gebiet 120b abgesenkt und mit einem weniger ausgeprägten Grade in dem Gebiet 120a, wie dies durch 103b, 103a angegeben ist. Das Halbleiterbauelement 100 repräsentiert ein modernes Bauelement, in welchem kritische Abmessungen, etwa die Gatelänge, d. h. in 2 die horizontale Erstreckung der Gateelektroden 121, ungefähr 50 nm oder deutlich weniger beträgt. Folglich ist ein Abstand zwischen jeweiligen Transistorelementen, d. h. der laterale Abstand zwischen benachbarten Seitenwandabstandshalterstruktur 122 von dichtliegenden Gateelektroden 121, wie dies im Bauteilgebiet 120b gezeigt ist, ungefähr 100 nm oder weniger.
  • In der in 2 gezeigten Fertigungsphase ist ferner eine Siliziumnitridschicht 130 mit beispielsweise einer hohen inneren Zugverspannung über dem ersten und dem zweiten Bauteilgebiet 120a, 120b ausgebildet, woran sich eine Ätzstoppschicht 131 aus Siliziumdioxid anschließt. Es sollte beachtet werden, dass bei Bedarf eine Ätzstoppschicht 133, etwa eine Siliziumdioxidschicht mit geeigneter Dicke und Dichte zwischen der Siliziumnitridschicht 130 und den jeweiligen Transistorelementen in dem ersten und dem zweiten Bauteilgebiet 120a, 120b vorgesehen sein kann. Die Ätzstoppschicht 131 wird typischerweise mit einer Dicke vorgesehen, die ausreichend ist, um eine Ätzprozess in einer späteren Phase zu stoppen, wenn die Schicht 130 strukturiert wird, oder um ein ausgeprägtes Endpunkterkennungssignal zu erzeugen. D. h., eine Siliziumnitridätzchemie, die mit Siliziumdioxid reagiert, erzeugt eine spezielle Plasmaumgebung, die durch standardmäßige Detektionstechniken erfasst werden kann. Für gewöhnlich wird eine Dicke der Ätzindikatorschicht 131 zu ungefähr 20 nm oder mehr gewählt, wodurch ausreichende Ätzstoppeigenschaften über das Substrat hinweg erreicht werden, um damit in zuverlässiger Weise den entsprechenden Ätzprozess zu steuern. In einigen Lösungen dient die Ätzindikatorschicht 131 als eine Hartmaske während der Strukturierung der Siliziumnitridschicht 130.
  • Wie aus 2 hervorgeht, muss auf Grund des geringen Abstands zwischen benachbarten Gateelektroden und damit Transistorelementen über der Halbleiterschicht und den Vertiefungen 103b, 103a die Siliziumnitridschicht 130 auf Basis eines relativ großen Aspektverhältnisses abgeschieden werden, wobei dies insbesondere in dem zweiten Bauteilgebiet 120b auf Grund der Absenkung 103b zutrifft.
  • Des weiteren umfasst in dieser Fertigungsphase das Halbleiterbauelement 100 eine Lackmaske 104, die das zweite Bauteilgebiet 120b freilässt, während das erste Bauteilgebiet 120a abgedeckt wird. In diesem Falle sei angenommen, dass die innere Verspannung der Siliziumnitridschicht 130 geeignet so gewählt wird, dass das Leistungsverhalten von Transistoren in dem ersten Bauteilgebiet 120a verbessert wird, das in dem vorliegenden Beispiel ein n-Gebiet repräsentiert.
  • Ein typischer Prozessablauf zur Herstellung des Halbleiterbauelements 100, wie es in 2 gezeigt ist, umfasst die folgenden Prozesse. Die Gateelektroden 121 und die Gateisolationsschichten werden hergestellt und auf der Grundlage gut etablierter Prozesstechniken strukturiert, wozu moderne Photolithographie-, Abscheide-, Oxidations- und Ätztechniken gehören.
  • Wie zuvor erläutert ist, werden in aufwendigen Anwendungen verformungsinduzierende Mechanismen eingerichtet, beispielsweise in Form eines Silizium/Germanium-Materials, das in den Drain- und Sourcebereichen in einem verformten Zustand vorgesehen wird, wodurch ebenfalls eine entsprechende kompressive Verformung in dem benachbarten Kanalgebiet von p-Kanaltransistoren hervorgerufen wird. Somit wird in diesen Fällen das n-Gebiet 120a mit einer geeigneten Ätzmaske abgedeckt, während das Gebiet 120b für die p-Transistoren geeignete Seitenwandabstandshalterelemente nach der Herstellung der Gateelektrode erhält, um damit einen Abstand von Aussparungen festzulegen, die in der Halbleiterschicht 102 des Gebiets 120b zu ätzen sind. Während des entsprechenden Strukturierungsprozesses wird Material der Isolationsstruktur 103 abgetragen, wobei zunehmend die Vertiefung 103b erzeugt wird, die durch die Ätzprozesse, Reinigungsprozesse und dergleichen weiter vertieft wird, die auch die Vertiefung 103a in dem ersten Bauteilgebiet 120a hervorrufen.
  • Danach werden die Drain- und Sourcegebiete in Verbindung mit den Seitenwandabstandshalterstrukturen auf der Grundlage gut etablierter Abscheide-, anisotroper Ätzprozesse und Implantationssequenzen hergestellt, um das gewünschte vertikale und laterale Dotierstoffprofil zu schaffen. Anschließend werden entsprechende Silizidgebiete bei Bedarf hergestellt, wobei dies auf der Grundlage gut etablierter Techniken erfolgt. Als nächstes wird bei Bedarf eine entsprechende Siliziumdioxidatzstoppschicht hergestellt, woran sich das Abscheiden der Siliziumnitridschicht 130 anschließt. Während des Abscheidens des Siliziumnitridmaterials beeinflussen Prozessparameter, etwa die Zusammensetzung der Trägergase und reaktiven Gase, die Substrattemperatur, der Abscheidedruck und insbesondere der Ionenbeschuss während des Abscheidens die schließlich erreichte innere Verspannung des Materials im abgeschiedenen Zustand in Bezug auf die darunter liegenden Materialien in entscheidendem Maße. Somit kann durch das Auswählen geeigneter Parameterwerte ein hohes Maß an innerer Verspannung, etwa bis zu 2 Gigapascal (GPa) und mehr an kompressiver Verspannung oder bis zu 1 GPa oder deutlich höher an Zugverspannung erzeugt werden, um damit das Leistungsverhalten des Transistors in dem ersten Bauteilgebiet 120a zu verbessern. Auf Grund der weniger ausgeprägten konformen Abscheideeigenschaft des Silizium nitridabscheideprozesses oberhalb einer gewissen Schichtdicke und für größere Aspektverhältnisse, wie sie insbesondere über dem Isolationsgebiet 103 für stark größenreduzierte Bauelemente angetroffen werden, die durch den geringeren Abstand zwischen den benachbarten Transistorelementen bei moderat ausgeprägten Gatehöhen und den Vertiefungen 103b, 103a hervorgerufen werden, wie dies gezeigt ist, wird die Dicke des Siliziumnitridmaterials so gewählt, dass Unregelmäßigkeiten, etwa Hohlräume, vermieden werden.
  • Nach dem Abscheiden der Siliziumdioxidschicht 131 wird die Lackmaske 104 auf der Grundlage gut etablierter Photolithographietechniken hergestellt. Als nächstes wird ein geeignet gestalteter Ätzprozess ausgeführt, um einen Teil der Schichten 130 und 131 von dem Bauteilgebiet 120a abzutragen. Während des entsprechenden Ätzprozesses wird das Siliziumdioxidmaterial der Schicht 131 zuerst entfernt, woran sich ein selektiver Ätzprozess zum Abtragen des Materials der Siliziumnitridschicht 130 anschließt, wobei der entsprechende Ätzprozess auf der Grundlage der Ätzstoppschicht 133 gesteuert wird.
  • 3 zeigt schematisch das Halbleiterbauelement 100 in einer weiter fortgeschrittenen Fertigungsphase. Wie gezeigt, ist eine zweite dielektrische Schicht 140 über dem ersten und dem zweiten Bauteilgebiet 120a, 120b gebildet, wobei ein Hohlraum 132 in dem zweiten Bauteilbereich 120b auf Grund der beschränkten Spaltfülleigenschaften des Abscheideprozesses zur Erzeugung eines stark verspannten Siliziumnitridmaterials und auf Grund der ausgeprägten Oberflächentopographie vorhanden sein kann. Der Hohlraum 132 in dem zweiten Bauteilgebiet 130b führt zu einer beeinträchtigten Ätzgleichmäßigkeit während der nachfolgenden Bearbeitung, woraus sich eine deutliche Einbuße bei der Ausbeute ergibt. Beispielsweise sind in der späteren Phase Kontaktelemente zu bilden, die eine Verbindung zu einem Teil der Gateelektroden 121, der über dem Isolationsgebiet oder Feldgebiet 103 angeordnet ist, und auch zu Drain- und Sourcegebieten herzustellen, die in den aktiven Gebieten ausgebildet sind, die von dem Isolationsgebiet 103 umschlossen sind. In dieser gemeinsamen Strukturierungssequenz kann somit der Hohlraum 132 zu deutlichen Ausbeuteverlusten auf Grund der unzuverlässigen Kontakte, auf Grund von Kurzschlüssen zwischen den Drain- und Sourcegebieten und dem Kanalgebiet und dergleichen führen.
  • Ferner ist in der 3 gezeigten Fertigungsphase eine entsprechende Lackmaske 104a vorgesehen, um die dielektrische Schicht 140 während eines entsprechenden Ätzprozesses 105 zum Abtragen des freiliegenden Bereichs der Schicht 104 in dem ersten Bauteilgebiet 120a zu schützen.
  • Im Hinblick auf die Herstellung der zweiten dielektrischen Schicht 140 gelten im Wesentlichen die gleichen Kriterien, wie sie zuvor in Bezug auf die Schicht 130 erläutert sind. Während des Abscheidens der Schicht 140 werden daher entsprechende Prozessparameter in geeigneter Weise so eingestellt, das eine gewünschte hohe innere Verspannung erreicht wird.
  • 4 zeigt schematisch das Bauelement 100 in einer weiter fortgeschrittenen Fertigungsphase, wobei ein entsprechendes dielektrisches Zwischenschichtmaterial 150, das etwa aus Siliziumdioxid aufgebaut ist, über der ersten und der zweiten dielektrischen Schicht 130, 140 gebildet ist. Das dielektrische Material 150 kann auf der Grundlage gut etablierter Techniken hergestellt werden, etwa subatmosphärische Abscheideprozesse auf der Grundlage von TEOS, durch plasmaunterstützte CVD und dergleichen, woran sich entsprechende Einebnungsprozesse bei Bedarf anschließen. Daraufhin werden Kontaktöffnungen gebildet, die in einigen Fällen, beispielsweise in dichten SRAM-Gebieten, zu der Bauteilebene in Bereichen eine Verbindung herstellen, die zwischen jeweiligen dichtliegenden Transistoren angeordnet sind und sich in das Isolationsgebiet 103 erstrecken. Somit können die entsprechenden Hohlräume 132 den Prozess beeinflussen, woraus sich weniger zuverlässige Kontakte oder sogar komplette Kontaktausfälle ergeben, die einen wesentlichen Beitrag zu den gesamten Ausbeuteverlusten während der Herstellung von Bauelementen bei 45 Nanometer-Technologie repräsentieren.
  • Bei einer weiteren Größenverringerung erfordern somit entsprechende Beschränkungen für Abscheideprozesse für dielektrische Materialien mit hoher innerer Verspannung eine deutliche Reduzierung der Schichtdicke der verspannungsinduzierenden Schichten, um damit dem erhöhten Aspektverhältnis Rechnung zu tragen, die in diesen komplexen Bauteilgeometrien angetroffen werden. In diesem Falle ist jedoch die entsprechende Verformung, die durch die verspannten dielektrischen Materialien hervorgerufen wird, deutlich kleiner, wodurch sich auch das Transistorleistungsverhalten reduziert.
  • Die vorliegende Erfindung betrifft daher diverse Verfahren, die einige oder alle der zuvor genannten Probleme lösen oder zumindest in Ihrer Auswirkung reduzieren.
  • Überblick über die Erfindung
  • Im Allgemeinen betrifft die Erfindung die Problematik der erhöhten Ausbeuteverluste während der Herstellung kleinster Transistorelemente, wobei dies durch Ungleichmäßigkeiten während der Strukturierung einer Kontaktstruktur auf der Grundlage einer dualen Verspannungsschichtentechnik hervorgerufen wird, die als ein verformungsinduzierender Mechanismus zu verstehen ist, in welchem verspannte dielektrische Schichten in der Kontaktebene des Halbleiterbauelements vorgesehen werden, um damit das Leistungsverhalten der entsprechenden Transistorelemente zu verbessern. Im Gegensatz zu der konventionellen dualen Verspannungsschichtenlösung aus 1 wird gemäß der vorliegenden Erfindung eine Technik bereitgestellt, in der die Oberflächentopographie nach dem Aufbringen eines ersten verspannungsinduzierenden dielektrischen Materials und auch nach dem teilweisen Entfernen davon und einem darauf folgenden Abscheiden einer weiteren verspannungsinduzierenden Schicht und deren zum Teil erfolgenden Abtragung verbessert bzw. deeskaliert wird. In einigen anschaulichen hierin offenbarten Aspekten wird dies bewerkstelligt, indem die verspannungsinduzierenden Schichten ohne Ätzstoppschicht oder Ätzsteuerbeschichtungen aufgebracht werden und indem die Ätzprozessparameter während des Ätzprozesses zum Abtragen unerwünschter Bereiche der zweiten verspannungsinduzierenden dielektrischen Schicht geeignet angepasst werden, wodurch die Oberflächentopographie ferner für eine zusätzliche Abscheidung eines weiteren verspannungsinduzierenden Materials vorbereitet wird. Durch Vermeiden des Abscheidens eines Ätzstoppmaterials oder Ätzsteuermaterials kann somit eine größere Menge der eigentlichen verspannungsinduzierenden Materialien der gegebenen Oberflächentopographie aufgebracht werden, wobei die entsprechenden Ätzprozesse zum Entfernen unerwünschter Bereiche der zuvor abgeschiedenen verspannungsinduzierenden Materialien zusätzlich verwendet werden können, um die Oberflächentopographie zu verbessern und damit deeskalieren, so dass die Abscheidung eines moderat großen Anteils eines weiteren verformungsinduzierenden Materials möglich ist, das nachfolgend über gewissen Bauteilgebieten relaxiert wird oder entfernt wird, wobei dies von den Prozessbedingungen abhängt. Insbesondere wird die vorliegende Erfindung auf dicht gepackte Bauteilgebiete angewendet, etwa statische RAM-Gebiete, in denen eine ausgeprägte Topographie Deeskalation insbesondere über entsprechenden Feldgebieten zu einer besseren Zuverlässigkeit während der Strukturierung der entsprechenden Kontaktelemente beiträgt, die eine Verbindung zu Gateelektroden oder Leitungen oberhalb der Feldgebiete bereitzustellen und die auch eine Verbindung zu aktiven Gebieten der jeweiligen Transistorelemente erzeugen. Folglich kann die leistungssteigernde Wirkung von verspannungsinduzierende dielektrischen Materialien auch auf Halbleiterbauelementen mit Transistorelementen angewendet werden, die kritische Abmessungen von 40 nm und weniger aufweisen, ohne dass zu merklichen Ausbeuteverlusten beigetragen wird, die Unregelmäßigkeiten auf Grund von Abscheidung und Strukturierung hervorgerufen werden, wie sie typischerweise in konventionellen dualen Verspannungsschichtenlösungen beobachtet werden.
  • Ein erfindungsgemäßes Verfahren umfasst das Bilden einer ersten verspannungsinduzierenden Schicht über einer ersten und einer zweiten Leitung, die in einer Bauteilebene eines Halbleiterbauelements gebildet sind. Das Verfahren umfasst ferner das Ausführen eines Ätzprozesses zum Entfernen der ersten verspannungsinduzierenden Schicht von der zweiten Leitung, während die erste verspannungsinduzierende Schicht über den ersten Leitungen beibehalten wird. Des weiteren umfasst das Verfahren das Bilden einer zweiten verspannungsinduzierenden Schicht auf den zweiten Leitungen und auf der ersten verspannungsinduzierenden Schicht, die über den ersten Leitungen vorhanden ist. Ferner werden die zweite verspannungsinduzierende Schicht und Material der ersten verspannungsinduzierenden Schicht selektiv von den ersten Leitungen abgetragen. Schließlich umfasst das Verfahren das Bilden zumindest einer weiteren verspannungsinduzierenden Schicht über den ersten und den zweiten Leitungen, wobei die mindestens eine weitere verspannungsinduzierende Schicht und die erste verspannungsinduzierende Schicht die gleiche Art an Verspannung hervorrufen.
  • Das Verfahren umfasst ferner das Entfernen der ersten und der zweiten verspannungsinduzierenden Schicht von einem Bauteilgebiet, das mehrere Transistorelemente aufweist, wobei die mindestens eine weitere verspannungsinduzierende Schicht in dem Bauteilgebiet beibehalten wird, so dass das Leistungsverhalten der mehreren Transistoren verbessert wird; wobei das Bauteilgebiet ein statisches RAM-(Random Access Memory) Gebiet repräsentiert; wobei eine Dicke der mindestens einen weiteren verspannungsinduzierenden Schicht kleiner ist als eine Dicke der ersten verspannungsinduzierenden Schicht und der zweiten verspannungsinduzierenden Schicht.
  • Kurze Beschreibung der Zeichnungen
  • Weitere Ausführungsformen der vorliegenden Erfindung sind in den angefügten Patentansprüchen definiert und/oder gehen aus der folgenden detaillierten Beschreibung hervor, die unter Bezugnahme zu den begleitenden Zeichnungen besser verstanden werden kann, in denen:
  • 1 schematisch eine Draufsicht eines Halbleiterbauelements mit dichtliegenden Transistorelementen gemäß einer konventionellen Schaltungskonfiguration zeigt;
  • 2 bis 4 schematisch Querschnittsansichten des konventionellen Halbleiterbauelements während diverser Fertigungsphasen bei der Herstellung unterschiedlich verspannter dielektrischer Schichten auf der Grundlage eines konventionellen dualen Verspannungsschichtenansatzes mit Ätzstoppmaterialien und Ätzsteuermaterialien zeigen, woraus sich Unregelmäßigkeiten auf Grund von Abscheidung und/oder Strukturierung insbesondere in Bauteilgebieten mit ausgeprägter Oberflächentopographie ergeben;
  • 5 schematisch eine Querschnittsansicht eines Halbleiterbauelements mit einem ersten Bauteilgebiet, etwa einem dicht gepackten Bauteilgebiet, beispielsweise in Form eines statischen RAM-Gebiets, und mit einem geschwindigkeitskritischen Bauteilgebiet zeigt, wobei Transistorelemente eine erste verspannungsinduzierende Schicht gemäß anschaulicher Ausführungsformen erhalten;
  • 6 schematisch eine Querschnittsansicht des Bauelements aus 5 zeigt, wobei ein Schnitt durch ein Feldgebiet gezeigt ist, in dem eine ausgeprägte Oberflächentopographie angetroffen wird;
  • 7 schematisch eine Querschnittsansicht durch das Feldgebiet in einem weiter fortgeschrittenen Fertigungsstadium nach einem ersten Deeskalieren der Oberflächentopographie gemäß anschaulicher Ausführungsformen zeigt;
  • 8 und 9 schematisch Querschnittsansichten von aktiven Gebieten in weiter fortgeschrittenen Fertigungsphasen zeigen, wobei eine weitere Topographie-Deeskalation gemäß anschaulicher Ausführungsformen ausgeführt wird;
  • 10 schematisch eine Querschnittsansicht des Feldgebiets nach einer ausgeprägten Topographie-Deeskalation gemäß weiterer anschaulicher Ausführungsformen zeigt;
  • 11 und 12 schematisch Querschnittsansichten von aktiven Bereichen des Halbleiterbauelements in weiter fortgeschrittenen Fertigungsphasen zeigen, um mindestens eine weitere verspannungsinduzierende Schicht zu bilden und diese lokal zu entspannen gemäß anschaulicher Ausführungsformen; und
  • 13 bis 17 schematisch Querschnittsansichten eines dicht gepackten Bauteilgebiets während diverser Fertigungsphasen zeigen, die nicht Bestandteil der vorliegenden Erfindung sind aber zu deren besseren Verständnis beitragen mögen, in denen eine verbesserte Topographie-Deeskalation in Verbindung mit dem Entfernen unerwünschter Schichtbereiche von verspannungsinduzierenden dielektrischen Materialien gemäß noch weiterer Beispiele erreicht wird.
  • Detaillierte Beschreibung
  • Im Allgemeinen stellt die vorliegende Erfindung Verfahren für Halbleiterbauelemente bereit, in denen das grundlegende Konzept eines dualen Verspannungsschichtenansatzes auf anspruchsvolle Bauteilgeometrien angewendet wird, die beispielsweise dicht gepackte Bauteilgebiete mit kritischen Abmessungen in der Transistorebene von ungefähr 40 nm und weniger enthalten, wobei das Erzeugen von Unregelmäßigkeiten auf Grund von Abscheidung und Strukturierung, etwa Hohlräume, die insbesondere über Feldgebieten auftreten, die darauf ausgebildet dichtliegende Leitungen oder Gateelektroden besitzen, verringert wird. Dazu wird in einigen anschaulichen Ausführungsformen das erste verspannungsinduzierende dielektrische Material ohne ein Ätzstoppmaterial oder Ätzsteuermaterial abgeschieden, wodurch das Abscheiden einer größeren Menge an stark verspannten dielektrischen Material möglich ist, wobei auch die Möglichkeit des Deeskalierens der Oberflächentopographie während des nachfolgenden Ätzprozesses zum Entfernen des ersten verspannungsinduzierenden Materials von gewissen Bauteilbereichen geschaffen wird. Anschließend wird ein zweites verspannungsinduzierendes Material mit einer anderen Art an innerer Verspannung im Vergleich zu der des ersten verspannungsinduzierenden Materials direkt auf dem Bauteil und auf dem zuvor beibehaltenen Bereich des ersten verspannungsinduzierenden Materials aufgebracht, wobei die zuvor deeskalierte Oberflächentopographie für bessere Abscheidbedingungen sorgt, wodurch die Wahrscheinlichkeit für Unregelmäßigkeiten verringert wird, die durch die Abscheidung hervorgerufen werden. In einem nachfolgenden Ätzprozess wird das zweite verspannungsinduzierende Material selektiv von dem ersten verspannungsinduzierenden Material abgetragen, wobei jedoch der Ätzprozess auch zu einem Entfernen eines Teils des ersten verspannungsinduzierenden Materials führt, wodurch ebenfalls eine deeskalierende Wirkung des Ätzprozesses erreicht wird. Andererseits wird eine gewisse Menge des ersten verspannungsinduzierenden Materials in zuverlässiger Weise beibehalten, etwa auf Grund einer unterschiedlichen Ätzrate im Vergleich zu dem zweiten dielektrischen Material, wodurch ein zuverlässiger Schutz eines darunter liegenden Materials, etwa einer Silizium/Germanium-Legierung, erreicht wird, wenn komplexe p-Kanaltransistoren betrachtet werden. Gleichzeitig führt der Ätzprozess zu einer besseren Oberflächentopographie insbesondere über Feldgebieten des Halbleiterbauelements, wodurch bessere Abscheidebedingungen für einen weiteren Abscheideprozess geschaffen werden, der so gestaltet ist, dass ein weiteres verspannungsinduzierendes Material vorgesehen wird, das die gleiche innere Verspannung besitzt wie das erste verspannungsinduzierende Material. Folglich kann ein gewünschter hoher Grad an Verformung durch das erste verspannungsinduzierende Material hervorgerufen werden, das zu einem gewissen Grade während des vorhergehenden Ätzprozesses abgetragen wird und auch durch das zusätzliche verspannungsinduzierende Material, das mit einer moderat hohen Dicke auf Grund der besseren Oberflächentopographie aufgebracht werden kann. Daraufhin wird der innere Verspannungspegel des weiteren verspannungsinduzierenden Materials selektiv bei Bedarf entspannt oder in anderen Fällen werden unerwünschte Bereiche des weiteren verspannungsinduzierenden Materials abgetragen. Folglich werden bessere Oberflächenbedingungen nach dem Abscheiden des ersten verspannungsinduzierenden Materials auf Grund der deeskalierenden Wirkung der nachfolgenden Ätzprozeduren geschaffen, wobei ein gewisser Grad an Materialabtrag oder sogar ein vollständiger Materialabtrag des ersten verspannungsinduzierenden Materials während der Strukturierung der zweiten verspannungsinduzierenden Material mittels eines weiteren verspannungsinduzierenden Materials kompensiert werden kann, das auf der Grundlage deutlich besserer Oberflächenbedingungen aufgebracht werden kann. Ferner kann insgesamt eine größere Menge an verspannungsinduzierenden Material auf Grund der Möglichkeit, Ätzstoppmaterialien oder Ätzsteuermaterialien wegzulassen, vorgesehen werden.
  • Erfindungsgemäß wird die zuvor beschriebene Prozesstechnik mit einer lokal selektiven Anwendung des dualen Verspannungsschichtenansatzes kombiniert, wobei lediglich eine einzelne verspannungsinduzierende Schicht über gewissen Bauteilgebieten, etwa statischen RAM-Gebieten und dergleichen vorgesehen wird. In diesem Falle kann die deeskalierende Wirkung der jeweiligen Ätzprozesse zum Entfernen unerwünschter verspannungsinduzierender Materialien in anderen Bauteilgebieten zwei mal angewendet werden, wodurch die Oberflächentopographie in dicht gepackten Bauteilgebieten weiter verbessert wird, wobei ein einzelnes gewünschtes verspannungsinduzierendes Material dann so aufgebracht wird, dass es den Erfordernissen des dicht gepackten Bauteilgebiets entspricht, während in anderen Bauteilbereichen der zuvor beschriebene kombinierte verformungsinduzierende Mechanismus beibehalten wird. D. h., in den dicht gepackten Bauteilgebieten, etwa in den statischen RAM-Gebieten werden das erste und das zweite verformungsinduzierende Material im Wesentlichen vollständig abgetragen, woraus sich eine ausgeprägte Topographiedeeskalation in jedem der jeweiligen Ätzprozesse ergibt, so dass in einem nachfolgenden Abscheideschritt das endgültige verspannungsinduzierende Material aufgebracht werden kann, ohne dass im Wesentlichen auf Grund der besseren Oberflächenbedingungen die Abscheidung hervorgerufene Unregelmäßigkeiten auftreten.
  • Mit Bezug zu den 5 bis 17 werden nunmehr weitere anschauliche Ausführungsformen detaillierter beschrieben, wobei auch bei Bedarf auf die 1 bis 4 verwiesen sein.
  • 5 zeigt schematisch eine Querschnittsansicht eines Halbleiterbauelements 200, das ein Substrat 201 aufweist, über welchem eine Halbleiterschicht 202 gebildet ist, wie dies auch in ähnlicher Weise mit Bezug zu der Halbleiterschicht 102 des Bauelements 100 erläutert ist, das in 1 gezeigt ist. Des weiteren umfasst das Halbleiterbauelement 200 ein erstes Bauteilgebiete 220a, das ein geschwindigkeitskritisches Bauteilgebiet in dem Sinne repräsentiert, dass eine Vielzahl von Transistoren 222p, 222n darin vorgesehen sind, die in einem geschwindigkeitskritischen Signalweg enthalten sind, der die Gesamtarbeitsgeschwindigkeit des Halbleiterbauelements 200 bestimmt. Z. B. sind die Transistoren 222p und 222n die p-Kanaltransistoren bzw. n-Kanaltransistoren repräsentieren, in und über einem entsprechenden Bereich der Halbleiterschicht 202 gebildet, der auch eine zugehörige Isolationsstruktur 203 enthält, um geeignete aktive Gebiete für die Transistoren 222p, 222n zu definieren. Des weiteren umfasst das Halbleiterbauelement 200 ein zweites Bauteilgebiet 220b, das ein dicht gepacktes Bauteilgebiet repräsentiert, wobei entsprechende Transistoren 222 mit einem minimalen Abstand von ungefähr 100 nm oder deutlich weniger angeordnet sind, wie dies auch zuvor mit Bezug zu dem Bauelement 100 erläutert ist. Z. B. repräsentieren die Transistoren 222 p-Kanaltransistoren, n-Kanaltransistoren oder p-Kanaltransistoren und n-Kanaltransistoren, wobei dies von der gesamten Bauteilkonfiguration abhängt. Die Transistoren 222p, 222n und die Transistoren 222 können einen unterschiedlichen Aufbau, beispielsweise in Bezug auf die Transistorlänge und/oder Transistorbreite besitzen, wobei der Einfachheit halber derartige Unterschiede in 5 nicht gezeigt sind. Z. B. ist in Bauteilgebieten mit nicht-geschwindigkeitskritschen Transistorelementen, etwa dem Gebiet 220b, die Transistorlänge und/oder die Transistorbreite größer im Vergleich zu leistungsorientierten Transistorelementen, etwa den Transistoren 222n, 222p, wodurch die Gesamtleistungsaufnahme der nicht kritischen Bauteilgebiete verringert wird. Wenn eine größere Transistorlänge in dem Gebiet 220b erforderlich ist, kann die Länge der jeweiligen Gateelektroden 221, d. h. in 5 die horizontale Abmessung der Gateelektroden 221, im Vergleich zu den geschwindigkeitskritischen Transistoren in dem Bauteilgebiet 220a vergrößert werden. In diesem Falle kann die gesamte Topographie des Bauteilgebiets 220b noch weiter komplettiert werden, da eine hohe Packungsdichte, d. h. eine große Anzahl an Transistorelementen pro Einheitsfläche dennoch in dem Bauteilgebiet 220b erforderlich ist. Unabhängig von Unterschieden im Transistoraufbau werden im Folgenden die Komponenten der Transistorelemente in den Bauteilgebieten 220a, 220b durch die gleichen Bezugszeichen benannt und werden auch in einer im Wesentlichen identischen Weise dargestellt, wobei jedoch zu beachten ist, dass entsprechende Unterschiede, beispielsweise im Hinblick auf die Leitfähigkeitsart, die Transistorabmessungen und dergleichen bestehen können.
  • Die Transistoren 222p, 222n, 222 enthalten eine Gateisolationsschicht 221c, ein Gateelektrodenmaterial 221b und ein gut leitendes metallenthaltendes Material 221a, beispielsweise in Form eines Silizids, wenn die Gateelektrodenstrukturen 221 in Form eines siliziumbasierten Materials vorgesehen sind. Ferner können die Gateelektrodenstrukturen 221 eine Abstandshalterstruktur 221d aufweisen, die einen mehr oder minder komplexen Aufbau besitzen kann, wobei dies von dem vorhergehenden Prozessschema abhängt. Entsprechende Drain- und Sourcegebiete 223 schließen lateral entsprechende Kanalgebiete 226 ein, deren Leitfähigkeit durch Erzeugen einer gewünschten Art an Verformung verbessert werden kann. Des weiteren sind Metallsilidgebiete 225 in den Drain- und Sourcegebieten 223 vorgesehen. In einigen anschaulichen Ausführungsformen besitzen einige der Transistoren in dem ersten und dem zweiten Bauteilgebiet 220a, 220b zusätzliche verformungsinduzierende Mechanismen, etwa eine eingebettete Halbleiterlegierung 224, die in einem verformten Zustand eingebaut ist, wodurch ebenfalls eine gewünschte Art an Verformung in dem benachbarten Kanalgebiet 226 hervorgerufen wird. In der gezeigten Ausführungsform ist in dem Transistor 222p die Halbleiterlegierung 224 eingebaut, die eine kompressive Verformung hervorruft, wenn der Transistor 222p einen p-Kanaltransistor repräsentiert. Beispielsweise sind Silizium/Germanium, Silizium/Germanium/Zinn, Silizium/Zinn und dergleichen geeignete Halbleiterlegierungen, um eine gewünschte kompressive Verformung zu erzeugen. In anderen Fällen wird eine Silizium/Kohlenstofflegierung eingesetzt, um eine Zugverformungskomponente zu erzeugen. Es sollte beachtet werden, dass auch der Transistor 222n darin eingebaut ein verformtes Halbleitermaterial aufweisen kann, das durch Vespannungsgedächtnistechniken während der vorhergehenden Bearbeitung und/oder den Einbau einer geeigneten Halbleiterlegierung gebildet werden kann, etwa durch Silizium/Kohlenstoff, wenn der Transistor 222n einen n-Kanaltransistor repräsentiert. Es sollte beachtet werden, dass eine Gedächtnisverspannungstechnik als eine Prozedur zu verstehen ist, in der ein Halbleitermaterial im Wesentlichen bis zu einer gewissen Tiefe amorphisiert und dann in Anwesenheit einer Deckschicht rekristallisiert wird, was zu einer verformten Rekristallisierung des amorphisierten Halbleiterbereichs führt. Dieser verformte Zustand kann zumindest teilweise selbst nach dem Entfernen der entsprechenden Deckschicht beibehalten werden.
  • Es sollte beachtet werden, dass auch die Transistoren 222 in dem zweiten Bauteilgebiet 220b einen oder mehrere zusätzliche verformungsinduzierende Mechanismen bei Bedarf aufweisen können. Der Einfachheit halber sind derartige Mechanismen in der 5 nicht gezeigt.
  • Ferner ist in der gezeigten Fertigungsphase eine erste verspannungsinduzierende Materialschicht 230 über dem ersten und dem zweiten Bauteilgebiet 220a, 220b ausgebildet, wobei im Gegensatz zu konventionellen Techniken die verspannungsinduzierende Schicht 230 ohne eine darauf gebildete Ätzsteuerschicht vorgesehen ist, etwa die Schicht 131 (siehe 2). In einer anschaulichen Ausführungsform wird die erste verspannungsinduzierende Schicht 230 direkt auf den jeweiligen Transistorelementen gebildet, ohne dass ein dazwischen liegendes Ätzstoppmaterial vorgesehen wird, etwa die Ätzstoppschicht 133 (siehe 2). D. h., das verspannungsinduzierende dielektrische Material 230 wird direkt auf den jeweiligen Metallsilizidgebieten 221a, 225 hergestellt, wodurch ein sehr effizienter Verspannungsübertragungsmechanismus geschaffen wird, da dazwischen liegende „Puffermaterialien”, etwa eine Ätzstoppbeschichtung, weggelassen werden. Somit kann die Dicke der Schicht 230 im Vergleich zu einem verspannungsinduzierenden Material eines konventionellen Bauelements erhöht werden, in welchem für eine gegebene Bauteilgeometrie auch Ätzstopp- und Ätzsteuermaterialien vorzusehen sind. In einer anschaulichen Ausführungsform wird die verspannungsinduzierende Schicht 230 mit einer inneren kompressiven Verspannung vorgesehen, die so gewählt ist, dass das Leistungsverhalten des Transistors 222p verbessert wird. Z. B. ist die verspannungsinduzierende Schicht 230 aus Siliziumnitrid, Stickstoff enthaltendem Siliziumkarbid, diamantartigen Kohlenstoff und dergleichen aufgebaut, da diese Materialien mit hoher innerer kompressiver Verspannung auf der Grundlage gut etablierter plasmaunterstützter CVD-Techniken aufgebracht werden können. In anderen anschaulichen Ausführungsformen wird die verspannungsinduzierende Schicht 230 mit einem inneren Zugverspannungspegel vorgesehen, wenn etwa das Verhalten eines n-Kanaltransistors zu verbessern ist. Beispielsweise wird Siliziumnitrid mit einer hohen inneren Zugverspannung hergestellt, wie dies auch zuvor erläutert ist.
  • 6 zeigt schematisch eine Querschnittsansicht des Halbleiterbauelements 200, wobei der Schnitt außerhalb der jeweiligen aktiven Gebiete der ersten und zweiten Bauteilgebiete 220a, 220b genommen ist, ähnlich der Querschnittsansicht, wie dies mit Bezug zu den 1 und 2 erläutert ist. Somit erstrecken sich, wie dies gezeigt ist, die Gateelektrodenstrukturen 221, die nunmehr auch als Leitungen betrachtet werden können, über die Isolationsstruktur 203, wobei auch entsprechende Absenkungen oder Vertiefungen zu einer noch ausgeprägteren Oberflächentopographie führen, insbesondere in dem dicht gepackten Bauteilgebiet 220b, wie dies auch mit Bezug zu dem Halbleiterbauelement 100 erläutert ist. Da die verspannungsinduzierende Schicht 230 jedoch zumindest ohne eine darauf ausgebildete Ätzsteuerschicht vorgesehen ist, wird eine weniger kritische Geometrie nach dem Abscheiden des Materials 230 erreicht, obwohl Material mit größerer Dicke im Vergleich zu konventionellen dualen Verspannungsschichtenlösungen für eine vorgegebene Gesamtbauteilgeometrie vorgesehen werden kann.
  • Das in den 5 und 6 gezeigte Halbleiterbauelement 200 kann auf der Grundlage der folgenden Prozesse hergestellt werden. Die grundlegenden Transistorstrukturen in den ersten und zweiten Bauteilgebieten 220a, 220b können auf Grundlage gut etablierter Prozesstechniken hergestellt werden, wie sie auch mit Bezug zu dem Bauelement 100 beschrieben sind. Nach der Herstellung der Metallsilizidgebiete 225 und 221d wird die erste verspannungsinduzierende Schicht 230 unter Anwendung gut bekannter Abscheiderezepte und Materialzusammensetzungen abgeschieden, wie dies auch zuvor angegeben ist, wobei eine Dicke entsprechend der gesamten Bauteilgeometrie ausgewählt wird. Z. B. wird für Halbleiterbauelemente mit Transistorelementen der 45 nm-Technologie und darunter, etwa der 32 nm-Technologie, eine Dicke von ungefähr 40 nm ausgewählt, wodurch eine sehr effiziente verformungsinduzierende Wirkung erreicht wird, wobei auch, wenn keine Ätzstoppmaterialien zwischen der grundlegenden Transistorstruktur und der verspannungsinduzierenden Schicht 230 vorgesehen sind, eine noch bessere gesamte verformungsinduzierende Wirkung erreicht werden kann.
  • 7 zeigt schematisch eine Querschnittsansicht des Halbleiterbauelements 200 außerhalb der entsprechenden aktiven Gebiete ähnlich zu dem Schritt aus 6 in einem weiter fortgeschrittenen Fertigungsstadium. Wie gezeigt, ist eine Ätzmaske 204 so gebildet, dass spezielle Bereiche des Bauelements 200 der Einwirkung einer Ätzumgebung 205 ausgesetzt werden, die in geeigneter Weise gestaltet ist, um freiliegende Bereiche der ersten verspannungsinduzierenden Schicht 230 abzutragen. In der gezeigten Ausführungsform deckt die Maske 204 den Transistor 222p ab, für den die verformungsinduzierende Wirkung der Schicht 230 als vorteilhaft im Hinblick auf das Verbessern der Transistorleistungsfähigkeit erachtet wird, wie dies zuvor erläutert ist. Beispielsweise repräsentiert der Transistor 222p einen p-Kanaltransistor und die Schicht 230 besitzt eine gewünschte hohe innere kompressive Verspannung. Der Ätzprozess 205 kann auf der Grundlage gut etablierter Ätzrezepte ausgeführt werden, die für Silizium nitridmaterial, stickstoffenthaltendes Siliziumkarbidmaterial, Kohlenstoffmaterial und dergleichen verfügbar sind. In der gezeigten Ausführungsform wird auch eine entsprechende „Deeskalation” der Oberflächentopographie während des Prozesses 205 auf Grund der fehlenden Ätzstoppbeschichtung erreicht, wodurch die Komplexität des gesamten Strukturierungsschemas im Vergleich zu konventionellen dualen Verspannungsschichtenlösungen verringert wird. D. h., während des Entfernens unerwünschter Bereiche der Schicht 230 wird auch die resultierende Oberflächentopographie in einer abschließenden Phase des Ätzprozesses 205 deeskaliert, indem beispielsweise Material der Abstandshalterstrukturen 221d abgetragen wird und entsprechende Kanten der Absenkungen verrundet werden und dergleichen. Nach dem Ätzprozess 205 kann somit eine bessere Oberflächentopographie in freiliegenden Bereichen des Bauelements 200 erreicht werden, während das Material 230 über dem Transistor 222p beibehalten wird.
  • 8 zeigt schematisch eine Querschnittsansicht durch entsprechende aktive Gebiete des Bauelements 200 ähnlich zu dem Querschnitt aus 5 in einer weiter fortgeschrittenen Fertigungsphase. Wie gezeigt, weist das Bauelement 200 eine zweite verspannungsinduzierende Schicht 240 mit einer inneren Verspannung auf, die Verspannung der Schicht 230 entgegengesetzt ist, die noch über dem Transistor 222p gebildet ist. Somit besitzt das zweite verspannungsinduzierende Material 240 eine innere Verspannungskomponente, die zur Verbesserung des Leistungsverhaltens des Transistors 220n geeignet ist. Wie gezeigt, kann das zweite verspannungsinduzierende Material 240 auf der ersten verspannungsinduzierenden Schicht 230 gebildet werden, d. h. ohne eine dazwischen liegende Ätzsteuerschicht oder ein Ätzstoppmaterial. Auf Grund des vorhergehenden Ätzprozesses 205 ist das Material 230 im Wesentlichen vollständig von dem Transistor 222n entfernt, so dass die zweite verspannungsinduzierende Schicht 240 ebenfalls direkt auf diesen Transistor hergestellt werden kann, wodurch ein besserer Verformungsübertragungsmechanismus geschaffen wird. Auf Grund der vorhergehenden deeskalierenden Wirkung des Ätzprozesses 205 kann eine entsprechende Reduzierung der Abstandshalterstruktur 221d ebenfalls zu besseren Abscheidebedingungen und einem besseren Verformungsübertragungsmechanismus beitragen. Des weiteren ist eine Ätzmaske 204a so vorgesehen, dass Bauteilbereiche abgedeckt werden, in denen ein Abtragen des zweiten verspannungsinduzierenden Materials 240 nicht gewünscht ist. In der gezeigten Ausführungsform lässt die Maske 204a auch die Transistoren 222 in dem zweiten Bauteilgebiet 220b frei, wenn lediglich ein einzelnes verspannungsinduzierendes Material in dem Bauteilgebiet 220b vorzusehen ist, was in einer späteren Fertigungsphase erfolgt. In anderen anschaulichen Ausführungsformen kann die Maske 204a auch in dem zweiten Bauteilgebiet 220b entsprechende Transistoren abdecken, während andere Transistoren frei liegen, wie dies für das Bauteilgebiet 220a gezeigt ist. Das in 8 gezeigte Halbleiterbauelement 200 kann auf der Grundlage gut etablierter Abscheidetechniken hergestellt werden, um das Material 240 mit dem gewünschten inneren Verspannungspegel aufzubringen. Auf Grund der zuvor präparierten Oberfläche wird die entsprechende Abscheidung im Wesentlichen durch die Abscheidung hervorgerufene Unregelmäßigkeiten bewerkstelligt oder zumindest in einem deutlich geringeren Grad an Ausbildung von Hohlräumen. Danach wird die Ätzmaske 204A auf der Grundlage gut etablierter Lithographietechniken bereitgestellt.
  • 9 zeigt schematisch das Halbleiterbauelement 200 während eines weiteren Ätzprozesses 106, der auf der Grundlage einer Ätzchemie durchgeführt wird, die zum effizienten Abtragen von Material der Schicht 240 ausgestaltet ist, wobei eine ausgeprägte Selektivität in Bezug auf das Material 230 nicht erforderlich ist. Beispielsweise sind eine Vielzahl von Ätzchemien zum Ätzen von Siliziumnitridmaterial verfügbar, die während des Prozesses 206 eingesetzt werden können. Wie gezeigt, kann der Ätzprozess 206 unerwünschte Bereiche des Material 240 entfernen und kann auch Material der Schicht 230 bis zu einem gewissen Grade abtragen, wodurch eine Schicht mit geringerer Dicke 230r über dem Transistor 222p erhalten wird. Es sollte beachtet werden, dass die Ätzchemie 206 effizient so eingestellt werden kann, dass diese eine höhere Ätzrate für das Material der Schicht 240 zur Schicht 230 auf Grund der unterschiedliche Materialzusammensetzungen dieser Schichten besitzt, selbst wenn die gleiche grundlegende Materialzusammensetzung verwendet wird, etwa Siliziumnitrid. D. h., typischerweise besitzt das zugverspannte dielektrische Material der Schicht 240 eine höhere Ätzrate im Vergleich zu dem kompressiv verspannten Material der Schicht 230. Daher kann das Material 240 zuverlässig von dem Transistor 222p abgetragen werden, ohne dass das Material der Schicht 230 im Wesentlichen vollständig entfernt wird. Die restliche Schicht 230r kann somit zuverlässig den Transistor 222p schützen, beispielsweise die verformte Halbleiterlegierung 224, falls diese vorgesehen ist, wobei dennoch das Abtragen des Materials zusätzlich zu besseren Oberflächenbedingungen für eine nachfolgende Abscheidung eines weiteren verspannungsinduzierenden Materials sorgt. Somit kann der Ätzprozess 206 auf der Grundlage einer einzelnen Ätzchemie ausgeführt werden, wodurch ein zuverlässiges Abtragen unerwünschter Bereiche der Schicht 240 möglich, wobei dennoch eine gewünschte Deeskalierung der resultierenden Oberflächentopographie erfolgt. Zum Beispiel wird in dem zweiten Bauteilgebiet 220b das Material 240 entfernt und es wird eine weitere Deeskalierung, d. h. eine weitere Verringerung der Abstandshalterstruktur, die als 221s nunmehr bezeichnet ist, erreicht und es wird eine weitergehende Eckenverrundung in dem Feldgebiet (siehe 7) erreicht und wird auch in dem zweiten Bauteilgebiet 220b erhalten.
  • 10 zeigt schematisch eine Querschnittsansicht des zweiten Bauteilgebiets 220b mit der deeskalierten Topographie einschließlich der weiter reduzierten Abstandshalterstruktur 221s. Folglich ermöglicht es die resultierende Oberflächentopographie in dem Gebiet 220b, dass ein weiteres verspannungsinduzierendes Material abgeschieden wird, wie dies durch die gestrichelte Linie 235 angegeben ist, wobei eine moderat hohe Dicke, ungefähr 40 nm oder mehr möglich ist, ohne dass es zu Unregelmäßigkeiten auf Grund der Abscheidung beigetragen wird, ohne dass etwa Hohlräume erzeugt werden, die ansonsten zu Kontaktfehlern in dem Gebiet 220b beitragen können, wie dies auch zuvor mit Bezug zu dem Bauelement 100 erläutert ist.
  • 11 zeigt schematisch das Halbleiterbauelement 200 in einer Querschnittsansicht entlang entsprechender aktiver Gebiete nach dem Abscheiden des weiteren verspannungsinduzierenden Materials 235. Somit ist die verspannungsreduzierende Schicht 235 auf den Transistoren 222 in dem Bauteilgebiet 220b gebildet und ist auf der Schicht 240 über dem Transistor 222n und auf der Schicht 230r über dem Transistor 222p gebildet. In der gezeigten Ausführungsform wird das Material 235 mit der gleichen Art an innerer Verspannung wie die Schicht 230r hergestellt, wodurch eine gewünschte hohe verformungsinduzierende Wirkung in dem Transistor 222p erreich wird. Des weiteren besitzt das Material 235 eine leistungssteigernde Wirkung auf zumindest einige der Transistoren 222 in dem zweiten Bauteilgebiet 220b. Wie zuvor erläutert ist, kann die Schicht 235 auf der Grundlage einer weniger kritischeren Oberflächentopographie auf Grund der vorhergehenden Deeskalation abgeschieden werden, wobei eine entsprechende Dicke der Schicht 235 an die Oberflächengeometrie in dem zweiten Bauteilgebiet 220b angepasst ist, das typischerweise die dichtliegenden Transistoren 222 enthält. Somit könnte das Material 235 mit einer vergleichbaren Dicke in Bezug auf die Schicht 240 vorgesehen werden, während in anderen Fällen, wenn sehr anspruchsvolle Bauteilgeometrien in dem zweiten Gebiet 220b eine geringere Dicke des Materials 235 fordern, um eine im Wesentlichen hohlraumfreie Abscheidung zu erreichen, dennoch die kombinierte Dicke der Schichten 230r und 235 für einen sehr effizienten gesamten verformungsinduzierenden Mechanismus für den Transistor 220p sorgt. Erfindungsgemäß wird das Material 235 so gewählt, dass es eine kleinere Dicke als die Schicht 240 und die anfänglich abgeschiedene Schicht 230 (siehe 5) besitzt.
  • In anderen anschaulichen Ausführungsformen (nicht gezeigt) enthält der Schicht 235 ein Puffermaterial (nicht gezeigt), das zuerst abgeschieden wird und dass auf der Grundlage einer Abscheidetechnik vorgesehen wird, die bessere Spaltfülleigenschaften im Vergleich zu einer plasamunterstützten Abscheidetechnik zum Abscheiden eines stark verspannten dielektrischen Materials besitzt.
  • Folglich werden verformungsinduzierende Mechanismen in einer sehr effizienten Weise für die Transistoren 222p und 222n vorgesehen, da insgesamt eine größere Menge an verspannungsinduzierenden Material auf Grund des Vermeidens von Ätzsteuermaterialien in dem vorhergehenden Strukturierungsschema vorgesehen werden kann, während gleichzeitig bessere Oberflächenbedingungen in dem zweiten Bauteilgebiet 220b, das die dicht gepackten Transistoren 222 enthält, erreicht werden. Somit wird das Material 235, das zumindest das Leistungsverhalten einer Art an Transistoren 222 verbessert so vorgesehen, dass im Wesentlichen keine durch Abscheidung und Strukturierung hervorgerufenen Unregelmäßigkeiten auftreten, so dass entsprechende Kontakte, die eine Verbindung zwischen der Gateelektrode 221 und entsprechenden aktiven Gebieten der Transistoren 222 herstellen, wie dies auch zuvor mit dem Bauelement 100 erläutert ist, mit erhöhter Zuverlässigkeit hergestellt werden können, wodurch Ausbeuteverluste in einer sehr fortgeschrittenen Fertigungsphase verringert werden. Im Vergleich zu konventionellen Strategien, in denen standardmäßige duale Verspannungsschichtenlösungen in Verbindung mit einem Entfernen von Abstandshaltern nach der Herstellung des Metallsilizids eingesetzt werden, kann eine entsprechende Beeinträchtigung der Transistoren, die aufwendige Halbleiterlegierungen, etwa die Legierung 224 aufweisen, vermieden werden, wobei dennoch die gewünschte bessere Oberflächentopographie geschaffen wird. In anderen konventionellen Strategien werden sehr aufwendige Abscheide/Ätz-Abscheidezyklen eingesetzt, um das stark verspannte dielektrische Material auf anspruchsvollen Oberflächentopographien herzustellen, durch äußerst komplizierte Prozesssequenzen erforderlich sind. Auf Grund der hierin offenbarten Prinzipien wird eine deutlich geringere Wahrscheinlichkeit für das Erzeugen von Kontaktausfällen erreicht, wobei dennoch ein sehr effizienter verformungsinduzierender Mechanismus beibehalten wird, indem die Topographie durch Deeskalation verbessert und die zusätzliche verformungsinduzierende Schicht 235 vorgesehen wird. Somit kann eine geringere Prozesskomplexität im Vergleich zu konventionellen dualen Verspannungsschichtenlösungen erreicht werden, da das Abscheiden zusätzlichen verspannungsinduzierenden Materials 235 überkompensiert werden kann durch das Weglassen des Abscheidens entsprechender Ätzstopp- und Ätzsteuermaterialien, wobei auch die jeweiligen Ätzprozesse zum Strukturieren der Schichten 230, 240 jeweils mit einer einzelnen Ätzchemie ausgeführt werden können, wodurch gleichzeitig die gewünschte Deeskalation der Oberflächentopographie erreicht wird.
  • 12 zeigt schematisch das Halbleiterbauelement 200 in einem weiter fortgeschrittenen Herstellungsstadium, in welchem der innere Verspannungspegel der Schicht 235 in gewissen Bauteilbereichen reduziert oder entspannt wird. Zu diesem Zweck wird eine Maske vorgesehen, etwa in Form einer Lackmaske und dergleichen, die dem Transistor 222p abdeckt, in welchem der Verspannungspegel der Schicht 235 vorteilhaft ist im Hinblick auf das Transistorleistungsverhalten, während der Transistor 222n von der Maske freigelassen wird. Das Bauelement 200 wird ferner einem Ionenbeschuss 208 unterzogen, der auf der Grundlage eines Ionenimplantationsprozesses unter Anwendung einer geeigneten Implantationssorte, etwa Xenon, Germanium, Silizium und dergleichen ausgeführt wird, der zu einer deutlichen Modifizierung der Struktur der freiliegenden Bereiche der Schicht 235 führt. Während des Ionenbeschusses 208 werden entsprechende Prozessparameter, etwa die Ionenenergie, die Dosis und dergleichen in geeigneter Weise so gewählt, dass die relaxierende oder verspannungsreduzierende Wirkung auf die Dicke der Schicht 235 beschränkt bleibt, ohne dass im Wesentlichen darunter liegende Materialien, etwa die über dem Transistor 220n liegende Schicht 240 wesentlich beeinflusst wird. Geeignete Prozessparameter können effizient unter Anwendung von Simulationsprogrammen, durch Ausführen von Testabläufen und dergleichen ermittelt werden. In der in 12 gezeigten Ausführungsform lässt die Maske entsprechende Transistoren in dem zweiten Bauteilgebiet 220b frei, für die der innere Verspannungspegel der Materialschicht 235 als ungeeignet erachtet wird. Wenn beispielsweise das Material 235 anfänglich aus einem kompressiv verspannten Material aufgebaut ist, lässt die Maske n-Kanaltransistoren in dem Bauteilgebiet 220b frei, um damit ein relaxiertes oder verspannungsreduziertes Material 235r zu erzeugen. Wie zuvor erläutert ist, wird in konventionellen Vorgehensweisen häufig ein einzelnes Material in dicht gepackten Bauteilgebieten im Hinblick auf die Verringerung von Unregelmäßigkeiten durch Abscheidung und Strukturierung vorgesehen, wobei eine entsprechende selektive Relaxation des inneren Verspannungspegels des einzelnen Materials erforderlich sein kann. In diesem Falle repräsentiert der Ionenbeschuss 208 in 12 keinen zusätzlichen Prozessschritt im Vergleich zu diesen konventionellen Vorgehensweisen, so dass die effiziente Verspannungsrelaxation in den Gebieten 220a, 220b eine zusätzliche Prozesskomplexität schafft, wobei jedoch eine bessere Effizienz und Zuverlässigkeit auf Grund der vorhergehenden sehr effizienten Deeskalationsprozedur erreicht wird.
  • Nach dem Ionenbeschuss 208 und dem Entfernen der Maske kann somit die weitere Bearbeitung auf der Grundlage gut etablierter Prozesstechniken fortgesetzt werden, d. h. es wird ein entsprechendes dielektrisches Zwischenschichtmaterial abgeschieden und so strukturiert, dass eine geeignete Kontaktstruktur geschaffen wird, wie dies auch zuvor mit Bezug zu dem Bauelement 100 erläutert ist.
  • Es sollte beachtet werden, dass in der 12 gezeigten Ausführungsform eine Überlappung der Schichten 240, 230 in einem Gebiet 245 nicht erforderlich ist, wie dies in konventionellen dualen Verspannungsschichtenlösungen der Fall ist, da eine zuverlässige Abdeckung des Bauelements 200 durch die Materialschicht 235 erreicht wird. D. h., typischerweise sorgt das Material 235 für einen zuverlässigen Einschluss der Transistoren 222p, 222n und 222 in den Gebieten 220a, 220b hinsichtlich von reaktiven Metallen, etwa Kupfer und dergleichen, die während der weiteren Bearbeitung des Bauelements 200 verwendet werden. In konventionellen dualen Verspannungsschichtenlösungen müssen jedoch entsprechende Prozessschwankungen in Bezug auf Lithographieprozesse zum Vorsehen entsprechender Ätzmasken für die Strukturierung der Schichten 230, 240 in Betracht gezogen werden, um in zuverlässiger Weise eine diffusionsverhindernde Schicht an dem Gebiet 245 beizubehalten, wodurch eine ausgeprägte Überlappung typischerweise erforderlich ist, die zu einem sehr komplexen Strukturierungsprozess beim Bilden von Kontaktöffnungen führt, die sich in das Gebiet 245 erstrecken. D. h. in dem Gebiet 245 wird gemäß konventioneller dualer Verspannungsschichtenlösungen eine ausgeprägte Topographie der überlappenden Schichten mit unterschiedlichen Verspannungspegel in Verbindung mit entsprechenden Ätzstopp- und Ätzsteuermaterialien angetroffen, was zu entsprechenden Unregelmäßigkeiten und damit Ausbeuteverlusten während der Herstellung von Kontaktelementen führt, die sich in das Gebiet 245 erstrecken, sofern nicht komplexe und aufwendige Gegenmaßnahmen angewendet werden. Im Gegensatz zu dieser komplexen Situation wird in den hierin beschriebenen Prozesstechniken eine entsprechende Überlappung im Hinblick auf Lithographieschwankungen nicht erforderlich, da selbst bei Auftreten einer ausgeprägten Lücke zwischen den Schichten 230 und 240 ein zuverlässiger Einschluss auf Grund des Materials 235 möglich ist. Folglich wird ein weiterer geringerer Grad an Komplexität auf der Grundlage der zuvor beschriebenen Prozesstechniken erreicht.
  • Mit Bezug zu den 13 bis 17 werden nunmehr weitere Beispiele beschrieben, die nicht Bestandteil der vorliegenden Erfindung sind, in denen das erste und das zweite verspannungsinduzierende Material in dem Bauteilgebiet 220b beibehalten wird, wobei dennoch eine bessere gesamte Oberflächentopographie erreicht wird.
  • 13 zeigt schematisch das Halbleiterbauelement 200 in einer Fertigungsphase nach dem Abscheiden der ersten und der zweiten verspannungsinduzierenden Schicht 230 und nach dem Entfernen eines Teils davon über gewissen Transistoren, für die die Anwesenheit des Materials 230 als ungeeignet erachtet wird. Wie gezeigt wird die Schicht 230 über den Transistoren 222b in dem Gebiet 220b beibehalten, während die Schicht 230 über den Transistoren 222a entfernt wird, wobei auch eine entsprechende Deeskalation der Oberflächentopographie, etwa eine Verringerung der Abstandshalterbreite, wie dies durch 221r angegeben ist und dergleichen, erreicht wird, wie dies auch zuvor erläutert ist.
  • 14 zeigte schematisch das Bauelement 200, wobei die zweite verspannungsinduzierende Schicht 240 auf den Transistoren 222a und auf der Schicht 230 in dem Bauteilgebiet 220b gebildet ist. Auch in diesem Falle wird die Schicht 240 auf der Grundlage einer besseren Oberflächentopographie über den Transistoren 222a bereitgestellt. Danach wird die Maske 204a so gebildet, dass die Transistoren 222b der Einwirkung des Ätzprozesses 206 ausgesetzt sind, während welcher der freiliegende Teil der Schicht 240 entfernt wird und auch ein Teil der Schicht 230 verringert wird, um damit die Oberflächentopographie über den Transistoren 222b zu deeskalieren.
  • 15 zeigt schematisch zeigt schematisch das Halbleiterbauelement 200 nach der zuvor beschriebenen Prozesssequenz und dem Entfernen der Ätzmaske 204a. Wie gezeigt, weisen die Transistoren 220b die reduzierte Materialschicht 230r auf, wodurch eine deeskalierte Oberflächentopographie bereitgestellt wird, während die Schicht 240 mit der besseren Oberflächentopographie weiterhin über den Transistoren 222a vorhanden ist.
  • 16 zeigt schematisch das Bauelement 200 während eines Abscheideprozesses 208 zur Herstellung der zusätzlichen verspannungsinduzierenden Schicht 235, die somit mit einer geeigneten Dicke und im Wesentlichen frei von Hohlräumen auf Grund der besseren Oberflächentopographien der Schichten 240, 230r bereitgestellt wird. Folglich wird eine insgesamt höhere verformungsreduzierende Wirkung für die Transistoren 222b erreicht, da die kombinierte verformungsinduzierende Wirkung der Schichten 230r und 235 zu einer effizienten Verformungskomponente führt, wie dies auch zuvor erläutert ist.
  • 17 zeigt schematisch das Bauelement 200 in einem weiter fortgeschrittenen Herstellungsstadium, in welchem ein unerwünschter Teil der Schicht 235 auf der Grundlage einer entsprechenden Ätzmaske 210 entfernt wird, die die Transistoren 222a durch Einwirkung einer Ätzumgebung 211 aussetzt. Es sollte beachtet werden, dass die Ätzmaske 210 auch entsprechende Transistoren in dem Gebiet 220a freilegen kann, über welchem ebenfalls das Material 235 entfernt wird, wenn dieses für das gesamte Leistungsverhalten des Bauelements 200 als ungeeignet erachtet wird. In einigen Beispielen wird das Material 235 in Form eines Schichtstapels mit einem dünnen Puffermaterial in Verbindung mit dem eigentlichen verspannungsinduzierenden Material vorgesehen, wodurch eine bessere Steuerbarkeit während des Ätzprozesses 211 erreicht wird, ohne dass die gesamte in den Transistoren 222b erzeugte Verformung in unerwünschter Weise beeinflusst wird. In anderen Beispielen wird der Ätzprozess 211 ohne Ätzstopp- oder Ätzsteuermaterial ausgeführt, wobei ein gewisser Grad an Materialabtrag der Schicht 240 nicht als ungeeignet erachtet wird.
  • Nach dem Entfernen der Ätzmaske 210 kann somit die weitere Bearbeitung fortgesetzt werden, indem ein geeignetes dielektrisches Zwischenschichtmaterial abgeschieden und dieses strukturiert wird, wobei auch eine bessere Zuverlässigkeit bei der Herstellung entsprechender Kontaktelemente erreich wird.
  • Es gilt also: Die vorliegende Erfindung stellt Techniken für Halbleiterbauelemente bereit, in denen ein effizienter verformungsinduzierender Mechanismus auf der Grundlage einer dualen Verspannungsschichtenlösung mit einer moderat großen Schichtdicke bereitgestellt wird, beispielsweise ungefähr 40 nm und mehr selbst für aufwendige Halbleiterauelemente entsprechend der 45 nm-Technologie oder der 32 nm-Technologie und darunter. Zu diesem Zweck wird die komplexe Topographie, beispielsweise von dichtliegenden Polysiliziumleitungen, die über Feldgebieten angeordnet sind, für n-Bauelemente und für p-Bauelemente durch geeignete Ätzprozeduren deeskaliert, die auf der Grundlage einer einzelnen Ätzchemie für jeden Strukturierungsprozess ausgeführt werden können.
  • Zu diesem Zweck werden Ätzstopp- oder Ätzsteuermaterialien weggelassen, wodurch nicht nur die Effizienz der entsprechenden Abscheideregime für die verspannungsinduzierenden Materialien verbessert wird, sondern auch die Möglichkeit geschaffen wird, eine größere Dicke für die verspannungsinduzierenden Materialien anzuwenden. Ferner kann die Pufferwirkung von Ätzstoppmaterialien vermieden werden, wodurch zu einem effizienten verformungsinduzierenden Mechanismus beigetragen wird.
  • Wie zuvor erläutert ist, ist in einigen Fällen vorteilhaft, die Gatelänge von Transistoren zu erhöhen, beispielsweise in statischen RAM-Bereichen, um damit die gesamte Leistungsaufnahme der Speicherbereiche zu verringern. Eine entsprechende Zunahme der Gatelänge und damit eine Verringerung des Abstands zwischen benachbarten Gateelektroden erfordert in konventionellen dualen Verspannungsschichtenlösungen eine geeignete Anpassung der Schichtdicke des verspannungsinduzierenden Materials, selbst wenn lediglich ein einzelnes verspannungsinduzierendes Material in dem statischen RAM-Gebiet verwendet wird. Die entsprechende Schicht mit geringerer Dicke, die in konventionellen Lösungen im Hinblick auf komplexere Bauteilgeometrien verwendet wird, muss somit auch die Leistung sogenannter Transistorelemente in anderen Bauteilbereichen eingesetzt werden, wodurch die gesamte Effizienz des verformungsinduzierenden Mechanismus reduziert wird. Gemäß der vorliegenden Offenbarung können jedoch beide verspannungsinduzierenden Schichten anfänglich von diesen komplexen Bauteilbereichen entfernt werden, wodurch in effizienter Weise die resultierende Oberflächentopographie deeskaliert wird. Ferner kann das anfängliche verspannungsinduzierende Material mit einer Dicke vorgesehen werden, die so eingestellt ist, dass das Material über entsprechenden aktiven Gebieten der Transistoren während des Ätzprozesses zum Entfernen des verspannungsreduzierenden Materials beibehalten wird, während gleichzeitig die Oberflächentopographie über den jeweiligen Gategebieten mit der komplexen Topographie deeskaliert wird. Danach wird das weitere verspannungsinduzierende Material mit einer geeigneten Dicke so vorgesehen, dass diese der aufwendigen Bauteilgeometrie in den Feldgebieten des dicht gepackten Bauteilbereichs entspricht, woraus sich ein im Wesentlichen hohlraumfreies Abscheideverhalten ergibt, wobei dennoch in den transistoraktiven Bereichen die Kombination des zuvor bewahrten Materials und des zusätzlichen verspannungsinduzierenden Materials für die gewünschte Verbesserung des Transistorleistungsverhalterns sorgt. Anschließend werden spezielle Bereiche des zusätzlichen verspannungsinduzierenden Bereichs ggf. entspannt oder entfernt, wobei dies von der gesamten Prozessstrategie abhängt. In einigen anschaulichen Ausführungsformen werden das erste und das zweite verspannungsinduzierende Material vorgesehen, ohne dass ein spezieller Überlappbereich erforderlich ist, da das zusätzliche verspannungsinduzierende Material einen zuverlässigen Einschluss der Bauelemente in Bezug auf Materialien ergibt, die während der weiteren Bearbeitung des Bauelements eingesetzt werden.

Claims (8)

  1. Verfahren mit: Bilden einer ersten verspannungsinduzierenden Schicht (230) über ersten und zweiten Leitungen (221), die in einer Bauteilebene eines Halbleiterbauelements (200) gebildet sind; Ausführen eines Ätzprozesses zum Entfernen der ersten verspannungsinduzierenden Schicht (230) von den zweiten Leitungen (221), während die erste verspannungsinduzierende Schicht (230) über den ersten Leitungen (221) beibehalten wird; Bilden einer zweiten verspannungsinduzierenden Schicht (240) auf den zweiten Leitungen (221) und auf der ersten verspannungsinduzierenden Schicht (230) über den ersten Leitungen (221); selektives Entfernen der zweiten verspannungsinduzierenden Schicht (240) und von Material der ersten verspannungsinduzierenden Schicht (230) von den ersten Leitungen (221); und Bilden mindestens einer weiteren verspannungsinduzierenden Schicht (235) über den ersten und zweiten Leitungen (221), wobei die mindestens eine weitere verspannungsinduzierende Schicht (235) und die erste verspannungsinduzierende Schicht (230) die gleiche Art an Verspannung hervorrufen; Entfernen der ersten und der zweiten verspannungsinduzierenden Schicht (235, 240) von einem Bauteilgebiet (220B), das mehrere Transistorelemente (222) aufweist, wobei die mindestens eine weitere verspannungsinduzierende Schicht (235) in dem Bauteilgebiet (220B) beibehalten wird, so dass das Leistungsverhalten der mehreren Transistoren (222) verbessert wird; wobei das Bauteilgebiet (220B) ein statisches RAM-(Random Access Memory) Gebiet repräsentiert; wobei eine Dicke der mindestens einen weiteren verspannungsinduzierenden Schicht (235) kleiner ist als eine Dicke der ersten verspannungsinduzierenden Schicht (230) und der zweiten verspannungsinduzierenden Schicht (240).
  2. Verfahren nach Anspruch 1, wobei die ersten und zweiten Leitungen (221) eine Linienbreite von 50 nm oder weniger besitzen.
  3. Verfahren nach Anspruch 1, das ferner umfasst: Reduzieren eines Verspannungspegels der mindestens einen weiteren verspannungsinduzierenden Schicht (235) über den zweiten Leitungen (221) durch Ausführen eines Ionenbeschusses.
  4. Verfahren nach Anspruch 1, wobei selektives Entfernen der zweiten verspannungsinduzierenden Schicht (240) und von Material der ersten verspannungsinduzierenden Schicht (230) von den ersten Leitungen (221) umfasst: Ausführen eines Ätzprozesses (206) auf der Grundlage einer einzelnen Ätzchemie.
  5. Verfahren nach Anspruch 1, wobei Bilden der mindestens einen weiteren verspannungsinduzierenden Schicht (235) umfasst: Abscheiden einer Pufferschicht und einer dritten verspannungsinduzierenden Schicht (235) auf der Pufferschicht.
  6. Verfahren nach Anspruch 1, wobei die erste verspannungsinduzierende Schicht (230) mit einer inneren kompressiven Verspannung und die zweite verspannungsinduzierende Schicht (240) mit einer inneren Zugverspannung hergestellt werden.
  7. Verfahren nach Anspruch 1, wobei die erste oder die zweite verspannungsinduzierende Schicht (230, 240) so gebildet wird, dass diese eine innere kompressive Verspannung besitzt und wobei die kompressive Verspannung durch eine Materialzusammensetzung mit Siliziumnitrid und/oder stickstoffenthaltendem Siliziumkarbid und/oder diamantartigen Kohlenstoff erzeugt wird.
  8. Verfahren nach Anspruch 1, wobei die erste und die zweite verspannungsinduzierende Schicht (230, 240) ohne eine Überlappung in einem Bereich (245) gebildet werden, der lateral zwischen einer ersten der ersten Leitungen (221) und einer ersten der zweiten Leitungen (221), die benachbart zu der ersten der ersten Leitungen (221) liegt, angeordnet ist.
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