DE102008054075B4 - Halbleiterbauelement mit Abgesenktem Drain- und Sourcebereich in Verbindung mit einem Verfahren zur komplexen Silizidherstellung in Transistoren - Google Patents

Halbleiterbauelement mit Abgesenktem Drain- und Sourcebereich in Verbindung mit einem Verfahren zur komplexen Silizidherstellung in Transistoren Download PDF

Info

Publication number
DE102008054075B4
DE102008054075B4 DE102008054075A DE102008054075A DE102008054075B4 DE 102008054075 B4 DE102008054075 B4 DE 102008054075B4 DE 102008054075 A DE102008054075 A DE 102008054075A DE 102008054075 A DE102008054075 A DE 102008054075A DE 102008054075 B4 DE102008054075 B4 DE 102008054075B4
Authority
DE
Germany
Prior art keywords
transistor
drain
gate electrode
region
source
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
DE102008054075A
Other languages
English (en)
Other versions
DE102008054075A1 (de
Inventor
Uwe Griebenow
Andy Wei
Jan Hoentschel
Thilo Scheiper
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Advanced Micro Devices Inc
Original Assignee
AMD Fab 36 LLC and Co KG
Advanced Micro Devices Inc
AMD Fab 36 LLC
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by AMD Fab 36 LLC and Co KG, Advanced Micro Devices Inc, AMD Fab 36 LLC filed Critical AMD Fab 36 LLC and Co KG
Priority to DE102008054075A priority Critical patent/DE102008054075B4/de
Priority to US12/549,769 priority patent/US8026134B2/en
Priority to PCT/EP2009/007548 priority patent/WO2010049086A2/en
Priority to CN201510434045.4A priority patent/CN105304477B/zh
Priority to CN200980143153.9A priority patent/CN102203915B/zh
Priority to KR1020117012510A priority patent/KR101482200B1/ko
Priority to JP2011533583A priority patent/JP5544367B2/ja
Publication of DE102008054075A1 publication Critical patent/DE102008054075A1/de
Application granted granted Critical
Publication of DE102008054075B4 publication Critical patent/DE102008054075B4/de
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7843—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being an applied insulating layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/30604—Chemical etching
    • H01L21/30608—Anisotropic liquid etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32134—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by liquid etching only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76831—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches, e.g. non-conductive sidewall liners
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823807—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823814—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
    • H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H01L29/165—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System including two or more of the elements provided for in group H01L29/16, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/665—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66636—Lateral single gate silicon transistors with source or drain recessed by etching or first recessed by etching and then refilled

Abstract

Halbleiterbauelement (200) mit:
Drain- und Sourcegebieten (254) eines ersten Transistors (250a), die in einem Halbleitermaterial (203) ausgebildet sind, wobei die Drain- und Sourcegebiete (254) eine Oberfläche besitzen, von der zumindest ein Teil auf einer tieferen Höhe im Vergleich zu einer Höhe angeordnet ist, die durch die Grenzfläche von einer Gateisolationsschicht (252) und einem Kanalgebiet des ersten Transistors (250a) definiert ist;
einer Gateelektrode (251), die auf der Gateisolationsschicht (252) gebildet ist, wobei die Gateelektrode (251) ein dotiertes Siliziummaterial aufweist, das auf der Gateisolationsschicht (252) ausgebildet ist, und ein Metallsilizidmaterial aufweist, das auf dem dotierten Siliziummaterial ausgebildet ist;
einer Abstandshalterstruktur (255) mit einer Höhe, die größer ist als eine Höhe der Gateelektrode (251); und
Metallsilizidgebieten (256), die in den Drain- und Sourcegebieten (254) gebildet sind.

Description

  • Gebiet der vorliegenden Offenbarung
  • Im Allgemeinen betrifft die Erfindung integrierte Schaltungen und betrifft dabei Transistoren mit verformten Kanalgebieten mittels Anwendung von Verspannungsquellen, etwa verspannten Deckschichten, einer verformten Halbleiterlegierung in Drain- und Sourcebereichen, um die Ladungsträgerbeweglichkeit in dem Kanalgebiet eines MOS-Transistors zu erhöhen.
  • Beschreibung des Stands der Technik
  • Im Allgemeinen werden eine Vielzahl von Prozesstechnologien aktuell auf dem Gebiet der Halbleiterherstellung eingesetzt, wobei für komplexe Schaltungen, etwa Mikroprozessoren, komplexe Speicherchips und dergleichen, die CMOS-Technologie eine der vielversprechendsten Lösungen auf Grund der guten Eigenschaften im Hinblick auf die Arbeitsgeschwindigkeit und/oder Leistungsaufnahme und/oder Kosteneffizienz ist. Während der Herstellung komplexer integrierter Schaltungen unter Anwendung der CMOS-Technologie werden Millionen Transistoren, d. h. n-Kanaltransistoren und p-Kanaltransistoren, auf einem Substrat hergestellt, das eine kristalline Halbleiterschicht aufweist. Ein MOS-Transistor enthält, unabhängig davon, ob ein n-Kanaltransistor oder ein p-Kanaltransistor betrachtet wird, sogenannte pn-Übergänge, die durch eine Grenzfläche stark dotierter Drain- und Sourcegebiete mit einem invers oder schwach dotierten Kanalgebiet gebildet sind, das zwischen dem Draingebiet und dem Sourcegebiet angeordnet ist. Die Leitfähigkeit des Kanalgebiets, d. h. der Durchlassstrom des leitenden Kanals, wird durch eine Gateelektrode gesteuert, die in der Nähe des Kanalgebiets ausgebildet und davon durch eine dünne isolierende Schicht getrennt ist. Die Leitfähigkeit des Kanalgebiets beim Aufbau eines leitenden Kanals auf Grund des Anlegens einer geeigneten Steuerspannung an die Gateelektrode hängt von der Dotierstoffkonzentration, der Beweglichkeit der Majoritätsladungsträger und – für eine gegebene Abmessung der Kanalgebiets in der Transistorbreitenrichtung – von dem Abstand zwischen dem Sourcegebiet und dem Draingebiet ab, der auch als Kanallänge bezeichnet wird. Somit bestimmt in Verbindung mit der Fähigkeit, rasch einen leitenden Kanal unter der isolierenden Schicht beim Anlegen der Steuerspannung an der Gateelektrode aufzubauen, die Gesamtleitfähigkeit des Kanalgebiets wesentlich das Leistungsverhalten der MOS-Transistoren. Somit ist die Verringerung der Kanallänge ein wichtiges Entwurfskriterium, um eine Zunahme der Arbeitsgeschwindigkeit und der Packungsdichte integrierter Schaltungen zu erreichen.
  • Die stetig voranschreitende Verringerung der Transistorabmessungen bringt jedoch eine Reihe damit verknüpfter Probleme mit sich, die es zu lösen gilt, um nicht in unerwünschter Weise die Vorteile aufzuheben, die durch das stetige Verringern der Kanallänge von MOS-Transistoren erreicht werden. Ein wichtiger Aspekt in dieser Hinsicht besteht darin, einen geringen Schichtwiderstand und Kontaktwiderstand in den Drain- und Sourcegebieten und in entsprechenden Kontakten vorzusehen, die damit verbunden sind, wobei auch die Kanalsteuerbarkeit beibehalten werden muss. Beispielsweise erfordert das Verringern der Kanallänge eine Zunahme der kapazitiven Kopplung zwischen der Gateelektrode und dem Kanalgebiet, wodurch eine geringere Dicke der Gateisolationsschicht erforderlich ist. Aktuell liegt die Dicke von Gateisolationsschichten auf Siliziumdioxidbasis im Bereich von 1 bis 2 nm, wobei eine weitere Verringerung wenig wünschenswert ist im Hinblick auf Leckströme, die typischerweise exponentiell anwachsen bei einer Verringerung der Dicke des Gatedielektrikums.
  • Die ständige Größenverringerung kritischer Abmessungen, d. h. der Gatelänge der Transistoren, erfordert die Anpassung und möglicherweise die Neuentwicklung sehr komplexer Prozesstechniken im Hinblick auf die zuvor genannten Probleme. Es wurde daher vorgeschlagen, das Transistorleistungsverhalten zu verbessern, indem die Kanalleitfähigkeit der Transistorelemente erhöht wird, indem die Ladungsträgerbeweglichkeit in dem Kanalgebiet für eine gegebene Kanallänge erhöht wird, wodurch die Möglichkeit geschaffen wird, eine Leistungssteigerung zu erreichen, die vergleichbar ist mit dem Voranschreiten zu künftigen Technologiestandards, wobei viele der zuvor genannten Probleme, etwa die Verringerung des Gatedielektrikums, vermieden oder zumindest zeitlich hinausgeschoben werden. Ein effizienter Mechanismus zur Erhöhung der Ladungsträgerbeweglichkeit ist die Modifizierung der Gitterstruktur in dem Kanalgebiet, indem beispielsweise eine Zugverspannung oder eine kompressive Verspannung in der Nähe des Kanalgebiets erzeugt wird, um damit eine entsprechende Verformung in dem Kanalgebiet hervorzurufen, die zu einer modifizierten Beweglichkeit für Elektronen bzw. Löcher führt. Beispielsweise erhöht für standardmäßige Siliziumsubstrate das Erzeugen einer Zugverformung in dem Kanalgebiet die Beweglichkeit von Elektronen, das wiederum direkt in einer entsprechenden Zunahme der Leitfähigkeit und damit des Durchlassstroms und der Arbeitsgeschwindigkeit ausdrückt. Andererseits erhöht eine kompressive Verformung in dem Kanalgebiet die Beweglichkeit von Löchern, wodurch die Möglichkeit geschaffen wird, das Leistungsverhalten von p-Transistoren zu verbessern. Die Einführung einer Verspannungs- oder Verformungstechnologie in den Fertigungsablauf für integrierte Schaltungen ist ein sehr vielversprechender Ansatz für künftige Bauteilgenerationen, da beispielsweise verformtes Silizium als eine „neue” Art an Halbleitermaterial betrachtet werden kann, das die Herstellung schneller leistungsfähiger Halbleiterbauelemente ermöglicht, ohne dass teuere Halbleitermaterialien erforderlich sind, wobei auch viele der gut etablierten Fertigungstechniken weiterhin eingesetzt werden können.
  • Gemäß einer vielversprechenden Vorgehensweise zum Erzeugen von Verformung in dem Kanalgebiet von Transistorelementen besteht darin, dass das dielektrische Material das über der Transistorbasisstruktur vorgesehen ist, in einem sehr verspannten Zustand herstellt wird, um damit eine gewünschte Art an Verformung des Transistors und insbesondere in dessen Kanalgebiet hervorzurufen. Beispielsweise sind die Transistorstrukturen typischerweise durch ein dielektrisches Zwischenschichtmaterial eingehüllt, das für die gewünschte mechanische und elektrische Integrität der individuellen Transistorstrukturen sorgt und das auch eine Plattform für die Herstellung weiterer Verdrahtungsschichten bildet, die typischerweise zur Erzeugung der elektrischen Verbindungen zwischen den einzelnen Schaltungselementen erforderlich sind. D. h., es wird typischerweise eine Vielzahl von Verdrahtungsebenen oder Metallisierungsschichten vorgesehen, die horizontale Metallleitungen und vertikale Kontaktdurchführungen mit geeigneten leitenden Materialien enthalten, um damit die elektrischen Verbindungen herzustellen. Daher muss eine geeignete Kontaktstruktur vorgesehen werden, die die eigentlichen Schaltungselemente, etwa die Transistoren, Kondensatoren und dergleichen oder die entsprechenden Bereiche davon der ersten Metallisierungsschicht verbindet. Zu diesem Zweck wird das dielektrische Zwischenschichtmaterial geeignet strukturiert, um entsprechende Öffnungen vorzusehen, die eine Verbindung zu den gewünschten Kontaktbereichen der Schaltungselemente herstellen, das typischerweise unter Anwendung eines Ätzstoppmaterials in Verbindung mit dem eigentlichen dielektrischen Zwischenschichtmaterial bewerkstelligt wird.
  • Beispielsweise ist Siliziumdioxid ein gut etabliertes dielektrisches Zwischenschichtmaterial in Verbindung mit Siliziumnitrid, das als ein effizientes Ätzstoppmaterial während der Her stellung der Kontaktöffnungen eingesetzt wird. Folglich ist das Ätzstoppmaterial, d. h. das Siliziumnitridmaterial, in engem Kontakt mit der grundlegenden Transistorstruktur und kann daher effizient zur Erzeugung einer Verformung in den Transistoren eingesetzt werden, insbesondere da Siliziumnitrid auf der Grundlage gut etablierter plasmaunterstützter CVD-(chemische Dampfabscheide-)Techniken mit hoher innerer Verspannung abgeschieden werden kann. Z. B. wird Siliziumnitrid mit hoher innerer kompressiver Verspannung von bis zu 2 GPa oder sogar höher abgeschieden, indem geeignete Abscheideparameter eingestellt werden. Andererseits kann auch eine moderat hohe innere Zugverspannung bis zu 1 GPa und höher durch geeignetes Einstellen der Prozessparameter, insbesondere des Grades an Ionenbeschuss während des Abscheidens des Siliziumnitridmaterials erzeugt werden. Folglich hängt die Größe des Kanalgebiets eines Transistorelements erzeugten Verformung von dem inneren Verspannungspegel des dielektrischen Ätzstoppmaterials und der Dicke des verspannten dielektrischen Materials in Verbindung mit dem wirksamen Abstand des stark verspannten dielektrischen Materials zu dem Kanalgebiet ab. Daher ist es im Hinblick auf das Verbessern des Transistorleistungsverhaltens wünschenswert, die innere Verspannung zu erhöhen und auch eine größere Menge an stark verspannten dielektrischen Material in der Nähe des Transistorelements vorzusehen, wobei auch das verspannte dielektrische Material möglichst nahe an dem Kanalgebiet anzuordnen ist. Es zeigt sich jedoch, dass die inneren Verspannungspegel von Siliziumnitridmaterial durch die gesamten Abscheideeigenschaften aktuell verfügbarer plasmaunterstützter CVD-Techniken beschränkt sind, während auch die effektive Schichtdicke im Wesentlichen durch die grundlegende Transistortopographie und den Abstand zwischen benachbarten Schaltungselementen bestimmt ist. Obwohl deutliche Vorteile erreicht werden, kann daher die Effizienz des Verspannungsübertragungsmechanismus deutlich von Prozess- und Bauteileigenschaften abhängen und kann zu einem geringeren Leistungszuwachs für gut etablierte standardmäßige Transistorstrukturen mit Gatelängen von 50 nm und weniger führen, da die gegebene Bauteiltopographie und die Spaltfülleigenschaften des jeweiligen Abscheideprozesses in Verbindung mit einem moderat großen Abstand des stark verspannten Materials von dem Kanalgebiet, der durch aufwendige Abstandshalterstrukturen hervorgerufen wird, die schließlich erreichte Verformung in dem Kanalgebiet begrenzen können.
  • Aus diesen Gründen wurde auch vorgeschlagen, das Leistungsverhalten von Transistoren, etwa von p-Kanaltransistoren, zu verbessern, indem Halbleitermaterialien zumindest in Bereichen der Drain- und Sourcebereiche derart vorgesehen werden, dass eine gewünschte Art an Verformung in dem benachbarten Kanalgebiet hervorgerufen wird. Zu diesem Zweck wird häufig eine Silizium/Germanium-Mischung oder Legierung verwendet, durch selektive epitaktische Aufwachstechniken auf einem Siliziumschablonenmaterial aufgewachsen wird, wodurch ein verformter Zustand in der Silizium/Germanium-Legierung erzeugt wird, die eine gewisse Verspannung auf das benachbarte Kanalgebiet ausübt, wodurch die gewünschte Art an Verformung darin hervorgerufen wird. Somit wird in Verbindung mit einer darüber liegenden verspannten dielektrischen Materialschicht ein sehr effizienter verformungsinduzierender Mechanismus für p-Kanaltransistoren bereitgestellt.
  • Wie zuvor erläutert ist, bestimmen in komplexen Transistorelementen eine Vielzahl von Eigenschaften letztlich das gesamte Leistungsverhalten des Transistors, wobei eine komplexe gegenseitige Wechselwirkung dieser Faktoren schwierig abzuschätzen ist, so dass eine große Bandbreite an Leistungsschwankungen bei einer gegebenen grundlegenden Transistorkonfiguration beobachtet werden kann. Beispielsweise kann die Leitfähigkeit dotierter siliziumbasierter Halbleitergebiete erhöht werden, indem ein Metallsilizid darin geschaffen wird, um damit den gesamten Schichtwiderstand und den Kontaktwiderstand zu verringern. Beispielsweise erhalten Drain- und Sourcegebiete ein Metallsilizid, etwa Nickelsilizid, Nickel/Platinsilizid und dergleichen, wodurch der gesamte Reihenwiderstand des Leitungsweges zwischen den Drain- und Sourceanschlüssen und den dazwischen liegenden Kanalgebiet verringert wird. In ähnlicher Weise wird ein Metallsilizid typischerweise auch in der Gateelektrode gebildet, die Polysiliziummaterial aufweist, wodurch die Leitfähigkeit und damit die Signalausbreitungsverzögerung verringert wird. Obwohl eine größere Menge an Metallsilizid in der Gateelektrode wünschenswert ist im Hinblick auf das Verringern des Gesamtwiderstandes, ist eine vollständige Silizidierung des polykristallinen Siliziummaterials bis hinab zu dem Gatedielektrikum wenig wünschenswert im Hinblick auf die Schwellwerteinstellung des entsprechenden Transistorelements. Es ist daher wünschenswert, einen gewissen Bereich des dotierten Polysiliziummaterials in direktem Kontakt mit dem Gatedielektrikum beizubehalten, um damit gut definierte elektronische Eigenschaften in dem Kanalgebiet bereitzustellen, so dass signifikante Schwellwertschwankungen vermieden werden, die durch ein im Wesentlichen vollständiges Silizidieren gewisser Bereiche der Gateelektrode hervorgerufen werden können. Folglich ist es schwierig, eine große Menge an Metallsilizid vorzusehen, ohne in zuverlässiger Weise ein vollständiges Silizidieren des Polysiliziummaterials zu vermeiden.
  • Andere Eigenschaften der Gateelektrode können ebenfalls einen Einfluss auf das gesamte Transistorverhalten ausüben. Beispielsweise ist es für das stetige Verringern der Strukturgrößen der Transistorelemente wünschenswert auch die Höhe der Gateelektrode zu verringern, was jedoch typischerweise durch die erforderlichen Ionenblockiereigenschaften während der Erzeugung der Drain- und Sourcedotierstoffprofile durch aufwendige Implantationstechniken beschränkt ist. Diese erforderliche Gatehöhe führt jedoch zu einer parasitären Kapazität in Bezug auf Kontaktelemente, die hergestellt werden, um eine Verbindung zu den Drain- und Sourcegebieten herzustellen. Daher ist das Gesamtleistungsverhalten komplexer Transistorelemente weniger hoch als erwartet, obwohl entsprechende leistungssteigernde Mechanismen, etwa ein verformtes Silizium/Germanium-Material und dergleichen, verwendet werden, wie dies auch nachfolgend detaillierter mit Bezug zu den 1a und 1b erläutert ist.
  • 1a zeigt schematisch eine Querschnittsansicht eines Halbleiterbauelements 100 mit einem Substrat 101, über welchem eine Halbleiterschicht 103 gebildet ist, in der mehrere Isolationsstrukturen 104 entsprechende aktive Gebiete 103a, 103b eines n-Kanaltransistors 150a und eines p-Kanaltransistors 150b bilden. Ein aktives Gebiet ist als ein Teil der Halbleiterschicht 103 zu verstehen, in welchem geeignete Dotierstoffprofile erzeugt werden, um damit die gewünschte Transistorfunktion zu erreichen. In der gezeigten Fertigungsphase weisen die Transistoren 150a, 150b eine Gateelektrode 151 auf, die auf einer Gateisolationsschicht 152 gebildet ist, die die Gateelektrode 151 von einem Kanalgebiet 153 trennt. Des weiteren ist eine Abstandshalterstruktur 155 auf einem Teil der Seitenwände der Gateelektrode 151 gebildet, wobei zu beachten ist, dass die Abstandshalterstruktur 155 eine beliebige geeignete Konfiguration besitzen kann, wie dies zum Definieren der Dotierstoffprofile entsprechender Drain- und Sourcegebiete 154 erforderlich ist. Beispielsweise enthält die Abstandshalterstruktur 155 mehrere individuelle Abstandshalterelemente, möglicherweise in Verbindung mit zugehörigen Ätzstoppschichten (nicht gezeigt). Wie zuvor erläutert ist, umfasst der p-Kanaltransistor 150b eine Silizium/Germanium-Legierung 105, die einen verformten Zustand besitzt, so dass eine entsprechende kompressive Verformungskomponente in dem Kanalgebiet 153 des Transistors 150b hervorgerufen wird.
  • Das in 1a gezeigte Halbleiterbauelement 100 kann auf der Grundlage der folgenden Prozesssequenz hergestellt werden. Nach dem Bilden der Isolationsstrukturen 104, etwa durch Lithographie, Ätz-, Abscheide- und Einebnungstechniken werden die aktiven Gebiete 103a, 103b durch gut etablierte Implantationstechniken in Verbindung mit einem entsprechenden Maskierungsschema erzeugt. Danach werden die Gateelektroden 151 in Verbindung mit den Gateisolationsschichten 152 hergestellt, etwa durch Vorsehen eines geeigneten dielektrischen Materials und Abscheiden eines Polysiliziummaterials, das dann auf der Grundlage aufwendiger Lithographie- und Ätztechniken strukturiert wird. Wie zuvor erläutert ist, wird eine Höhe 151h der Gateelektrode 151 typischerweise so gewählt, dass eine ausreichende Ionenblockierwirkung während der nachfolgenden Bearbeitung des Bauelements 100 erreicht wird. Anschließend wird der Transistor 150a abgedeckt, beispielsweise durch eine Hartmaske in Verbindung mit einer Lackmaske, wobei auch die Gateelektrode 151 des Transistors 150b eingekapselt wird, etwa auf der Grundlage geeigneter Deckschichten und Seitenwandabstandshalter (nicht gezeigt), um entsprechende Aussparungen in dem aktiven Gebiet 103b zu erzeugen und nachfolgend die Silizium/Germanium-Legierung 105 auf der Grundlage selektiver epitaktischer Aufwachsverfahren abzuscheiden. Als nächstes wird die Maskenschicht entfernt und die Gateelektroden 151 werden freigelegt und es wird die weitere Bearbeitung fortgesetzt, indem beispielsweise Versatzabstandshalter hergestellt werden, falls dies erforderlich ist, die für eine erste Implantationssequenz zum Definieren eines ersten Teils der Drain- und Sourcegebiete 154 verwendet werden. Anschließend wird die Abstandshalterstruktur 155 zum Abscheiden eines geeigneten Schichtstapels hergestellt, etwa einer Ätzstoppbeschichtung, etwa in Form von Siliziumdioxid, woran sich ein Siliziumnitridmaterial anschließt, was durch gut etablierte CVD-(chemische Dampfabscheide-)Techniken bewerkstelligt werden kann. Danach wird der Schichtstapel mittels eines anisotropen Ätzprozesses strukturiert, in welchem Siliziumnitridmaterial vorzugsweise von horizontalen Bereichen abgetragen wird, wodurch typischerweise die horizontalen Bauteilbereiche freigelegt werden, und es wird auch im Bereich 151s der Seitenwände der Gateelektroden 151 während des entsprechenden Ätzprozesses und während nachfolgender Ätz- und Reinigungsprozesse freigelegt. Als nächstes werden weitere Implantationsprozesse ausgeführt, um das gewünschte Dotierstoffprofil für die Drain- und Sourcegebiete 154 zu erhalten. Danach werden geeignete Ausheizprozesse ausgeführt, um die Dotierstoffe zu aktivieren und auch durch Implantation hervorgerufene Schäden zu rekristallisieren. Im Anschluss daran wird das Bauelement 100 für das Ausführen eines Silizidierungsprozesses vorbereitet, was typischerweise entsprechende Reinigungsprozesse beinhaltet, wodurch der Seitenwandbereich 151s weiter freigelegt wird.
  • 1b zeigt schematisch das Halbleiterbauelement 100 in einer weiter fortgeschrittenen Fertigungsphase, in der Metallsilizidgebiete 159 in einem Teil der Drain- und Sourcegebiete 154 erzeugt sind, wobei auch ein Metallsilizid 157 in der Gateelektrode 151 ausgebildet ist. In aufwendigen Technologien werden häufig Nickel und Platin zum Erzeugen des Metallsilizids 156, 157 eingesetzt, wobei auf Grund des unterschiedlichen Diffusionsverhaltens des polykristallinen Materials in der Gateelektrode 151 und des kristallinen Materials in den Drain- und Sourcegebieten 154 eine deutlich andere „Umwandlungsrate” erreicht wird, wobei insbesondere an dem Seitenwandbereich 151s Metall zunehmend in die Gateelektrode 151 diffundiert, woraus sich eine erhöhte Silizidierungsrate ergibt. Folglich kann sich das Metallsilizid 157 bis hinab zu der Gateisolationsschicht 152 zumindest lokal innerhalb der Gateelektrode 151 erstrecken, wodurch sich entsprechende Schwellwertspannungsänderungen ergeben, da die Austrittsarbeit des Metallsilizids sich von der entsprechenden Austrittsarbeit des geeignet dotierten Polysiliziummaterials unterscheidet. Nach dem Silizidierungsprozess wird die weitere Bearbeitung fortgesetzt, indem beispielsweise verformungsinduzierende Materialschichten abgeschieden werden, etwa in Form von Siliziumnitrid, das mit hoher kompressiver Verspannung und auch eine Zugverspannung abhängig von den angewendeten Abscheideparametern aufgebracht werden kann. Beispielsweise wird ein zugverspanntes Siliziumnitridmaterial über dem n-Kanaltransistor 150a hergestellt, während ein kompressiv verspanntes Siliziumnitridmaterial über dem Transistor 150b vorgesehen wird, wodurch in geeigneter Weise das Gesamtverhalten dieser Transistoren auf Grund der zusätzlichen Verformung erhöht wird, die in den Kanalgebieten 153 erzeugt wird. Danach wird ein dielektrisches Zwischenschichtmaterial, etwa Siliziumdioxid und dergleichen, abgeschieden und so strukturiert, dass entsprechende Kontaktöffnungen erhalten werden, die nachfolgend mit einem leitenden Material, etwa Wolfram, gefüllt werden, wodurch Kontaktelemente geschaffen werden, die eine Verbindung zu den Gateelektroden 151 und den Drain- und Sourcegebieten 154 herstellen. Wie zuvor erläutert ist, bilden die Kontaktelemente, die sich zu den Drain- und Sourcegebieten 154 erstrecken, zusammen mit der Gateelektrode 151 und den dazwischen liegenden dielektrischen Material einen entsprechenden parasitären Kondensator, der einen Einfluss auf die gesamte Kanalsteuerbarkeit ausüben kann, was typischerweise als Abschirmkapazität bezeichnet wird. Obwohl kleinere Bauteilabmessungen in Verbindung mit aufwendigen verformungsinduzierenden Mechanismen eingesetzt werden können, können die Transistoren 150a, 150b eine deutlich geringer ausgeprägte Leistungssteigerung auf Grund der moderat hohen Abschirmkapazität aufweisen, wobei auch ein gewisses Maß an Schwellwertvariabilität beobachtet wird.
  • Die US 2007/0221 964 A1 offenbart eine FET mit reduzierter Gateelektrodendicke, in dem Abstandshalter die silizidierte Gatelektrode in der Höhe überrragen.
  • Die US 2007/025 4461 A1 offenbart ein Verfahren zur Ausbildung verspannter Schichten über Gateelektroden und Source-/Draingebieten zweier Transistoren unterschiedlicher Leitungsart.
  • Angesichts der zuvor beschriebenen Situation betrifft die vorliegende Erfindung Halbleiterbauelemente und Techniken zur Herstellung von Transistorelementen, wobei eines oder mehrere der oben erkannten Probleme vermieden oder zumindest reduziert wird.
  • Überblick über die vorliegende Offenbarung
  • Im Allgemeinen betrifft der hierin offenbarte Gegenstand Halbleiterbauelemente und Techniken zu deren Herstellung, wobei ein besseres Transistorverhalten für n-Kanaltransistoren und p-Kanaltransistoren auf der Grundlage einer abgesenkten Transistorkonfiguration, zumindest für eine Art an Transistor, erreicht wird, während zusätzlich eine Höhe einer Gateelektrode verringert wird, die die Abschirmkapazität zwischen Kontaktelementen und der Gateelektrode zu verringern. Gleichzeitig führt die geringere Höhe der Gateelektrode zu einer besseren Steuerbarkeit eines entsprechenden Silizidierungsprozesses, wodurch die Wahrscheinlichkeit des vollständigen Silizidierens des Materials der Polysiliziumgateelektrode verringert wird, was damit zu einer geringeren Schwellwertvariabilität beiträgt. In einigen anschaulichen hierin offenbarten Aspekten wird die Verringerung der Gatehöhe und die Absenkung von Drain- und Sourcegebieten zumindest eines Transistors auf der Grundlage eines nicht-maskierten Ätzschemas bewerkstelligt, so dass nicht in unerwünschter Weise zusätzliche Prozesskomplexität hervorgerufen wird. Andererseits wird in einigen hierin offenbarten anschaulichen Ausführungsformen eine Halbleiterlegierung einer Art an Tansistor mit einer geeigneten Überschusshöhe vorgesehen, um damit eine im Wesentlichen ebene Transistorkonfiguration selbst nach dem Absenken der Drain- und Sourcebereiche der anderen Art an Transistor ermöglichen. Auf Grund der abgesenkten Drain- und Sourcekonfiguration kann die gesamte verformungsinduzierende Wirkung eines entsprechenden stark verspannten dielektrischen Materials erhöht werden, da verspanntes dielektrisches Material auf einer Höhe positioniert werden kann, die den Kanalgebieten entspricht. Ferner wird ein größerer Oberflächenbereich mit dem Silizidierungsprozess in den Drain- und Sourcegebieten bereitgestellt, wodurch der gesamte Reihenwiderstand zwischen den Drain- und Sourceanschlüssen verringert wird.
  • Ein anschauliches hierin offenbartes Halbleiterbauelement umfasst
    Drain- und Sourcegebiete eines ersten Transistors, die in einem Halbleitermaterial ausgebildet sind, wobei die Drain- und Sourcegebiete eine Oberfläche besitzen, von der zumindest ein Teil auf einer tieferen Höhe im Vergleich zu einer Höhe angeordnet ist, die durch die Grenzfläche von einer Gateisolationsschicht und einem Kanalgebiet des ersten Transistors definiert ist;
    eine Gateelektrode, die auf der Gateisolationsschicht gebildet ist, wobei die Gateelektrode ein dotiertes Siliziummaterial aufweist, das auf der Gateisolationsschicht ausgebildet ist, und ein Metallsilizidmaterial aufweist, das auf dem dotierten Siliziummaterial ausgebildet ist;
    eine Abstandshalterstruktur mit einer Höhe, die größer ist als eine Höhe der Gateelektrode; und
    Metallsilizidgebiete, die in den Drain- und Sourcegebieten gebildet sind.
  • Ein anschauliches hierin offenbartes Verfahren umfasst das
    Bilden einer Abstandshalterstruktur an Seitenwänden einer ersten Gateelektrode eines ersten Transistors;
    Aussetzen eines ersten Draingebiets und eines ersten Sourcegebiets des ersten Transistors und der Gateelektrode der Einwirkung einer Ätzumgebung, um Material der ersten Gateelektrode selektiv der Abstandshalterstruktur abzutragen und Material des ersten Draingebiets und des ersten Sourcegebiets abzutragen, um eine abgesenkte Drain- und Sourcekonfiguration zu bilden; und
    Bilden eines Metallsilizidmaterials in dem ersten Draingebiet und dem ersten Sourcegebiet und der ersten Gateelektrode nach dem Entfernen des Materials.
  • Kurze Beschreibung der Zeichnungen
  • Weitere Aspekte der vorliegenden Erfindung sind in den angefügten Patentansprüchen definiert und gehen deutlicher aus der folgenden detaillierten Beschreibung hervor, wenn diese mit Bezug zu den begleitenden Zeichnungen studiert wird, in denen:
  • 1a und 1b schematisch Querschnittsansichten eines modernen Halbleiterbauelements mit einem n-Kanaltransistor und einem p-Kanaltransistor während diverser Fertigungsphasen bei der Herstellung eines Metallsilizids und beim Erzeugen von verformungsinduzierenden Mechanismen gemäß konventioneller Strategien zeigen;
  • 2a bis 2c schematisch Querschnittsansichten eines Halbleiterbauelements mit unterschiedlicher Arten an Transistoren während diverser Fertigungsphasen zeigen, wobei eine abgesenkte Drain- und Sourcekonfiguration in Verbindung mit einer Verringerung einer Höhe einer Gateelektrodenstruktur gemäß anschaulicher Ausführungsformen vorgesehen ist;
  • 2d und 2e schematisch Querschnittsansichten des Halbleiterbauelements gemäß noch weiterer anschaulicher Ausführungsformen zeigen, in denen die Absenkung der Drain- und Sourcegebiete und das Verringern der Gatehöhe in gewissen Maße gekoppelt sind; und
  • 2f schematisch eine Querschnittsansicht des Halbleiterbauelements in einer weiter fortgeschrittenen Fertigungsphase gemäß noch weiterer anschaulicher Ausführungsformen zeigt.
  • Detaillierte Beschreibung
  • Im Allgemeinen betrifft die vorliegende Offenbarung Halbleiterbauelemente und Prozesstechniken zum Bereitstellen einer abgesenkten Transistorkonfiguration, beispielsweise in einer selektiven Weise, während gleichzeitig eine Verringerung der Höhe von Gateelektroden möglich ist, wobei dennoch eine geringere Schwellwertvariabilität erreicht wird auf Grund der Verringerung der Wahrscheinlichkeit des Erzeugens vollständig silizidierter Gateelektrodenstrukturen. Auf Grund der abgesenkten Drain- und Sourcekonfiguration von beispielsweise einer Art an Bauelement, etwa eines n-Kanaltransistors, kann eine bessere Oberflächentopographie für das nachfolgende Abscheiden eines stark verspannten dielektrischen Materials, etwa einer dielektrischen Ätzstoppschicht, eines dielektrischen Zwischenschichtmaterials und dergleichen geschaffen werden. D. h., die abgesenkte Drain- und Sourcekonfiguration ermöglicht das Anordnen des stark verspannten dielektrischen Materials näher an dem Kanalgebiet, selbst wenn eine geringere Schichtdicke in anderen Bauteilgebieten auf Grund der beschränkten konformen Abscheideeigenschaft des betrachteten Abscheideprozesses erforderlich ist. Folglich kann die Menge des dielektrischen Materials, das nahe an dem Kanalgebiet auf einer Höhe angeordnet ist, die im Wesentlichen der Höhe des Kanalgebiets entspricht, erhöht werden, was in Verbindung mit allgemein besseren lateralen Verspannungsübertrag für eine größere Verformung in dem benachbarten Kanalgebiet sorgt, wodurch zu einer erhöhten Ladungsträgerbeweglichkeit und damit einem höheren Durchlassstrom des betrachteten Transistors beigetragen wird. Zusätzlich liefert die abgesenkte Drain- und Sourcekonfiguration einen größeren Oberflächenbereich, der in einem Silizidierungsprozess verfügbar ist, was zu einem geringeren Schichtwiderstand der Kontaktbereiche des Transistors führt. Gleichzeitig wird ein im Wesentlichen vollständiges Silizidieren der Gateelektrode unterdrückt, obwohl eine geringere Höhe vor dem Silizidierungsprozess erzeugt wird, so dass insgesamt Schwellwertschwankungen verringert werden, wobei auch die resultierende Abschirmkapazität auf einem kleineren Wert im Vergleich zu konventionellen Strategien gehalten wird. Andererseits kann der Grad an Absenkung, falls vorhanden, in p-Kanaltransistoren auf der Grundlage der Menge an überschüssigen Material eingestellt werden, das in den Drain- und Sourcegebieten in Form einer verformungsinduzierenden Halbleiterlegierung vorgesehen wird, wodurch eine effiziente Verringerung der Gatehöhe möglich ist, wobei schließlich erreichte Niveau der Drain- und Sourcebereiche auf der Grundlage des zuvor vorgesehenen Überschussmaterials eingestellt werden kann. Folglich kann die verformungsinduzierende Wirkung der Halbleiterlegierung im Wesentlichen beibehalten werden, während gleichzeitig die geringere Gatehöhe mit der besseren Steuerbarkeit der Metallsilizidherstellung ebenfalls für eine geringere Transistorvariabilität und eine geringere Abschirmkapazität sorgt.
  • Mit Bezug zu den 2a bis 2f werden nunmehr anschauliche Ausführungsformen detaillierter beschrieben, wobei auch bei Bedarf auf die 1a und 1b verwiesen sei.
  • 2a zeigt schematisch eine Querschnittsansicht eines Halbleiterbauelements 200, das ein Substrat 201 aufweist, über welchem eine Halbleiterschicht 203 gebildet ist. Die Halbleiterschicht 203 in Verbindung mit dem Substrat 201 kann zumindest in einigen Bauteilbereichen des Bauelements 200 eine SOI-Konfiguration erzeugen, wenn eine vergrabene isolierende Schicht 202 vorgesehen ist. In anderen Fällen repräsentiert die Schicht 202, wie sie in 2a gezeigt ist, eine im Wesentlichen kristalline Materialschicht, etwa einen oberen Bereich des Substrats 201. Ferner bilden Isolationsstrukturen 204, etwa flache Grabenisolationen und dergleichen, entsprechende aktive Gebiete 203a, 203b für Transistoren 250a, bzw. 250b. Beispielsweise repräsentiert der Transistor 250a einen n-Kanaltransistor, während der Transistor 250b einen p-Kanaltransistor repräsentiert. In der gezeigten Fertigungsphase weisen die Transistoren 250a, 250b eine Gateelektrode 251, eine Gateisolationsschicht 252 und eine Abstandshalterstruktur 255, die an einem Bereich der Seitenwände der Gateelektrode 251 ausgebildet ist, auf, wodurch ein oberer Seitenwandbereich 251s freigelegt ist. Des weiteren sind Drain- und Sourcegebiete 254 in den aktiven Gebieten 203a, 203b gebildet, die lateral entsprechende Kanalgebiete 253 einschließen. In einigen anschaulichen Ausführungsformen, wie dies in 2a gezeigt ist, umfasst der Transistor 250b eine verformungsinduzierende Halbleiterlegierung 205, etwa eine Silizium/Germanium-Legierung, eine Silizium/Germanium/Zinn-Legierung, eine Silizium/Zinn-Legierung und dergleichen, wenn eine entsprechende kompressive Verformung in dem Kanalgebiet 253 gewünscht ist.
  • Das Halbleiterbauelement 200 kann auf der Grundlage entsprechender Fertigungstechniken hergestellt werden, wie sie auch mit Bezug zu dem Bauelement 100 beschrieben sind. D. h., wie zuvor erläutert ist, während der entsprechenden Ätz- und Reinigungsprozesse zum Vorbereiten des Bauelements 200 für das Erzeugen eines Metallsilizids in den Drain- und Sourcegebieten 254 und der Gateelektrode 251, kann der Seitenwandbereich 251s freigelegt werden, was konventioneller Weise zu einem gewissen Maß „Metallumschlingung” während des Silizidierungsprozesses führt, was schließlich in einer moderat hohen Diffusionsrate und damit Silizidierungsrate resultiert. Folglich kann die höhere Silizidierungsrate zu einer entsprechenden Variabilität der Transistoreigenschaften beitragen, wie dies zuvor erläutert ist.
  • 2b zeigt schematisch das Halbleiterbauelement 200 in einer fortgeschrittenen Fertigungsphase. Wie gezeigt, wird das Bauelement 200 der Einwirkung einer Ätzumgebung 206 ausgesetzt, die in einer anschaulichen Ausführungsform als eine Plasmaumgebung auf der Grundlage einer geeigneten Ätzchemie erzeugt wird, um damit ein hohes Maß an Ätzselektivität für Siliziummaterial in Bezug auf Siliziumdioxid, Siliziumnitrid und dergleichen zu erreichen. Beispielsweise ist die Abstandshalterstruktur 255 aus einem Siliziumnitridmaterial gemäß gut etablierter Techniken aufgebaut, möglicherweise in Verbindung mit einer Stoppbeschichtung auf Siliziumdioxidbasis 255a. In diesem Falle können gut etablierte sehr selektive Ätzrezepte für den Prozess 206 eingesetzt werden. Beispielsweise können ähnliche Prozessrezepte verwendet werden, wie sie auch typischerweise beim Strukturieren der Gateelektrode 251 angewendet werden. Somit wird während des Ätzprozesses 206 Material der Gateelektrode 251 selektiv zur Abstandshalterstruktur 255 abgetragen, während gleichzeitig Material der Drain- und Sourcegebiete 254 selektiv in Bezug auf die Isolationsstrukturen 254 und die Isolationsstrukturen 204 und die Abstandshalterstruktur 255 entfernt wird. Folglich werden entsprechende Absenkungen bzw. Vertiefungen 206r in den Drain- und Sourcegebieten 254 zumindest im Transistor 250a gebildet, während im Transistor 250b abhängig von der anfänglichen Dicke der Halbleiterlegierung 205 eine im Wesentlichen ebene Konfiguration erreicht wird, wie dies gezeigt ist, während in anderen Fällen ein gewisses Maß an Überschusshöhe weiterhin vorhanden sein kann oder auch eine Vertiefung erzeugt wird, jedoch mit einer weniger ausgeprägten Tiefe im Vergleich zu den Aussparungen 206r. Die Aussparungen bzw. Vertiefungen 206r können als Bauteilgebiete definiert erachtet werden, in denen eine Oberfläche 206s einen Bereich besitzt, etwa einen zentralen Bereich, dessen Höhe tiefer liegt im Vergleich zu einer Höhe der Grenzfläche zwischen der Gateisolationsschicht 252 und des Kanalgebiets 253. Während des Ätzprozesses 206 wird auch die anfängliche Höhe der Gatelektrode 251 verringert, um damit eine reduzierte Gatehöhe 251r zu erhalten, die so eingestellt wird, dass die Abstandshalterstruktur 255 sich über die Gateelektrode 251 hinaus erstreckt. Somit ermöglicht die reduzierte Gatehöhe 251r eine kleinere Abschirmkapazität in Bezug auf noch zu bildende Kontaktelemente, während gleichzeitig der Oberflächenbereich der Gateelektrode 251, der während eines Silizidierungsprozesses verfügbar ist, durch die Abstandshalterstruktur 255 eingeschränkt wird, wodurch ebenfalls die gesamte Silizidierungsrate verringert wird. Folglich sorgt der Ätzprozess 206 für eine bessere Oberflächentopographie zum Einrichten eines effizienten verformungsinduzierenden Mechanismus, zumindest im Transistor 250a, auf der Grundlage eines verspannten dielektrischen Materials, das in einer späteren Fertigungsphase abzuscheiden ist, wobei auch eine bessere Steuerbarkeit eines Silizidierungsprozesses erreicht wird, wobei zusätzlich die reduzierte Höhe 251r ein besseres Transistorleis tungsverhalten auf Grund einer geringeren Abschirmkapazität bietet. Andererseits wird der Prozess 206 als ein nicht-maskierter Prozess ausgeführt, und nicht in unerwünschter Weise die gesamte Prozesskomplexität, beispielsweise im Hinblick auf weitere Lithographieschritte und dergleichen, erhöht wird. Der Ätzprozess 206 kann zusätzliche Reinigungsrezepte beinhalten, beispielsweise auf der Grundlage nasschemischer Ätzprozesse, um die freiliegenden Bereiche der Drian- und Sourcegebiete 254 und der Gateelektrode 251 für den nachfolgenden Silizidierungsprozess aufzubereiten.
  • 2c zeigt schematisch das Halbleiterbauelement 200 in einer fortgeschrittenen Fertigungsphase. Wie gezeigt, sind Metallsilizidgebiete 256, etwa Nickel/Platin-Silizidgebiete in den Drain- und Sourcegebieten der Transistoren 250a, 250b ausgebildet. Auf Grund der Absenkung der Drain- und Sourcegebiete 254 zumindest des Transistors 250a wird ein größerer Oberflächenbereich des Gebiets 256 im Vergleich zu konventionellen Konfigurationen erreicht, wie sie beispielsweise in 1b gezeigt sind, wodurch die gesamte Leitfähigkeit des Transistors 250a verbessert wird. Auch kann das Metallsilizid 256 eine abgesenkte Konfiguration bilden, d. h. zumindest ein Oberflächenbereich 256s ist auf einer Höhe angeordnet, die tiefer liegt im Vergleich zu einer Höhe der Grenzfläche zwischen der Gateisolationsschicht 252 und dem Kanalgebiet 253.
  • In diesem Zusammenhang sollte beachtet werden, dass jegliche Positionsangaben als relative Positionsangaben zu verstehen sind, wobei das Substrat 201 als Referenz angesehen wird. In diesem Sinne sind das Kanalgebiet 253 und die Metallsilizidgebiete 256 „über” dem Substrat 201 ausgebildet, wohingegen Oberflächenbereich 256 „tiefer” liegt im Vergleich zu der Grenzfläche zwischen dem Kanalgebiet 253 und der Gateisolationsschicht 252.
  • Die Gateelektrode 251 umfasst ein Metallsilizidgebiet 257, das von der Gateisolationsschicht 252 durch ein dotiertes Polysiliziummaterial 251b getrennt ist. Es sollte beachtet werden, dass der Grad an Dotierung der Polysiliziummaterialien 251 in den Transistoren 250a, 250b auf Grund vorhergehenden Implantationsprozesse zum Definieren der entsprechenden Drain- und Sourcegebiete 254 unterschiedlich sein kann. Folglich ist die Schwellwerteigenschaften der jeweiligen Transistoren der jeweiligen Transistoren 250a, 250b durch die entsprechend dotierten Siliziumgebiete 251b bestimmt. Obwohl die Gesamthöhe der Gateelektroden 251 verringert ist, kann dennoch ein gut definierter Metallsilizidbereich, etwa das Gebiet 257, hergestellt werden, wobei auch ein Siliziummaterial, etwa das Material 251b so beibehalten wird, dass die Wahrscheinlichkeit des im Wesentlichen vollständigen Silizidierens des anfänglichen Gateelektrodenmaterials auf Siliziumbasis verringert wird, das konventioneller Weise zu ausgeprägten Schwellwertschwankungen führt.
  • Die Metallsilizidgebiete 256 und 257 können auf der Grundlage gut etablierter Prozesstechniken hergestellt werden, in denen ein geeignetes hochschmelzendes Metall, etwa Nickel, Platin, und dergleichen aufgebracht und in ein Metallsilizid durch Ausführen einer geeigneten Wärmebehandlung umgewandelt wird. Danach wird nicht-reagiertes Metallmaterial auf der Grundlage gut etablierter selektiver Ätztechniken abgetragen, wobei zusätzliche Wärmebehandlungen zum Stabilisieren der gesamten Eigenschaften der sich bei Bedarf anschließen können. Während des Silizidierungsprozesses bedeckt die Abstandshalterstruktur 255 zuverlässig die Seitenwände der Gateelektrode 251, wodurch eine ausgeprägte „Metallumschlingung” vermieden wird, so dass eine bessere Steuerbarkeit und Gleichmäßigkeit des Silizidierungsprozesses erreicht wird. Folglich wird eine gewünschte Dicke der Metallsilizidgebiete 257 in gut steuerbarer Weise erreicht.
  • 2d zeigt schematisch das Halbleiterbauelement 200 gemäß weiterer anschaulicher Ausführungsformen, in denen der Grad an Absenkung der Drain- und Sourcegebiete 254 zu einem gewissen Grad zum Verringern der Höhe der Gateelektrode 251 entkoppelt wird. In einer anschaulichen Ausführungsform wird in einer Fertigungsphase, die im Wesentlichen dem Halbleiterbauelement 200, wie es in 2a gezeigt ist, entspricht, ein Ätzprozess 206a, etwa ein plasmagestützter Ätzprozess, so ausgeführt, dass ein im Wesentlichen anisotropes Ätzverhalten erreicht wird, um damit ein gewünschtes Maß an Absenkung 206r in den Drain- und Sourcegebieten 254 des Transistors 250a festzulegen, während ausreichend überschüssiges Material für die Halbleiterlegierung 205 in dem Transistor 250b vorgesehen ist, wenn eine ausgeprägte Absenkung für diesen Transistor nicht erwünscht ist. Beispielsweise wird der Ätzprozess 206a auf der Grundlage gut etablierter sehr selektiver Ätzrezepte ausgeführt, wie dies auch zuvor beschrieben ist. Es sollte beachtet werden, dass abhängig von dem gewünschten Grad an Absenkung 206r auch ein entsprechender Grad an Absenkung 206g in der Gateelektrode 251 erreicht werden kann.
  • 2e zeigt schematisch das Halbleiterbauelement 200, wenn es einen weiteren Ätzprozess 206b unterliegt, der als ein selektiver nasschemischer Ätzprozess ausgelegt ist, um vorzugsweise Material in der Gateelektrode 251 abzutragen, der gewünschte Grad an Ab senkung 206r in dem Transistor 250a im Wesentlichen beibehalten wird. Beispielsweise wird die Ätzumgebung 206b unter Anwendung von Tetramethylammoniumhydroxid (TMAH) eingerichtet, das ein gut etabliertes Material zum Ätzen belichteter Photolackmaterialien ist. Bei höheren Konzentrationen und höheren Temperaturen von ungefähr 50 bis 80 Grad C kann jedoch TMAH effizient Siliziummaterial abtragen, wobei eine hohe Selektivität in Bezug auf Siliziumoxid, Siliziumnitrid und dergleichen erreicht wird. Die Ätzrate von TMAH in kristallinem Siliziummaterial mit einem hohen Grad an n-Dotierung ist jedoch deutlich kleiner im Vergleich zu polykristallinem Siliziummaterial. Folglich kann die Höhe der Gateelektrode 251 effizient verringert werden, während eine signifikante Zunahme der Absenkung 206r in den Drain- und Sourcegebieten 254 des Transistors 250 vermieden wird. Andererseits kann die p-dotierte Halbleiterlegierung 205 ebenfalls während des Prozesses 206b abgetragen werden, wobei eine zuvor vorgesehene Überschusshöhe so gewählt wird, dass ein gewünschter Grad an Absenkung oder eine im Wesentlichen ebene Konfiguration oder ein geringeres Maß an Überschusshöhe in dem Transistor 250b erreicht wird. D. h., während des entsprechenden selektiven epitaktischen Aufwachsprozesses zur Herstellung der Halbleiterlegierung 205 wird ein entsprechender Überschussanteil der Halbleiterlegierung so vorgesehen, dass die Ätzsequenz mit den Prozessschritten 206a und 206b Berücksichtigung findet, um damit die gewünschte Topographie für die Drain- und Sourcegebiete 254 des Transistors 250b zu erreichen. Folglich können auf der Grundlage des Ätzprozesses 206b die abschließende Gatehöhe 251r und die Tiefe der Absenkung 206r wesentlich voneinander gekoppelt werden, um damit eine weiter verringerte Abschirmkapazität zu schaffen, ohne dass zu einer geringeren Zuverlässigkeit eines entsprechenden Silizidierungsprozesses zur Herstellung von Metallsilizidgebieten in den Drain- und Sourcebereichen 254 im Hinblick auf einen Kurzschluss der jeweiligen pn-Übergänge und dergleichen beizutragen.
  • Danach wird die weitere Bearbeitung fortgesetzt, wie dies zuvor mit Bezug zu 2c erläutert ist.
  • 2f zeigt schematisch das Halbleiterbauelement 200 in einer weiter fortgeschrittenen Fertigungsphase. Wie gezeigt, ist ein dielektrisches Zwischenschichtmaterial 211 über den Transistoren 250a, 250b ausgebildet, beispielsweise in Form eines Siliziumdioxidmaterials, wobei auch ein verformungsinduzierender Bereich 210a für den Transistor 250a und ein verformungsinduzierender Bereich 210b für den Transistor 250b vorgesehen sein kann. Wie beispielsweise zuvor erläutert ist, können die Schichten 210a, 210b als ein Siliziumnit ridmaterial mit einer gewünschten inneren Verspannung bereitgestellt werden, um damit individuell das Leistungsverhalten der Transistoren 250a bzw. 250b zu verbessern. In der gezeigten Ausführungsform repräsentiert der Transistor 250a einen n-Kanaltransistor und damit wird die Schicht 210a in Form eines zugverspannten Materials vorgesehen, möglicherweise in Verbindung mit einem Ätzstoppmaterial und dergleichen, die entsprechend den jeweiligen Prozessstrategien erforderlich ist. Andererseits wird dann die Schicht 210b in Form eines kompressiv verspannten Siliziumnitridmaterials bereitgestellt, oder in Form eines anderen geeigneten Materials, wodurch das Leistungsverhalten des Transistors 250b verbessert wird. Auf Grund der abgesenkten Konfiguration der Drain- und Sourcegebiete 254 zumindest des Transistors 250a kann somit die entsprechende Verspannungskomponente effizienter auf das Kanalgebiet 253 einwirken, wie dies auch zuvor erläutert ist, wodurch die Verformungspegel in dem Kanalgebiet 253 hervorgerufen werden, selbst wenn im Allgemeinen eine geringere Dicke für die Schicht 210a anzuwenden ist, beispielsweise im Hinblick auf die gesamte Packungsdichte des Bauelements 200 und dergleichen. Andererseits weist der Transistor 250b die kombinierte Verformungswirkung des Materials 205 und der Schicht 210b auf. Es sollte jedoch beachtet werden, dass auch eine andere Konfiguration für die Schichten 210a, 210b abhängig von der gesamten Bauteilstrategie verwendet werden kann. Beispielsweise werden in einigen anschaulichen Ausführungsformen die Schichten 210a, 210b mit der gleichen inneren Verspannung vorgesehen, wodurch die gesamte Prozesskomplexität deutlich reduziert wird. In diesem Falle kann ein hoher Verspannungspegel, etwa ein Zugverspannungspegel, eingesetzt werden, um das Leistungsverhalten des Transistors 250a zu verbessern, während eine entsprechende Verspannungswirkung in dem Transistor 250b durch das Material 205 kompensiert oder überkompensiert wird. In einigen anschaulichen Ausführungsformen wird eine Überschusshöhe des Materials 205 während der vorhergehenden Fertigungsprozesse beibehalten, wodurch die Wirkung der Schicht 210d weiter verringert wird. In anderen Fällen wird ein zugverspanntes Material abgeschieden und nachfolgend selektiv über dem Transistor 250b, beispielsweise durch Ionenimplantation und dergleichen, relaxiert.
  • Danach kann das dielektrische Zwischenschichtmaterial 211 abgeschieden und entsprechend gut etablierter Prozesstechniken eingeebnet werden. Als nächstes werden entsprechende Lithographie- und Ätzprozesse ausgeführt, um entsprechende Kontaktöffnungen zu schaffen, in denen Kontaktelemente 212 zu bilden sind, wie dies durch die gestrichelten Linien gezeigt ist. Zu diesem Zweck können ebenfalls gut etablierte Prozesstechniken ein gesetzt werden. Folglich erzeugen die entsprechenden Kontaktelemente 212 eine geringere Abschirmkapazität durch die Gatelektrode 251 auf Grund ihrer geringeren Höhe, wobei dennoch der Bereich 251b für ein gut definiertes Schwellwertverhalten der Transistoren 250a, 250b sorgt.
  • Es gilt also: Die vorliegende Offenbarung stellt Halbleiterbauelemente und Techniken zu deren Herstellung bereit, in denen eine Vielzahl von leistungssteigernden Mechanismen eingesetzt werden, wobei kombinierte negative Auswirkungen vermieden oder zumindest deutlich verringert werden. D. h., eine abgesenkte Drain- und Sourcekonfiguration ohne aufwendiges Hinzufügen an Prozesskomplexität erreicht werden, wobei auch eine Verringerung der Gatehöhe und der gleichen Ätzsequenz erreicht wird. Andererseits wird die Verringerung der Gatehöhe während des Absenkens der Drain- und Sourcegebiete zu einer besseren Prozessgleichmäßigkeit und Zuverlässigkeit des nachfolgenden Silizidierungsprozesses. Folglich kann eine geringere Abschirmkapazität in Verbindung mit einer reduzierten Schwellwertvariabilität und mit einem verbesserten Transistorleistungsverhalten auf Grund der abgesenkten Drain- und Sourcekonfiguration erreicht werden.

Claims (21)

  1. Halbleiterbauelement (200) mit: Drain- und Sourcegebieten (254) eines ersten Transistors (250a), die in einem Halbleitermaterial (203) ausgebildet sind, wobei die Drain- und Sourcegebiete (254) eine Oberfläche besitzen, von der zumindest ein Teil auf einer tieferen Höhe im Vergleich zu einer Höhe angeordnet ist, die durch die Grenzfläche von einer Gateisolationsschicht (252) und einem Kanalgebiet des ersten Transistors (250a) definiert ist; einer Gateelektrode (251), die auf der Gateisolationsschicht (252) gebildet ist, wobei die Gateelektrode (251) ein dotiertes Siliziummaterial aufweist, das auf der Gateisolationsschicht (252) ausgebildet ist, und ein Metallsilizidmaterial aufweist, das auf dem dotierten Siliziummaterial ausgebildet ist; einer Abstandshalterstruktur (255) mit einer Höhe, die größer ist als eine Höhe der Gateelektrode (251); und Metallsilizidgebieten (256), die in den Drain- und Sourcegebieten (254) gebildet sind.
  2. Halbleiterbauelement (200) nach Anspruch 1, das ferner einen zweiten Transistor (250b) aufweist, der Drain- und Sourcegebiete besitzt, die eine verformungsinduzierende Halbleiterlegierung (205) aufweisen.
  3. Halbleiterbauelement (200) nach Anspruch 2, wobei eine Oberfläche der Drain- und Sourcegebiete des zweiten Transistors (250b) an einer größeren Höhe im Vergleich zu dem abgesenkten Oberflächenbereich der Drain- und Sourcegebiete (254) des ersten Transistors (250a) positioniert ist.
  4. Halbleiterbauelement (200) nach Anspruch 3, wobei die Oberfläche der Drain- und Sourcegebiete des zweiten Transistors (250b) im Vergleich zu einer Gateisolationsschicht (252) des zweiten Transistors (250b) nicht abgesenkt ist.
  5. Halbleiterbauelement (200) nach Anspruch 1, das ferner eine erste verformungsinduzierende dielektrische Schicht (210a) aufweist, die über den Drain- und Sourcegebieten (254) des ersten Transistors (250a) ausgebildet ist, wobei die erste verformungsinduzierende dielektrische Schicht (210a) eine Verformung in einem Kanalgebiet des ersten Transistors (250a) hervorruft.
  6. Halbleiterbauelement (200) nach Anspruch 5, das ferner eine zweite verformungsinduzierende dielektrische Schicht (210b) aufweist, die über den Drain- und Sourcegebieten des zweiten Transistors (250b) ausgebildet ist, wobei die erste (210a) und die zweite (210b) verformungsinduzierende Schicht eine unterschiedliche Art an Verformung hervorrufen.
  7. Halbleiterbauelement (200) nach Anspruch 2, wobei der erste Transistor (250a) ein n-Kanaltransistor und der zweite Transistor ein p-Kanaltransistor ist.
  8. Verfahren mit: Bilden einer Abstandshalterstruktur (255) an Seitenwänden einer ersten Gateelektrode (251) eines ersten Transistors (250a); Aussetzen eines ersten Draingebiets und eines ersten Sourcegebiets (254) des ersten Transistors (250a) und der ersten Gateelektrode (251) der Einwirkung einer Ätzumgebung, um Material der ersten Gateelektrode (251) selektiv der Abstandshalterstruktur (255) abzutragen und Material des ersten Draingebiets und des ersten Sourcegebiets (254) abzutragen, um eine abgesenkte Drain- und Sourcekonfiguration zu bilden; und Bilden eines Metallsilizidmaterials (256) in dem ersten Draingebiet und dem ersten Sourcegebiet (254) und der ersten Gateelektrode (251) nach dem Entfernen des Materials.
  9. Verfahren nach Anspruch 8, das weiterhin das Bilden einer verformungsinduzierenden (210a) Schicht über der ersten Gatelektrode und dem ersten Draingebiet und dem ersten Sourcegebiet (254) umfasst.
  10. Verfahren nach Anspruch 8, wobei Aussetzen des ersten Draingebiets und des ersten Sourcegebiets (254) und der ersten Gateelektrode (251) der Einwirkung der Ätzumgebung ferner umfasst: Einrichten der Ätzumgebung auf der Grundlage einer Plasmaumgebung.
  11. Verfahren nach Anspruch 8, wobei Aussetzen des ersten Draingebiets und des ersten Sourcegebiets (254) und der ersten Gateelektrode (251) der Einwirkung der Ätzumgebung ferner umfasst: Einrichten der Ätzumgebung auf der Grundlage eines nasschemischen Rezepts.
  12. Verfahren nach Anspruch 11, wobei das nasschemische Rezept TMAH (Tetramethylammoniumhydroxid) umfasst.
  13. Verfahren nach Anspruch 12, das ferner umfasst: Ausführen mindestens eines weiteren Ätzprozesses unter Anwendung eines anderen Ätzrezepts.
  14. Verfahren nach Anspruch 8, das ferner umfasst: Bilden einer Halbleiterlegierung in einem zweiten Drainbereich und einem zweiten Sourcebereich eines zweiten Transistors (250b) vor dem Bilden der Abstandshalterstruktur (255).
  15. Verfahren nach Anspruch 14, wobei die Halbleiterlegierung mit einer Überschusshöhe gebildet wird, so dass eine Sollhöhe von dem zweiten Draingebiet und dem zweiten Sourcegebiet des zweiten Transistors (250b) nach dem Aussetzen des ersten Draingebiets und des ersten Sourcegebiets (254) und der ersten Gatelektrode des ersten Transistors (250a) und des zweiten Draingebiets und des zweiten Sourcegebiets und einer zweiten Gatelektrode des zweiten Transistors (250b) der Einwirkung der Ätzumgebung bestimmt ist.
  16. Verfahren nach Anspruch 15, wobei die Sollhöhe einer nicht-abgesenkten Drain- und Sourcekonfiguration entspricht.
  17. Verfahren nach Anspruch 8, das ferner umfasst: Bilden einer verformungsinduzierenden dielektrischen (210a) Schicht über der ersten Gatelektrodenstruktur und dem ersten Draingebiet und dem ersten Sourcegebiet (254).
  18. Verfahren nach Anspruch 8, wobei das Metallsilizid so gebildet wird, dass dieses einen Abstand zu einer Gateisolationsschicht (252) der ersten Gateelektrodenstruktur (251) aufweist.
  19. Das Verfahren nach einem der Ansprüche 8 bis 12, in dem in dem Ätzprozess Material von der zweiten Gateelektrode des zweiten Transistors (250b) und von den Drain- und Sourcgebieten des ersten und/oder des zweiten Transistors (250b) abgetragen wird, während Seitenwände der ersten (251) und der zweiten Gateelektrode durch eine Abstandshalterstruktur (255) geschützt sind; und das Metallsilizid in der ersten (251) und der zweiten Gateelektrode und den ersten Drain- und Sourcegebieten (254) in Anwesenheit der Abstandshalterstruktur (255) gebildet wird, wobei das Metallsilizid in einem dotierten Siliziummaterial der ersten (251) und der zweiten Gateelektrode mündet.
  20. Verfahren nach Anspruch 19, das ferner umfasst: Bilden einer Halbleiterlegierung in dem zweiten Draingebiet und dem zweiten Sourcegebiet des zweiten Transistors (250b) vor dem Ausführen des Ätzprozesses, wobei ein Überschussmaterial der Halbleiterlegierung vorgesehen wird, um eine nicht-abgesenkte zweite Drain- und Sourcekonfiguration in dem zweiten Transistor (250b) beizubehalten.
  21. Verfahren nach Anspruch 19, das ferner umfasst: Bilden einer ersten verformungsinduzierenden dielektrischen Schicht (210a) über dem ersten Transistor und einer zweiten verformungsinduzierenden dielektrischen Schicht (210b) über dem zweiten Transistor.
DE102008054075A 2008-10-31 2008-10-31 Halbleiterbauelement mit Abgesenktem Drain- und Sourcebereich in Verbindung mit einem Verfahren zur komplexen Silizidherstellung in Transistoren Active DE102008054075B4 (de)

Priority Applications (7)

Application Number Priority Date Filing Date Title
DE102008054075A DE102008054075B4 (de) 2008-10-31 2008-10-31 Halbleiterbauelement mit Abgesenktem Drain- und Sourcebereich in Verbindung mit einem Verfahren zur komplexen Silizidherstellung in Transistoren
US12/549,769 US8026134B2 (en) 2008-10-31 2009-08-28 Recessed drain and source areas in combination with advanced silicide formation in transistors
CN201510434045.4A CN105304477B (zh) 2008-10-31 2009-10-21 晶体管内与先进的硅化物形成结合的凹槽式漏极和源极区
CN200980143153.9A CN102203915B (zh) 2008-10-31 2009-10-21 晶体管内与先进的硅化物形成结合的凹槽式漏极和源极区
PCT/EP2009/007548 WO2010049086A2 (en) 2008-10-31 2009-10-21 Recessed drain and source areas in combination with advanced silicide formation in transistors
KR1020117012510A KR101482200B1 (ko) 2008-10-31 2009-10-21 트랜지스터에서의 개선된 실리사이드 형성과 결합되는 리세스된 드레인 및 소스 영역
JP2011533583A JP5544367B2 (ja) 2008-10-31 2009-10-21 トランジスタにおいて進歩したシリサイド形成と組み合わされる凹型のドレイン及びソース区域

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE102008054075A DE102008054075B4 (de) 2008-10-31 2008-10-31 Halbleiterbauelement mit Abgesenktem Drain- und Sourcebereich in Verbindung mit einem Verfahren zur komplexen Silizidherstellung in Transistoren

Publications (2)

Publication Number Publication Date
DE102008054075A1 DE102008054075A1 (de) 2010-05-20
DE102008054075B4 true DE102008054075B4 (de) 2010-09-23

Family

ID=42104884

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102008054075A Active DE102008054075B4 (de) 2008-10-31 2008-10-31 Halbleiterbauelement mit Abgesenktem Drain- und Sourcebereich in Verbindung mit einem Verfahren zur komplexen Silizidherstellung in Transistoren

Country Status (5)

Country Link
US (1) US8026134B2 (de)
JP (1) JP5544367B2 (de)
KR (1) KR101482200B1 (de)
CN (2) CN105304477B (de)
DE (1) DE102008054075B4 (de)

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8105887B2 (en) * 2009-07-09 2012-01-31 International Business Machines Corporation Inducing stress in CMOS device
US8609508B2 (en) * 2010-12-08 2013-12-17 Stmicroelectronics, Inc. Method of fabricating an integrated circuit having a strain inducing hollow trench isolation region
DE102010064281B4 (de) * 2010-12-28 2017-03-23 GLOBALFOUNDRIES Dresden Module One Ltd. Liability Company & Co. KG Herstellung einer Kanalhalbleiterlegierung durch Erzeugen eines Hartmaskenschichtstapels und Anwenden eines plasmaunterstützten Maskenstrukturierungsprozesses
US8466018B2 (en) 2011-07-26 2013-06-18 Globalfoundries Inc. Methods of forming a PMOS device with in situ doped epitaxial source/drain regions
WO2014178421A1 (ja) * 2013-05-02 2014-11-06 富士フイルム株式会社 エッチング液およびエッチング液のキット、これをもちいたエッチング方法および半導体基板製品の製造方法
US8962430B2 (en) 2013-05-31 2015-02-24 Stmicroelectronics, Inc. Method for the formation of a protective dual liner for a shallow trench isolation structure
CN104157699B (zh) * 2014-08-06 2019-02-01 北京大学深圳研究生院 一种背沟道刻蚀型薄膜晶体管及其制备方法
FR3029011B1 (fr) * 2014-11-25 2018-04-13 Commissariat A L'energie Atomique Et Aux Energies Alternatives Procede ameliore de mise en contrainte d'une zone de canal de transistor
US10163912B2 (en) * 2016-01-29 2018-12-25 Taiwan Semiconductor Manufacturing Co., Ltd. Method for semiconductor device fabrication with improved source drain proximity
US10269936B2 (en) * 2017-08-31 2019-04-23 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device and method of forming same
US11443982B2 (en) 2018-11-08 2022-09-13 International Business Machines Corporation Formation of trench silicide source or drain contacts without gate damage
US11309402B2 (en) 2020-03-05 2022-04-19 Sandisk Technologies Llc Semiconductor device containing tubular liner spacer for lateral confinement of self-aligned silicide portions and methods of forming the same
CN116779615B (zh) * 2023-08-23 2023-11-07 合肥晶合集成电路股份有限公司 一种集成半导体器件及其制作方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070221964A1 (en) * 2006-03-24 2007-09-27 International Business Machines Corporation Field effect device with reduced thickness gate
US20070254461A1 (en) * 2006-04-28 2007-11-01 Andy Wei Transistor having an embedded tensile strain layer with reduced offset to the gate electrode and a method for forming the same

Family Cites Families (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07161991A (ja) * 1993-12-10 1995-06-23 Ricoh Co Ltd 半導体装置の製造方法
JPH07263676A (ja) * 1994-03-18 1995-10-13 Hitachi Ltd 半導体装置およびその製造方法
US6777759B1 (en) 1997-06-30 2004-08-17 Intel Corporation Device structure and method for reducing silicide encroachment
US6323094B1 (en) * 1998-02-06 2001-11-27 Tsmc Acer Semiconductor Manufacturing Inc. Method to fabricate deep sub-μm CMOSFETs
US6887762B1 (en) 1998-11-12 2005-05-03 Intel Corporation Method of fabricating a field effect transistor structure with abrupt source/drain junctions
US6087236A (en) * 1998-11-24 2000-07-11 Intel Corporation Integrated circuit with multiple gate dielectric structures
JP3362722B2 (ja) 2000-01-20 2003-01-07 日本電気株式会社 半導体装置の製造方法
JP2004241755A (ja) * 2003-01-15 2004-08-26 Renesas Technology Corp 半導体装置
US7012007B1 (en) * 2003-09-09 2006-03-14 Advanced Micro Device, Inc. Strained silicon MOSFET having improved thermal conductivity and method for its fabrication
US7545001B2 (en) 2003-11-25 2009-06-09 Taiwan Semiconductor Manufacturing Company Semiconductor device having high drive current and method of manufacture therefor
JP4994581B2 (ja) * 2004-06-29 2012-08-08 富士通セミコンダクター株式会社 半導体装置
DE102004052578B4 (de) * 2004-10-29 2009-11-26 Advanced Micro Devices, Inc., Sunnyvale Verfahren zum Erzeugen einer unterschiedlichen mechanischen Verformung in unterschiedlichen Kanalgebieten durch Bilden eines Ätzstoppschichtstapels mit unterschiedlich modifizierter innerer Spannung
JP2006253317A (ja) * 2005-03-09 2006-09-21 Fujitsu Ltd 半導体集積回路装置およびｐチャネルＭＯＳトランジスタ
DE102005030583B4 (de) * 2005-06-30 2010-09-30 Advanced Micro Devices, Inc., Sunnyvale Verfahren zur Herstellung von Kontaktisolationsschichten und Silizidgebieten mit unterschiedlichen Eigenschaften eines Halbleiterbauelements und Halbleiterbauelement
US7709317B2 (en) * 2005-11-14 2010-05-04 International Business Machines Corporation Method to increase strain enhancement with spacerless FET and dual liner process
JP5091403B2 (ja) * 2005-12-15 2012-12-05 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US7718500B2 (en) * 2005-12-16 2010-05-18 Chartered Semiconductor Manufacturing, Ltd Formation of raised source/drain structures in NFET with embedded SiGe in PFET
US7342284B2 (en) * 2006-02-16 2008-03-11 United Microelectronics Corp. Semiconductor MOS transistor device and method for making the same
US20070200179A1 (en) * 2006-02-24 2007-08-30 Taiwan Semiconductor Manufacturing Co., Ltd. Strain enhanced CMOS architecture with amorphous carbon film and fabrication method of forming the same
DE102006015077B4 (de) * 2006-03-31 2010-12-23 Advanced Micro Devices, Inc., Sunnyvale Transistor mit abgesenkten Drain- und Source-Gebieten und Verfahren zur Herstellung desselben
US7410875B2 (en) 2006-04-06 2008-08-12 United Microelectronics Corp. Semiconductor structure and fabrication thereof
DE102006035666B3 (de) * 2006-07-31 2008-04-17 Advanced Micro Devices, Inc., Sunnyvale Verfahren zum Ausbilden einer Halbleiterstruktur
WO2008041301A1 (fr) * 2006-09-29 2008-04-10 Fujitsu Microelectronics Limited DISPOSITIF SEMI-CONDUCTEUR ET Son procÉDÉ de FABRICATION
JP4504392B2 (ja) * 2007-03-15 2010-07-14 株式会社東芝 半導体装置
US7825477B2 (en) * 2007-04-23 2010-11-02 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device with localized stressor
DE102007030053B4 (de) * 2007-06-29 2011-07-21 Advanced Micro Devices, Inc., Calif. Reduzieren der pn-Übergangskapazität in einem Transistor durch Absenken von Drain- und Source-Gebieten
KR101264113B1 (ko) * 2007-07-16 2013-05-13 삼성전자주식회사 변형된 채널을 갖는 ｃｍｏｓ 소자 및 이의 제조방법
DE102007041207B4 (de) * 2007-08-31 2015-05-21 Globalfoundries Dresden Module One Limited Liability Company & Co. Kg CMOS-Bauelement mit Gateisolationsschichten mit unterschiedlicher Art und Dicke und Verfahren zur Herstellung
US20090174002A1 (en) * 2008-01-09 2009-07-09 International Business Machines Corporation Mosfet having a high stress in the channel region
DE102008011814B4 (de) * 2008-02-29 2012-04-26 Advanced Micro Devices, Inc. CMOS-Bauelement mit vergrabener isolierender Schicht und verformten Kanalgebieten sowie Verfahren zum Herstellen derselben
US7960223B2 (en) * 2008-06-16 2011-06-14 International Business Machines Corporation Structure and method to integrate dual silicide with dual stress liner to improve CMOS performance
DE102008030854B4 (de) * 2008-06-30 2014-03-20 Advanced Micro Devices, Inc. MOS-Transistoren mit abgesenkten Drain- und Source-Bereichen und nicht-konformen Metallsilizidgebieten und Verfahren zum Herstellen der Transistoren
DE102008035816B4 (de) * 2008-07-31 2011-08-25 GLOBALFOUNDRIES Dresden Module One Ltd. Liability Company & Co. KG, 01109 Leistungssteigerung in PMOS- und NMOS-Transistoren durch Verwendung eines eingebetteten verformten Halbleitermaterials
DE102008045034B4 (de) * 2008-08-29 2012-04-05 Advanced Micro Devices, Inc. Durchlassstromeinstellung für Transistoren, die im gleichen aktiven Gebiet hergestellt sind, durch lokales Vorsehen eines eingebetteten verformungsinduzierenden Halbleitermaterials in dem aktiven Gebiet

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070221964A1 (en) * 2006-03-24 2007-09-27 International Business Machines Corporation Field effect device with reduced thickness gate
US20070254461A1 (en) * 2006-04-28 2007-11-01 Andy Wei Transistor having an embedded tensile strain layer with reduced offset to the gate electrode and a method for forming the same

Also Published As

Publication number Publication date
CN102203915A (zh) 2011-09-28
CN105304477B (zh) 2018-06-05
CN102203915B (zh) 2015-08-26
JP2012507162A (ja) 2012-03-22
KR20110081334A (ko) 2011-07-13
DE102008054075A1 (de) 2010-05-20
US8026134B2 (en) 2011-09-27
CN105304477A (zh) 2016-02-03
JP5544367B2 (ja) 2014-07-09
KR101482200B1 (ko) 2015-01-14
US20100109091A1 (en) 2010-05-06

Similar Documents

Publication Publication Date Title
DE102008054075B4 (de) Halbleiterbauelement mit Abgesenktem Drain- und Sourcebereich in Verbindung mit einem Verfahren zur komplexen Silizidherstellung in Transistoren
DE102008030854B4 (de) MOS-Transistoren mit abgesenkten Drain- und Source-Bereichen und nicht-konformen Metallsilizidgebieten und Verfahren zum Herstellen der Transistoren
DE102008011814B4 (de) CMOS-Bauelement mit vergrabener isolierender Schicht und verformten Kanalgebieten sowie Verfahren zum Herstellen derselben
DE102008046400B4 (de) Verfahren zur Herstellung eines CMOS-Bauelements mit MOS-Transistoren mit abgesenkten Drain- und Sourcebereichen und einem Si/Ge-Material in den Drain- und Sourcebereichen des PMOS-Transistors
DE102007041207B4 (de) CMOS-Bauelement mit Gateisolationsschichten mit unterschiedlicher Art und Dicke und Verfahren zur Herstellung
DE102005051994B4 (de) Verformungsverfahrenstechnik in Transistoren auf Siliziumbasis unter Anwendung eingebetteter Halbleiterschichten mit Atomen mit einem großen kovalenten Radius
DE102006009225B4 (de) Herstellung von Silizidoberflächen für Silizium/Kohlenstoff-Source/Drain-Gebiete
DE102007020258B4 (de) Technik zur Verbesserung des Transistorleitungsverhaltens durch eine transistorspezifische Kontaktgestaltung
DE102011090163B4 (de) Halbleiterbauelement mit Austauschgateelektrodenstrukturen und selbstjustierten Kontaktelementen, die durch eine späte Kontaktfüllung hergestellt sind und Herstellungsverfahren dafür
DE102006019936B4 (de) Halbleiterbauelement mit unterschiedlich verspannten Ätzstoppschichten in Verbindung mit PN-Übergängen unterschiedlicher Gestaltung in unterschiedlichen Bauteilgebieten und Verfahren zur Herstellung des Halbleiterbauelements
DE102006035669B4 (de) Transistor mit einem verformten Kanalgebiet, das eine leistungssteigernde Materialzusammensetzung aufweist und Verfahren zur Herstellung
DE102008049725B4 (de) CMOS-Bauelement mit NMOS-Transistoren und PMOS-Transistoren mit stärkeren verformungsinduzierenden Quellen und Metallsilizidgebieten mit geringem Abstand und Verfahren zur Herstellung des Bauelements
DE102009035409B4 (de) Leckstromsteuerung in Feldeffekttransistoren auf der Grundlage einer Implantationssorte, die lokal an der STI-Kante eingeführt wird
DE102006030264B4 (de) Verfahren zur Herstellung von Transistoren mit einem Kanal mit biaxialer Verformung, die durch Silizium/Germanium in der Gateelektrode hervorgerufen wird
DE102007052051A1 (de) Verspannungsübertragung durch sequenzielles Vorsehen eines stark verspannten Ätzstoppmaterials und eines Zwischenschichtdielektrikums in einem Kontaktschichtstapel eines Halbleiterbauelements
DE102008016512B4 (de) Erhöhen der Verspannungsübertragungseffizienz in einem Transistor durch Verringern der Abstandshalterbreite während der Drain- und Source-Implantationssequenz
DE102010038746B4 (de) Verfahren zum Reduzieren der Topographie in Isolationsgebieten eines Halbleiterbauelements durch Anwenden einer Abscheide/Ätzsequenz vor der Herstellung des Zwischenschichtdielektrikums
DE102008045034B4 (de) Durchlassstromeinstellung für Transistoren, die im gleichen aktiven Gebiet hergestellt sind, durch lokales Vorsehen eines eingebetteten verformungsinduzierenden Halbleitermaterials in dem aktiven Gebiet
DE102008011813B4 (de) Halbleiterbauelement mit einem Metallgatestapel mit reduzierter Höhe und Verfahren zur Herstellung des Bauelements
DE102007015504B4 (de) SOI-Transistor mit Drain- und Sourcegebieten mit reduzierter Länge und einem dazu benachbarten verspannten dielektrischen Material und Verfahren zur Herstellung
DE102006041006B4 (de) Verfahren zur Strukturierung von Kontaktätzstoppschichten unter Anwendung eines Planarisierungsprozesses
DE102008059649A1 (de) Geringere topographieabhängige Unregelmäßigkeiten während der Strukturierung zweier unterschiedlicher verspannungsinduzierender Schichten in der Kontaktebene eines Halbleiterbauelements
DE102007057688B4 (de) Verfahren zur Herstellung eines Halbleiterbauelements mit verspanntem Zwischenschichtdielektrikum unter Anwendung einer Ätzsteuerzwischenschicht mit erhöhter Dicke
DE102007052167B4 (de) Halbleiterbauelement und Verfahren zum Einstellen der Höhe einer Gateelektrode in dem Halbleiterbauelement
DE102008011928B4 (de) Verfahren zum Herstellen eines Halbleiterbauelements unter Verwendung einer Ätzstoppschicht mit geringerer Dicke zum Strukturieren eines dielektrischen Materials

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
8364 No opposition during term of opposition
R081 Change of applicant/patentee

Owner name: ADVANCED MICRO DEVICES, INC., SANTA CLARA, US

Free format text: FORMER OWNERS: ADVANCED MICRO DEVICES, INC., SUNNYVALE, CALIF., US; AMD FAB 36 LIMITED LIABILITY COMPANY & CO. KG, 01109 DRESDEN, DE

R082 Change of representative

Representative=s name: GRUENECKER PATENT- UND RECHTSANWAELTE PARTG MB, DE