KR101482200B1 - 트랜지스터에서의 개선된 실리사이드 형성과 결합되는 리세스된 드레인 및 소스 영역 - Google Patents

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얀 호헨첼
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Abstract

복잡한 트랜지스터 소자들을 형성하기 위한 제조 공정 동안, 게이트 높이가 감소될 수 있으며 그리고 리세스된 드레인 및 소스 구조가 각각의 금속 실리사이드 영역을 형성하기 전에 공통 식각 시퀀스에서 획득될 수 있다. 대응하는 측벽 스페이서 구조가 상기 식각 시퀀스 동안 유지될 수 있기 때문에, 게이트 전극에 대한 실리사이드 공정의 제어성 및 균일성이 향상될 수 있으며, 따라서 임계전압 변동을 감소시킬 수 있다. 또한, 리세스된 드레인 및 소스 구조는 감소된 전체 직렬 저항 및 향상된 스트레스 전달 효율을 제공할 수 있다.

Description

트랜지스터에서의 개선된 실리사이드 형성과 결합되는 리세스된 드레인 및 소스 영역{RECESSED DRAIN AND SOURCE AREAS IN COMBINATION WITH ADVANCED SILICIDE FORMATION IN TRANSISTOR}
일반적으로 본 발명은 집적회로에 관한 것이며 좀더 상세하게는, MOS 트랜지스터의 채널 영역에서 전하 캐리어 이동도를 향상시키기 위해서 가령, 드레인 및 소스 영역에서의 스트레인된 반도체 합금(semiconductor alloy), 스트레스된 오버레이어(stressed overlayer)와 같은 스트레스 소스를 이용함으로서 스트레인된(strained) 채널 영역을 갖는 트랜지스터에 관한 것이다.
일반적으로, 다수의 공정 기술들이 반도체 제조 분야에서 현재 이용되고 있는데, 마이크로 프로세서, 복잡한 저장 칩들 등과 같은 복잡한 회로들에 대해서는 CMOS 기술이 효율적인 가격과 파워 소모 그리고 동작 속도 관점에서 우수한 특성 때문에 가장 기대되는 방법 중의 하나이다. CMOS 기술을 사용하여 복잡한 집적회로를 제조하는 동안, 수 백만개의 트랜지스터 즉, n 채널 트랜지스터와 p 채널 트랜지스터가 기판(결정질 반도체 층을 포함) 위에 형성된다. MOS 트랜지스터는, n 채널 트랜지스터 또는 p 채널 트랜지스터에 상관없이, 강하게 도핑된 드레인 및 소스 영역과 상기 드레인 영역과 소스 영역 사이에 배치된 반대로 또는 약하게 도핑된 채널 영역과의 인터페이스에 의해서 형성된 소위 pn 접합을 포함한다. 채널의 전도성 즉, 전도 채널의 전류를 유도하는 능력은 채널 영역에 가깝게 위치하고 얇은 절연층에 의해서 분리되는 게이트 전극에 의해서 제어된다. 게이트 전극에 적절한 제어 전압을 인가함에 의해서 형성된 전도성 채널 영역의 전도도는, 불순물(dopant) 농도, 다수 전하 캐리어의 이동도에 의존하며, 그리고 트랜지스터의 폭(width) 방향으로의 소정의 채널 영역 범위에 대해서는 소스 영역과 드레인 영역 사이의 거리("채널 길이" 라고도 함)에 의존한다. 때문에, 게이트 전극에 제어 전압을 인가함에 따라 절연층 아래에 전도성 채널을 재빠르게 형성하는 능력과 함께, 채널 영역의 전체 전도도는 MOS 트랜지스터들의 성능을 실질적으로 결정한다. 따라서, 채널 길이의 감소는 집적회로의 동작 속도와 집적도를 향상시키기 위한 중요한 설계 기준이다.
하지만, 트랜지스터 크기(dimension)의 계속되는 감소는 이와 관련된 다수의 문제점들을 수반하고 있는바, MOS 트랜지스터들의 채널 길이를 꾸준히 감소시켜서 얻어지는 이점을 과도하게 상쇄하지 않기 위해서는 이러한 문제점들이 해결되어야만 한다. 이에 관한 주요한 문제점들 중 하나는, 드레인 영역, 소스 영역 및 이에 연결된 임의의 콘택에 낮은 시트 저항 및 콘택 저항을 제공하는 것이며 그리고 채널 제어성을 유지하는 것이다. 예를 들어, 채널 길이를 감소시키면, 게이트 전극과 채널 영역 간의 용량성 커플링이 증가하게 되는데, 이는 게이트 절연층의 두께 감소를 요구할 수도 있다. 현재, 실리콘 이산화물 기반의 게이트 절연층의 두께는 1~2 나노미터 범위인바, 게이트 유전체 두께를 감소시키는 경우 지수적으로 증가하는 누설 전류를 감안하면, 더 이상의 두께 감소는 바람직하지 않을 수 있다.
임계 치수(즉, 트랜지스터의 게이트 길이)의 계속되는 크기 감소는, 전술한 문제점들에 관하여 고도로 복잡한 공정 기술들에 대한 개량 및 가능하다면 새로운 개발을 필요로 한다. 따라서, 주어진 채널 길이에 대해서 채널 영역에서의 전하 캐리어 이동도를 증가시킴으로써 트랜지스터 소자의 채널 전도도를 향상시켜 트랜지스터 성능을 개선하는 방법이 제안되어 왔는바, 이에 의하면 게이트 유전체 축소와 같은 전술한 많은 문제점들을 회피하거나 적어도 완화시킬 수 있으면서도, 감소된 게이트 길이를 사용하는 미래의 기술 추세(future technology nodes)의 진보와 비교될 만한 성능 개선을 달성할 가능성이 제공될 수 있다. 전하 캐리어의 이동도를 증가시키는 효율적인 매커니즘들 중 하나는, 예를 들면, 채널 영역에서 대응 스트레인(strain)을 발생시키기 위해서 채널 영역 부근에서 인장성(tensile) 스트레스 또는 압축성(compressive) 스트레스를 생성함에 의해서 채널 영역의 격자 구조(lattice structure)를 변형시키는 것인바, 이는 전자와 정공의 이동도를 각각 변화시킬 수 있다. 예를 들면, 표준 실리콘 기판의 경우, 채널 영역에 인장성 스트레인을 생성하는 것은 전자의 이동도를 증가시키고, 이는 바로 전도도의 증가로 해석될 수 있으며 따라서 구동 전류 및 동작 속도도 증가될 수 있다. 다른 한편으로, 채널 영역에서의 압축성 스트레인은 정공의 이동도를 증가시킬 수 있으며, 따라서 p형 트랜지터들의 성능을 증가시킬 수 있다. 집적회로 제조에 스트레스(stress) 또는 스트레인(strain) 공학을 도입하는 것은 차세대 디바이스를 위한 매우 유망한 접근법이다. 예컨대, 스트레인된(strained) 실리콘은 "새로운" 유형의 반도체 물질로 간주될 수 있는데, 이는 기존에 잘 정립된 많은 제조 기술들을 여전히 사용할 수 있으면서도, 고가의 반도체 물질을 필요로 함이 없이 빠르고 강력한 반도체 디바이스의 제조를 가능케 한다.
트랜지스터 소자의 채널 영역 내에 스트레인을 생성하기 위한 유망한 접근법들 중 하나에 따르면, 기본 트랜지스터 구조 상에 형성된 유전 물질은 고도로 스트레스된 상태로 제공될 수 있으며 따라서 원하는 유형의 스트레인을 트랜지스터 및 특히 그 채널 영역 내에 유발할 수 있다. 예를 들면, 트랜지스터 구조들은 층간 유전물질로 둘러싸이는 것이 일반적인데, 이러한 층간 유전물질은 개별 트랜지스터 구조들의 바람직한 기계적 및 전기적 무결성(integrity)을 제공할 수 있으며 그리고 추가 배선층들의 형성을 위한 플랫폼을 제공할 수도 있는바, 이는 개별 회로 소자들 간의 전기적인 상호연결을 제공하기 위해 통상적으로 요구되는 것이다. 즉, 복수의 배선 레벨들 혹은 금속화 층들이 제공될 수 있으며, 이들은 수평 금속 라인들 및 전기적인 연결을 확립하기 위한 적절한 전도성 물질들을 포함하는 수직 비아들(vias)을 포함할 수 있다. 결과적으로, 트랜지스터, 캐패시터, 등과 같은 실제 회로 요소들 혹은 이들의 각 부분들을 제 1 금속화층에 연결하는 적절한 콘택 구조가 제공되어야만 한다. 이러한 목적을 위해, 상기 층간 유전물질은 적절히 패터닝되어야만 하는바, 이는 회로 요소들의 원하는 콘택 영역들에 연결되는 각각의 개구부들을 제공하기 위한 것인바, 이는 실제의 층간 유전 물질과 결합하여 식각 정지 물질을 이용함에 의해서 달성되는 것이 전형적이다.
예를 들어, 실리콘 이산화물은 실리콘 질화물과 함께 잘 정립된 층간 유전물질이며, 콘택 개구부를 형성하는 동안 효과적인 식각 정지 물질로 작용할 수 있다. 따라서, 식각 정지 물질, 즉, 실리콘 질화물은 기본 트랜지스터 구조와 매우 가깝게 위치하며 따라서 트랜지스터에 스트레인을 유발하는데 효율적으로 이용될 수 있으며 특히, 실리콘 질화물은 매우 높은 내부 스트레스를 갖는 잘 정립된 플라즈마 강화 CVD(PECVD)법에 기초하여 증착될 수 있기 때문에 스트레인 유발에 효과적으로 이용될 수 있다. 예컨대, 실리콘 질화물은 2 GPa 까지의 높은 내부 압축 스트레스로 증착될 수 있으며, 증착 파라미터를 적절히 선택하면 더 높은 압력에서도 증착이 가능하다. 다른 한편으로, 적당히 높은 내부 인장 스트레스 레벨이 1 GPa 까지 생성될 수 있으며 그리고 공정 파라미터들 예를 들면 특히, 실리콘 질화물을 증착하는 동안의 이온 충격의 정도를 적절히 조절하면 더 높은 스트레스 레벨도 가능하다. 따라서, 트랜지스터 소자의 채널 영역 내에 생성된 스트레인의 크기는, 유전체 식각 정지 물질의 내부 스트레스 레벨 및 고도로 스트레스된 유전물질의 채널 영역에 대한 효과적인 옵셋(offset)과 결합되는 스트레스된 유전 물질의 두께에 의존할 수 있다. 결과적으로, 트랜지스터의 성능 향상을 고려하면, 내부 스트레스 레벨을 증가시키고 그리고 더 많은 양의 고도로 스트레스된 유전 물질을 트랜지스터 소자 근방에 제공하는 것이 바람직하다. 또한, 스트레스된 유전 물질을 채널 영역에 가능한한 가깝게 위치시키는 것이 바람직하다. 하지만, 실리콘 질화물의 내부 스트레스는, 현재 이용가능한 플라즈마 강화 CVD 기술의 전체 증착 능력에 의해 제한될 수 있으며 또한, 유효 층 두께는 기본적인 트랜지스터 지형(topography) 및 인접한 회로 소자들 간의 거리에 의해 실질적으로 결정될 수 있다. 결과적으로, 비록 상당한 장점들을 제공하지만, 스트레스 전달 매커니즘의 효율성은 공정 세부사항 및 디바이스 세부사항에 상당히 의존할 수 있으며 그리고 50 nm 이하의 게이트 길이를 갖는 잘 정리된 표준적인 트랜지스터 설계에 대해서는 성능 이득의 감소를 야기할 수도 있는데, 이는 복잡한 스페이서 구조에 의해 야기되는 채널 영역으로부터의 고도로 스트레스된 물질의 상당히 높은 옵셋과 더불어 주어진 디바이스 지형 및 각 증착 공정의 갭 필(gap fill) 능력이, 채널 영역에서 최종적으로 얻어진 스트레인을 감소시킬 수도 있기 때문이다.
이러한 이유들 때문에, 원하는 유형의 스트레인이 인접한 채널 영역에 생성되도록 드레인 및 소스 영역의 적어도 일부분에 반도체 물질들을 제공함으로써, 가령, P-채널 트랜지스터의 성능을 개선하는 것이 제안되었다. 이를 위해서, 실리콘/게르마늄 혼합물 혹은 합금이 종종 이용되는바, 이는 실리콘 형판(template) 물질 상에 선택적 에피택셜 성장 기법에 의해 성장될 수 있다. 이에 의해서 인접한 채널 영역에 소정의 스트레스를 가할 수 있는 스트레인된 상태의 실리콘/게르마늄 합금이 생성되며, 따라서 원하는 유형의 스트레인을 채널 영역에 생성할 수 있다. 결과적으로, 위에 놓인 스트레스된 유전 물질과 조합되어, P-채널 트랜지스터에 대해서 매우 고효율의 스트레인 유발 매커니즘이 획득될 수 있다.
전술한 바와 같이, 복잡한 트랜지스터 소자에서는 복수개의 피쳐들이 트랜지스터의 전체 성능을 최종적으로 결정하는데, 이들 팩터들의 복잡한 상호작용은 평가하기가 어려울 수 있으며 따라서, 주어진 기본 트랜지스터 구성에 대해서 매우 넓은 범위의 성능 변동이 관찰될 수도 있다. 예를 들면, 도핑된 실리콘 기반의 반도체 영역의 전도도는, 전체 시트 저항 및 콘택 저항을 감소시키기 위하여 금속 실리사이드를 제공함에 의해서 증가될 수 있다. 예를 들어, 드레인 영역과 소스 영역은, 가령, 니켈 실리사이드, 니켈 플래티늄 실리사이드 등과 같은 금속 실리사이드를 수용할 수도 있는데, 이에 의해서 드레인 단자 및 소스 단자 그리고 중간의 채널 영역 간의 전도성 경로의 전체 직렬 저항을 감소시킬 수 있다. 이와 유사하게, 금속 실리사이드는 폴리실리콘 물질을 포함할 수 있는 게이트 전극에도 통상적으로 형성될 수 있으며, 따라서 전도성을 향상시킬 수 있으며 이에 따라 신호 전달 지연을 감소시킬 수 있다. 비록, 게이트 전극에서 금속 실리사이드 증가된 양은 전체 저항을 감소시킨다라는 관점에서 볼때 그 자체로서 바람직할 수도 있지만, 게이트 유전물질에 도달할 때까지 진행되는 다결정 실리콘 물질의 실질적으로 완전한 실리사이드화는, 해당 트랜지스터 소자의 임계 전압 조절을 감안하면 바람직하지 않을 수도 있다. 따라서, 채널 영역에서 잘 정의된 전자적인 특성들을 제공하도록, 도핑된 폴리실리콘 물질을 게이트 유전 물질과 직접 접촉하게끔 유지하는 것이 바람직한바, 이는 게이트 전극에서의 실질적으로 완전한 실리사이드화에 의해 야기될 수도 있는 상당한 정도의 임계전압 변동을 방지하기 위한 것이다. 결과적으로, 폴리실리콘 물질의 완전한 실리사이드화를 신뢰성 있게 방지하면서도, 상당한 분량의 금속 실리사이드를 제공하는 것은 매우 어려울 수 있다.
게이트 전극의 다른 특성들은 또한 전체 트랜지스터 성능에 영향을 미칠 수도 있다. 예를 들어, 트랜지스터 소자의 피처 사이즈를 계속해서 감소시키는 경우, 게이트 전극의 높이도 또한 감소시키는 것이 바람직할 수 있지만, 게이트 전극의 높이는, 복잡한 주입 기법들에 의해서 드레인 및 소스 도판트 프로파일을 생성하는 동안에 요구되는 이온 블록킹 능력 때문에 제한되는 것이 일반적이다. 하지만, 요구되고 있는 이러한 게이트 높이는 드레인 및 소스 영역을 연결하기 위해서 형성될 수도 있는 콘택 소자들에 관한 증가된 프린징 캐패시턴스(fringing capacitance)를 유발할 수도 있다. 결과적으로, 복잡한 트랜지스터 소자의 전체 성능은, 가령, 스트레인된 실리콘/게르마늄 물질 등과 같은 성능 개선 매커니즘이 이용되었다 하더라도 예상했던것 만큼 개선되지 않을 수도 있는데, 이에 대해서는 도1a 및 도1b를 참조하여 상세히 후술될 것이다.
도1a는 기판(101)을 포함하는 반도체 디바이스(100)의 단면을 도시한 단면도로서, 상기 기판 위에는 반도체 층(103)이 형성되며, 반도체 층(103)에서는 복수개의 격리 구조들(104)이 n-채널 트랜지스터(150a)와 p-채널 트랜지스터(150b)의 각각의 활성 영역들(103a, 103b)을 정의한다. 활성 영역은, 원하는 트랜지스터 기능을 획득하기 위하여 적절한 도판트 프로파일이 확립될 예정인 반도체 층(103)의 소정 부분으로 이해되어야 한다. 도시된 제조 단계에서, 트랜지스터(150a, 150b)는 게이트 절연층(152) 상에 형성된 게이트 전극(151)을 포함하며, 게이트 절연층(152)은 게이트 전극(151)과 채널 영역(153)을 분리한다. 또한, 게이트 전극(151)의 측벽 부분 상에는 스페이서 구조(155)가 형성되는데, 스페이서 구조(155)는 해당 드레인 및 소스 영역(154)의 도판트 프로파일을 정의하는데 필요한 임의의 적절한 구성을 가질 수도 있음을 유의해야 한다. 예를 들어, 상기 스페이서 구조(155)는 여러개의 개별 스페이서 요소들을 포함할 수도 있으며, 가능하다면 식각 정지 라이너(etch stop liner)(미도시)와 결합될 수도 있다. 전술한 바와 같이, p-채널 트랜지스터(150b)는 실리콘/게르마늄 합금(105)을 포함하는바, 이는 트랜지스터(150b)의 채널 영역(153) 내에 압축성 스트레인 성분을 생성하도록 스트레인된 상태를 가질 수 있다.
도1a에 도시된 반도체 디바이스(100)는 다음의 공정 시퀀스에 기초하여 형성될 수 있다. 예컨대, 리소그래피 식각, 증착 및 평탄화 기법들에 의해서 격리 구조(104)를 형성한 다음, 대응하는 마스크 체제(regime)와 결합되는 잘 정립된 주입 기법들에 의해서 활성 영역들(103a, 103b)이 정의될 수 있다. 다음으로, 게이트 절연층(152)과 결합하여 게이트 전극(151)이 형성되는데, 예를 들면, 적절한 유전 물질을 제공하고 그리고 복잡한 리소그래피 및 식각 기법에 기초하여 이후 패터닝될 수 있는 폴리실리콘 물질을 증착함에 의해서 형성될 수 있다. 전술한 바와 같이, 게이트 전극(151)의 높이(151h)는, 반도체 디바이스(100)의 후속 공정 동안 충분한 이온 블록킹 효과를 제공하도록 선택되는 것이 일반적이다.
다음으로, 예컨대, 레지스트 마스크와 함께 하드 마스크에 의해서 트랜지스터(150a)가 마스킹되며, 반면에 트랜지스터(150b)의 게이트 전극(151) 역시도 활성 영역(103b) 내에 대응 캐비티들(cavities)을 형성하기 위해서 예컨대 적절한 캡층 및 측벽 스페이서(미도시)에 기초하여 밀봉될 수 있으며 그리고 이에 후속하여 선택적 에피택셜 성장 기법에 기초하여 실리콘/게르마늄 합금(105)이 증착된다. 다음으로, 상기 마스크 층이 제거될 수 있으며 그리고 게이트 전극(151)이 노출되고 그리고 필요하다면 예컨대, 옵셋 스페이서 요소를 형성함에 의해서 후속 공정이 계속될 수 있는바, 이는 드레인 및 소스 영역(154)의 제 1 부분을 정의하기 위한 제 1 주입 시퀀스를 위해 이용될 수 있다. 다음으로, 가령, 실리콘 이산화물과 같은 식각 정지 라이너와 이에 후속하는 실리콘 질화물과 같은 적절한 층 스택을 증착함에 의해서 스페이서 구조(155)가 형성될 수 있는데, 이는 잘 정립된 CVD(화학기상증착) 기법에 의해서 달성될 수 있다. 다음으로, 상기 층 스택이 이방성 식각 공정에 의해서 패터닝되는바, 이 동안 실리콘 질화물이 수평 부분들로부터 제거되며, 디바이스의 수평 영역이 신뢰성 있게 노출되며, 그리고 게이트 전극(151)의 측벽의 소정 부분(151s)이 또한 해당 식각 공정 및 후속 식각 및 세정 공정 동안에 노출된다. 다음으로, 드레인 및 소스 영역(154)에 대해 원하는 도판트 프로파일을 획득하기 위해서 후속 주입 시퀀스가 수행될 수 있다. 다음으로, 도판트들을 활성화시키고 그리고 주입으로 인한 손상들을 재결정화시키기 위하여 적절한 어닐 공정이 수행된다. 이후, 실리사이드 공정의 수행하기 위해서 디바이스(100)가 준비되는바, 이는 해당 세정 공정을 포함하는 것이 통상적이며, 이에 의해서 상기 측벽 부분들(151s)이 더 노출될 수 있다.
도1b는 더 진행된 제조 단계에서 반도체 디바이스(100)를 도시한 도면으로, 금속 실리사이드 영역(155)이 드레인 및 소스 영역(154)의 소정 부분에 형성되며, 또한, 금속 실리사이드(157)가 게이트 전극(151)에 형성된다. 복잡한 기술에서는, 금속 실리사이드(156, 157)를 얻기 위해 니켈과 플래티늄이 종종 이용될 수 있는바, 게이트 전극(151)에서의 다결정 물질과 드레인 및 소스 영역(154)에서의 결정 물질의 서로 다른 확산 거동(behavior) 때문에, 상당히 다른 "변환율(conversion rate)"이 얻어질 수도 있으며, 특히 측벽 부분(151s)에서 금속이 게이트 전극(151) 내부로 더 많이 확산할 수 있으며, 이에 따라 증가된 실리사이드 비율이 얻어질 수 있다. 결과적으로, 금속 실리사이드(157)는 게이트 절연층(152)까지 아래로 확장할 수도 있으며, 게이트 전극(151) 내에 적어도 국부적으로 확장할 수 있는바, 이에 의해서 임계전압의 변동이 야기될 수 있는데, 이는 금속 실리사이드의 일함수와 도핑된 폴리실리콘의 일함수가 서로 다를 수 있기 때문이다. 실리사이드 공정 이후에, 예컨대, 실리콘 질화물 형태인 스트레인 유발 물질층을 증착함에 의해서 후속 공정이 계속될 수 있는데, 상기 스트레인 유발 물질층은 사용되는 증착 파라미터에 따라 고 압축성 스트레스 혹은 고 인장성 스트레스로 증착될 수 있다. 예를 들면, 인장성으로 스트레스된(tensile stressed) 실리콘 질화물이 n-채널 트랜지스터(150a) 위에 형성될 수 있는 반면에, 압축성으로 스트레스된(compressively stressed) 실리콘 질화물이 트랜지스터(150b) 위에 형성될 수 있으며, 채널 영역(153)에 생성된 부가적인 해당 스트레인으로 인하여 이들 트랜지스터들의 전체 성능이 적절히 개선될 수 있다. 다음으로, 대응하는 콘택 개구부를 획득하기 위해서 실리콘 이산화물 등의 층간 유전물질이 증착 및 패터닝된다. 상기 콘택 개구부는 텅스텐과 같은 적절한 전도성 물질로 후속 충전되며, 이에 의해서 게이트 전극(151)과 드레인 및 소스 영역(154)을 연결하는 콘택 요소들이 제공된다. 전술한 바와 같이, 드레인 및 소스 영역(154)까지 연장되는 콘택 요소들은 게이트 전극(151) 및 중간 유전물질과 함께, 대응 기생 캐패시터를 정의할 수 있는바, 이는 전체 채널 제어 능력에 영향을 미칠 수 있으며 그리고 일반적으로 프린징(fringing) 캐패시턴스라고 지칭된다. 결과적으로, 감소된 디바이스 치수가, 복잡한 스트레인 유발 매커니즘과 결합하여 적용될 수도 있지만, 트랜지스터(150a, 150b)는 상당히 높은 프린징 캐패시턴스 때문에 현저한 성능 이득(performance gain)을 경험하지 못할 수 있으며, 반면에 소정 정도의 임계전압 변동이 또한 관찰될 수도 있다.
전술한 바와 같은 상황을 고려하여, 본 발명은 앞서 언급된 하나 이상의 문제점들을 회피하거나 혹은 적어도 감소시키는 반도체 디바이스 및 트랜지스터 소자를 형성하는 기술에 관한 것이다.
일반적으로, 본 명세서에 개시된 내용은 반도체 디바이스 및 이를 형성하는 기법들에 관한 것이며, 본 발명에서는 적어도 한 유형의 트랜지스터에 대해서 리세스된 트랜지스터 구조에 기초하여 n-채널 트랜지스터와 p-채널 트랜지스터에 대해서 향상된 트랜지스터 성능이 획득될 수 있으며, 반면에 추가적으로는 게이트 전극의 높이가 감소할 수 있는바, 이는 콘택 요소들과 게이트 전극 사이의 프린징 캐패시턴스(fringing capacitance)를 감소시키기 위한 것이다. 이와 동시에, 게이트 전극의 높이가 감소되었음에도 불구하고 대응 실리사이드 공정의 제어성을 개선시킬 수 있으며, 이에 의해서 폴리실리콘 게이트 전극 물질이 완전히 실리사이드화 될 가능성을 상당히 감소시킬 수 있는바, 이는 임계전압의 변동을 감소시킬 수 있다. 본 명세서에 개시된 예시적인 몇몇 양상에 따르면, 적어도 한 트랜지스터의 드레인 및 소스 영역에 대한 리세싱(recessing)과 게이트 높이의 감소는, 마스크화되지 않은 식각 방법(non-masked etch regime)에 기초하여 수행될 수 있으며, 따라서 전체 공정 복잡도를 과도하게 증가시키지 않을 수 있다. 다른 한편으로, 본 명세서에 개시된 몇몇 예시적인 실시예에 따르면, 적절한 만큼의 초과 높이를 갖는 반도체 합금이 일 유형의 트랜지스터에 제공될 수 있는바, 이는 다른 유형의 트랜지스터의 드레인 및 소스 영역을 리세스시킨 이후에도 실질적으로 평탄한 트랜지스터 구조를 허용하기 위한 것이다. 리세스된 드레인 및 소스 영역 때문에, 고도로 스트레스된 대응 유전 물질의 전체 스트레인 유발 효과가 향상될 수도 있는데, 이는 스트레스된 유전 물질이 채널 영역(153)에 대응하는 소정 높이 레벨에 위치할 수 있기 때문이다. 또한, 실리사이드 공정에 대해서, 증가된 표면 영역이 드레인 및 소스 영역에 제공될 수도 있으며, 이에 따라 드레인 및 소스 단자들 간의 전체 직렬 저항을 감소시킬 수 있다.
본 명세서에 개시된 예시적인 반도체 디바이스는, 반도체 물질에 형성된 제 1 트랜지스터의 드레인 및 소스 영역을 포함하며, 상기 드레인 및 소스 영역은 제 1 트랜지스터의 게이트 절연층의 표면에 의해 정의되는 높이 레벨 보다 낮은 높이 레벨에 위치한 리세스된 표면 부분을 갖는다. 또한, 상기 반도체 디바이스는, 게이트 절연층 상에 형성된 게이트 전극을 포함하며, 상기 게이트 전극은 게이트 절연층 상에 형성된 도핑된 실리콘 물질과 상기 도핑된 실리콘 물질 상에 형성된 금속 실리사이드 물질을 포함한다. 또한, 게이트 전극의 높이 보다 더 큰 높이를 갖는 스페이서 구조가 제공되며 그리고 금속 실리사이드 영역이 드레인 및 소스 영역에 형성된다.
본 명세서에 개시된 예시적인 방법은, 트랜지스터의 게이트 전극의 측벽들 상에 스페이서 구조를 형성하는 단계와 그리고 상기 스페이서 구조에 대하여 적어도 상기 게이트 전극으로부터 선택적으로 물질을 제거하도록, 트랜지스터의 드레인 및 소스 영역과 게이트 전극을 식각 분위기(etch ambient)에 노출시키는 단계를 포함한다. 상기 방법은 또한, 상기 물질을 제거한 이후에 상기 드레인 및 소스 영역과 상기 게이트 전극에 금속 실리사이드 물질을 형성하는 단계를 포함한다. 마지막으로 상기 방법은, 상기 게이트 전극과 상기 드레인 및 소스 영역 위에 스트레인 유발 층을 형성하는 단계를 포함한다.
본 명세서에 개시된 또 다른 예시적인 방법은, 스페이서 구조에 의해서 제 1 및 제 2 게이트 전극의 측벽들을 보호하면서, 제 1 트랜지스터의 상기 제 1 게이트 전극과 제 2 트랜지스터의 상기 제 2 게이트 전극 및 상기 제 1 및/또는 제 2 트랜지스터의 드레인 및 소스 영역으로부터 물질을 제거하도록 식각 공정을 수행하는 단계를 포함한다. 또한, 상기 방법은, 스페이서 구조의 존재하에서 상기 제 1 및 제 2 게이트 전극과 상기 드레인 및 소스 영역에 금속 실리사이드를 형성하는 단계를 포함하며, 상기 금속 실리사이드는 상기 제 1 및 제 2 게이트 전극의 도핑된 실리콘 물질에서 종료된다(terminate).
본 발명의 다른 양상들은 첨부된 청구항에 정의되며 그리고 첨부된 도면들과 다음의 상세한 설명에 의해 보다 명확해질 것이다.
도1a 및 도1b는 통상적인 방법에 따라 금속 실리사이드를 형성하고 스트레인 유발 매커니즘을 구현하는 다양한 제조 단계에서 n-채널 트랜지스터와 p-채널 트랜지스터를 포함하는 복잡한 반도체 디바이스의 단면을 예시한 도면이다.
도2a 내지 도2c는 서로 다른 유형의 트랜지스터들을 포함하는 반도체 디바이스의 단면을 다양한 제조 단계 동안에 도시한 단면도로서, 예시된 실시예에 따라 게이트 전극 구조의 높이를 감소시키는 것과 결합하여 리세스된 드레인 및 소스 구성이 형성될 수 있다.
도2d 및 도2e는 예시적인 다른 실시예에 따른 반도체 디바이스의 단면도로서, 여기서는 드레인 및 소스 영역을 리세스시키는 것과 게이트 높이를 감소시키는 것이 소정 정도까지 커플링될 수 있다.
도2f는 다른 예시적인 실시예에 따라 더 진행된 제조 단계에서 반도체 디바이스의 단면을 도시한 단면도이다.
비록, 도면들 및 아래의 상세한 설명에서 서술된 실시예들을 참조하여 본 발명이 설명되고 있지만, 아래의 상세한 설명 및 도면들은 본 명세서에 개시된 본 발명의 내용을 특정 실시예들만으로 제한하려는 의도가 아니며, 서술된 예시적인 실시예들은 본 발명의 다양한 양상들을 단지 일례화한 것일 뿐임을 유의해야 한다. 본 발명의 범위는 첨부된 특허청구범위에 의해서 정의된다.
일반적으로, 본 발명은 예컨대, 선택적인 방식으로, 리세스된(recessed) 트랜지스터 구성을 제공하기 위한 반도체 디바이스 및 공정 기술에 관한 것으로, 이와 동시에 게이트 전극의 높이 감소가 가능해지며, 그럼에도 불구하고, 완전히 실리사이드화된 게이트 전극 구조를 형성할 확률(probability)을 감소시킴으로써 감소된 임계전압 변동을 제공할 수 있다. 예컨대, n-채널 트랜지스터와 같은 일 유형의 디바이스의 리세스된 드레인 및 소스 구성으로 인해, 가령, 유전체 식각정지층, 층간 유전물질 등등과 같은 고도로 스트레스된 유전물질의 후속 증착을 위해 개선된 표면 지형이 제공될 수 있다. 즉, 리세스된 드레인 및 소스 구성 때문에, 상기 고도로 스트레스된 유전물질이 채널 영역에 보다 가깝게 위치할 수 있으며 심지어, 고려중인 증착 공정의 제한된 등각(conformal) 증착 능력으로 인해 디바이스의 다른 영역에서 감소된 층 두께가 요구되는 경우라 할지라도, 상기 고도로 스트레스된 유전물질은 채널 영역에 보다 가깝게 위치할 수 있다. 따라서, 채널 영역의 높이 레벨에 실질적으로 대응하는 높이 레벨에서 채널 영역에 가깝게 위치한 유전 물질의 양이 증가될 수 있으며, 이는 일반적으로 강화된 측면 스트레스 전달(lateral stress transfer)과 결합하여, 인접한 채널 영역에 더 큰 스트레인을 제공할 수 있으며, 이에 의해서 전하 캐리어 이동도를 개선하는데 공헌할 수 있으며 따라서 고려중인 트랜지스터의 전류 구동 능력을 개선할 수 있다. 또한, 리세스된 드레인 및 소스 구성은 실리사이드 공정에서 이용될 수 있는 증가된 표면 영역을 제공할 수 있는바, 이는 트랜지스터의 콘택 영역의 감소된 시트 저항을 야기할 수있다. 이와 동시에, 전체적으로 임의의 임계전압 변동이 감소되도록 실리사이드 공정 이전에 게이트 전극의 높이 감소가 일어나지만 게이트 전극의 실질적으로 완전한 실리사이드화가 억제될 수 있으며 또한, 프린징 캐패시턴스도 통상적인 방법에 비하여 감소된 레벨로 유지할 수 있다. 다른 한편으로, 리세스의 정도는 p-채널 트랜지스터에서, 스트레인 유발 반도체 합금의 형태로 드레인 및 소스 영역에 형성될 수도 있는 임의의 과도 물질의 양에 기초하여 조절될 수 있는바, 이에 의해서 게이트 높이의 효과적인 감소가 가능하며, 드레인 및 소스 영역의 최종적으로 얻어진 레벨은 이전에 제공된 과도 물질에 기초하여 조절될 수도 있다. 결과적으로, 반도체 합금의 스트레인 유발 효과는 실질적으로 유지될 수 있으며, 이와 동시에 감소된 게이트 높이와 금속 실리사이드 형성의 향상된 제어 능력은 감소된 트랜지스터 변동 및 감소된 프린징 캐패시턴스를 제공할 수 있다.
도2a 내지 도2f를 참조하며, 다른 예시적인 실시예들이 좀더 상세히 설명될 것인바, 필요하다면 도1a 및 도1b를 또한 참조할 수도 있다.
도2a는 반도체 디바이스(200)의 단면을 예시한 도면으로, 반도체 디바이스(200)는 기판(201)을 포함하며, 기판(201) 위에는 반도체 층(203)이 형성될 수 있다. 상기 기판(201)과 결합하여 상기 반도체 층(203)은, 매립 절연층(202)이 제공되는 경우 디바이스(200)의 적어도 소정의 디바이스 영역들에서 SOI 구조를 형성할 수 있다. 다른 경우들에서, 도2a에 예시된 상기 층(202)은 가령, 기판(201)의 위쪽 부분과 같은 실질적으로 결정질인 물질을 나타낼 수도 있다. 또한, 얕은 트렌치 격리(STI) 등과 같은 격리 구조(204)는, 트랜지스터들(250a, 250b)의 대응 활성 영역들(203a, 203b)을 각각 정의할 수 있다. 예를 들어, 트랜지스터(250a)는 n-채널 트랜지스터를 나타낼 수 있으며, 반면에 트랜지스터(250b)는 p-채널 트랜지스터를 나타낼 수 있다. 도시된 제조 단계에서, 트랜지스터(250a, 250b)는 게이트 전극(251), 게이트 절연층(252) 및 스페이서 구조(255)를 포함하는바, 스페이서 구조(255)는 게이트 전극(251)의 측벽의 소정 부분 상에 형성되며, 이에 의해서 측벽의 위쪽 부분(251s)이 노출된다. 또한, 드레인 및 소스 영역(254)이 활성 영역들(203a, 203b)에 형성될 수 있으며, 드레인 및 소스 영역(254)은 각각의 채널 영역(253)을 에워쌀 수 있다. 도2a에 도시된 바와 같은 예시적인 몇몇 실시예에서, 채널 영역(253)에서 압축성 스트레인이 바람직한 경우, 트랜지스터(250b)는 실리콘/게르마늄 합금, 실리콘/게르마늄/주석(tin) 합금, 실리콘/주석(tin) 합금 등과 같은 스트레인 유발 반도체 합금(205)을 포함할 수 있다.
반도체 디바이스(200)는 반도체 디바이스(100)와 관련하여 앞서 설명된 바와 같은 제조 기법들에 기초하여 형성될 수 있다. 따라서, 전술한 바와 같이, 드레인 및 소스 영역(254)과 게이트 전극(251)에서 금속 실리사이드를 수용하기 위하여 반도체 디바이스(200)를 준비시키기 위한 해당 식각 및 세정 공정 동안, 상기 측벽 부분(251s)이 노출되어 있을 수도 있는데, 이는 실리사이드 공정 동안 소정 정도의 금속 "랩어라운드(wraparound)"를 통상적으로 야기할 수 있으며 따라서, 상당히 높은 확산율(diffusion rate) 및 이에 따른 실리사이드 비율(silicidation rate)을 야기할 수 있다. 결과적으로, 이와 같이 증가된 실리사이드 비율은 트랜지스터 특성들이 변동되게 할 수도 있는바, 이는 전술한 바와 같다.
도2b는 더 진행된 제조 단계에서 반도체 디바이스(200)를 예시한 도면이다. 예시된 바와 같이, 반도체 디바이스(200)는 식각 분위기(etch ambient)(206)에 노출되는바, 예시적인 일실시예에서 상기 식각 분위기(206)는 실리콘 이산화물, 실리콘 질화물 등에 비하여 실리콘 물질에 대한 높은 정도의 식각 선택도를 획득하도록, 적절한 식각 화학제에 기반하는 플라즈마 분위기로서 확립될 수 있다. 예를 들어, 스페이서 구조(255)는 잘 정립된 기법에 따라 형성된 실리콘 질화물을 포함할 수 있으며, 실리콘 이산화물 기반의 식각 라이너(255a)와 결합되는 것도 가능하다. 도시된 일례에서는, 잘 정립된 높은 선택도의 식각 레시피가 이용되어 상기 공정(206)이 수행될 수 있다. 예를 들면, 게이트 전극(251)을 패터닝할 때에 전형적으로 적용되는 공정 레시피와 유사한 공정 레시피가 이용될 수도 있다. 따라서, 식각 공정(206) 동안, 게이트 전극(251)의 물질은 스페이서 구조(255)에 비하여 선택적으로 제거될 수 있으며, 이와 동시에 드레인 및 소스 영역(254)의 물질은 격리 구조(204) 및 스페이서 구조(255)에 비하여 선택적으로 제거될 수 있다. 결과적으로, 적어도 트랜지스터(250a)에서는 대응 리세스들(206r)이 드레인 및 소스 영역(254)에 형성되며, 반면에 트랜지스터(250b)에서는 반도체 합금(205)의 초기 두께에 따라, 도시된 바와 같은 실질적으로 평평한 구조가 얻어질 수도 있으며, 또는 다른 일례에서는 소정 정도의 초과 높이가 여전히 유지될 수 있거나 혹은 리세스(206r)보다 얕은 깊이를 갖는 오목부(recessing)가 생성될 수도 있다. 리세스(206r)는 디바이스 영역으로 정의될 수 있는데, 이 디바이스 영역에서 표면(206s)은 중앙부와 같은 소정 부분을 가질 수 있으며, 중앙부는 게이트 절연층(252)과 채널 영역(253) 간의 인터페이스의 높이 레벨보다 더 낮게 위치한 높이 레벨을 갖는다. 식각 공정(206) 동안, 게이트 전극(251)의 초기 높이도 또한 감소하여 감소된 게이트 높이(251r)가 얻어지는바, 스페이서 구조(255)가 게이트 전극(251) 위로 연장되도록 게이트 높이(251r)가 선택될 수도 있다. 따라서, 감소된 게이트 높이(251r)는 차후에 형성될 콘택 요소들에 대하여 감소된 프린징 캐패시턴스를 허용하며, 이와 동시에 실리사이드 공정 동안에 이용가능한 게이트 전극(251)의 표면 영역이 스페이서 구조(255)에 의해 제한될 수 있으며, 이에 의해서 전체 실리사이드 비율도 또한 감소할 수 있다.
결과적으로, 상기 식각 공정(206)은 후속 제조 단계에서 증착될 스트레스된 유전 물질에 기초하여 적어도 트랜지스터(250a)에서 효율적인 스트레인 유발 매커니즘을 구현하는 개선된 표면 지형을 제공할 수 있으며, 또한, 실리사이드 공정에 대한 개선된 제어 능력도 제공할 수 있으며, 여기서 감소된 높이(251r)는 감소된 프린징 캐패시턴스 때문에 향상된 트랜지스터 성능을 또한 제공한다. 다른 한편으로, 상기 식각 공정(206)은 비-마스크 공정(non-masked process)으로 수행될 수도 있는바, 따라서 추가 리소그래피 단계 등의 관점에서 볼때 전체 공정 복잡도를 과도하게 증가시키지 않을 수 있다. 상기 식각 공정(206)은 예컨대, 습식 화학 식각 공정들에 기초한 추가적인 세정 레시피를 포함할 수도 있는데, 이는 후속 실리사이드 공정을 위해서 드레인 및 소스 영역(254)과 게이트 전극(251)의 노출된 부분들을 준비시키기 위한 것이다.
도2c는 더 진행된 제조 단계에서 반도체 디바이스(200)를 예시한 도면이다. 도시된 바와 같이, 가령, 니켈/플래티늄 실리사이드 영역과 같은 금속 실리사이드 영역들(256)이 트랜지스터(250a,250b)의 드레인 및 소스 영역(254)에 형성된다. 적어도 트랜지스터(250a)의 드레인 및 소스 영역(254)의 오목부(recessing) 때문에, 예컨대 도1b에 도시된 바와 같은 통상적인 구성에 비하여 상기 영역(256)의 증가된 표면적이 얻어질 수 있으며, 따라서 트랜지스터(250a)의 전체 전도도를 향상시킬 수 있다. 또한, 금속 실리사이드(256)는 리세스된 구성을 정의할 수 있는바 즉, 적어도 표면 부분(256s)은, 게이트 절연층(252)과 채널 영역(253) 간의 인터페이스의 높이 레벨에 비하여 더 낮은 높이 레벨에 위치할 수 있다.
본 명세서에서 임의의 위치 정보는 상대적인 위치를 나타내는 것으로 간주되어야만 하는데, 여기서는 기판(201)이 기준으로 이용될 수 있다. 이러한 의미에서, 채널 영역(253)과 금속 실리사이드 영역(256)은 기판(201) "위에(above)" 형성된다. 하지만, 상기 표면 부분(256s)은 게이트 절연층(252)과 채널 영역(253) 간의 인터페이스에 비하여 더 낮게 위치한다.
또한, 게이트 전극(251)은 금속 실리사이드 영역(257)을 포함하며, 금속 실리사이드 영역(257)은 도핑된 폴리실리콘 물질(251b)에 의해서 게이트 절연층(252)으로부터 이격된다. 폴리실리콘 물질(251b)의 도핑 정도는, 대응 드레인 및 소스 영역(254)을 정의하기 위한 선행 주입 공정 때문에 트랜지스터(250a, 250b)에서 서로 다를 수 있다. 결과적으로, 각 트랜지스터(250a, 250b)의 임계 특성은 도핑된 실리콘 영역(251b)에 의해 결정될 수 있다. 따라서, 비록 게이트 전극(251)의 전체 높이가 감소될 수 있지만, 그럼에도 불구하고 잘-정의된 금속 실리사이드 부분, 가령, 영역(257)이 형성될 수 있으며, 또한 실리콘 기반의 물질(가령, 물질 251b)이 유지될 수 있는바, 이는 실리콘 기반의 초기 게이트 전극 물질이 실질적으로 완전하게 실리사이드화될 가능성을 감소시키기 위한 것으로, 실리콘 기반의 초기 게이트 전극 물질이 실질적으로 완전하게 실리사이드화되면, 심각한 임계전압 변동을 통상적으로 야기할 수 있다.
금속 실리사이드 영역(256, 257)은 잘 정립된 공정 기법에 기초하여 형성될 수 있는바, 이러한 공정 기법에서는 니켈, 플래티늄 등의 적절한 내화성 금속(refractory metal)이 증착될 수 있으며 그리고 적절한 열 처리를 수행함에 의해서 금속 실리사이드로 변환될 수 있다. 이후, 반응하지 않은 금속 물질은 잘 정립된 선택적 식각 공정에 기초하여 제거될 수 있는바, 필요하다면, 전체 특성을 안정화시키기 위한 추가 열처리가 후속될 수도 있다. 실리사이드 공정 동안, 스페이서 구조(255)는 게이트 전극(251)의 측벽을 신뢰성 있게 커버할 수 있고, 이에 의해 상당한 금속 "랩어라운드(wraparound)"를 회피할 수 있으며, 따라서 실리사이드 공정에 대한 개선된 제어성(controllability) 및 균일성(uniformity)을 획득할 수 있다. 결과적으로, 원하는 두께의 금속 실리사이드 영역(257)을 제어성이 상당히 높은 방식으로 형성할 수 있다.
도2d는 예시적인 다른 실시예에 따른 반도체 디바이스(200)를 예시한 도면으로, 여기서 드레인 및 소스 영역(254)을 리세스시키는 정도(degree)는, 게이트 전극(251)의 높이를 감소시키는 소정 정도(degree)와 디커플링될 수 있다. 예시적인 일실시예의 경우, 도2a에 도시된 반도체 디바이스(200)에 실질적으로 대응하는 제조 단계에서, 실질적으로 이방성인 식각 양상을 획득하기 위해서 가령, 플라즈마-기반의 식각 공정인 식각 공정(206a)이 수행될 수 있는데, 이는 트랜지스터(250a)의 드레인 및 소스 영역(254)에서 원하는 정도의 리세싱(206r)을 정의하기 위한 것이며, 반면에 상당한 정도의 리세싱이 트랜지스터(250b)에서 바람직하지 않은 경우에는, 효율적인 초과 물질이 트랜지스터(250b)의 반도체 합금(205)에 제공될 수 있다. 예를 들어, 전술한 바와 같이, 상기 식각 공정(206a)은 잘 정립된 높은 선택도의 식각 레시피에 기초하여 수행될 수 있다. 원하는 정도의 리세싱(206r)에 따라 대응하는 정도의 리세싱(206g)이 게이트 전극(251)에서 또한 얻어질 수 있음을 유의해야 한다.
도2e는 후속 식각 분위기(206b)에 노출되는 때의 반도체 디바이스(200)를 예시한 도면으로, 상기 후속 식각 분위기(206b)는, 게이트 전극(251)에서는 물질을 바람직하게 제거하고 반면에 트랜지스터(250a)에서는 원하는 정도의 리세싱(206r)을 실질적으로 유지하기 위한 선택적 습식 화학 식각 분위기로 설계될 수 있다. 예를 들어, 식각 분위기(206b)는 테트라메틸 암모니윰 하이드록사이드(tetramethyl ammonium hydroxide : TMAH)를 이용하여 확립될 수도 있는데, 이는 노출된 포토레지스트 물질을 식각하기 위한 잘 정립된 물질이다. 하지만, 더 높은 농도와 약 50~80℃의 상승된 온도에서, TMAH는 실리콘 물질을 효과적으로 식각할 수 있으며, 여기서 실리콘 산화물, 실리콘 질화물 등에 대해서는 높은 선택도가 얻어질 수 있다. 또한, 고농도의 n형 도판트를 갖는 결정질 실리콘 물질에서 TMAH의 식각률은 다결정 실리콘 물질에 비하여 상당히 느려질 수도 있다. 결과적으로, 게이트 전극(251)의 높이가 효과적으로 감소될 수 있으며, 반면에 트랜지스터(250a)의 드레인 및 소스 영역(254)에서는 리세스(206r)의 상당한 증가가 방지될 수 있다. 다른 한편으로, p-도핑된 반도체 합금(205)도 상기 공정(206b) 동안 제거될 수 있는데, 여기서, 트랜지스터(250b)에서 원하는 정도의 리세싱 혹은 실질적으로 평탄한 구성 혹은 소정 정도로 감소된 초과 높이가 획득되도록, 이전에 제공되는 초과 높이가 선택될 수 있다. 즉, 반도체 합금(205)을 형성하기 위한 선택적 에피택셜 성장 공정 동안, 공정 단계들(206a, 206b)을 포함하는 식각 시퀀스를 고려하여 반도체 합금 물질의 초과량이 제공될 수 있는바, 이는 트랜지스터(250b)의 드레인 및 소스 영역(254)을 위해 원하는 지형(topography)을 획득하기 위한 것이다. 결과적으로, 식각 공정(206b)에 기초하여, 최종 게이트 높이(251r)와 리세스(206r)의 깊이가 실질적으로 서로 디커플링될 수도 있는데, 이는 대응 pn 접합 등의 단락(shorting)을 감안하여 드레인 및 소스 영역(254)에 금속 실리사이드 영역을 형성하기 위한 실리사이드 공정의 신뢰성을 저하시키지 않으면서도, 더 감소된 프린징 캐패시턴스를 제공하기 위한 것이다.
다음으로, 도2c를 참조하여 앞서 설명된 바와 같은 후속 공정이 계속 진행될 수 있다.
도2f는 더 진행된 제조 단계에서 반도체 디바이스(200)를 예시한 도면이다. 예시된 바와 같이, 예컨대 실리콘 이산화물 형태의 층간 유전 물질(211)이 트랜지스터(250a, 250b) 위에 형성될 수 있으며, 여기서 트랜지스터(250a)를 위한 스트레인 유발 부분(210a)과 트랜지스터(250b)를 위한 스트레인 유발 부분(210b)이 또한 제공될 수도 있다. 예를 들면, 앞서 설명된 바와 같이, 원하는 내부 스트레스 레벨을 갖는 실리콘 질화물로서 층들(210a, 210b)이 제공될 수 있는데, 이는 트랜지스터(250a,250b)의 성능을 각각 개별적으로 향상시키기 위한 것이다. 예시된 실시예에서, 트랜지스터(250a)는 n-채널 트랜지스터를 나타낼 수 있으며 따라서 상기 층(210a)은 인장성으로 스트레스된 물질의 형태로 제공될 수 있으며, 이는 해당 공정 기법에 따라 요구되는 경우, 식각 정지 물질 등과 조합될 수도 있다. 다른 한편으로, 상기 층(210b)은 압축성으로 스트레스된 실리콘 질화물 혹은 임의의 다른 적절한 물질의 형태로 제공될 수 있으며, 이에 의해서 트랜지스터(250b)의 성능을 향상시킬 수 있다. 따라서
적어도 트랜지스터(250a)의 드레인 및 소스 영역(254)의 리세스된 구성 때문에, 전술한 바와 같이 대응 스트레스 요소가 채널 영역(253) 상에 좀더 효율적으로 작용할 수 있으며, 따라서 예컨대, 디바이스(200)의 전체 집적 밀도 등등 때문에 감소된 두께의 층(210a)이 통상적으로 사용되어야만 하는 경우라 할지라도, 더 높은 스트레인 레벨을 채널 영역(253)에 제공할 수 있다. 다른 한편으로, 트랜지스터(250b)는 물질(205)과 상기 층(210b)의 조합된 스트레인 효과를 가질 수도 있다. 하지만, 전체 디바이스 요건에 따라, 층들(210a, 210b)에 대해 임의의 다른 구성이 이용될 수도 있음을 유의해야 한다. 예를 들어, 몇몇 실시예에서 상기 층들(210a, 210b)은 동일한 내부 스트레스 레벨을 갖도록 제공될 수도 있으며, 이에 의해서 전체 공정 복잡도를 상당히 감소시킬 수도 있다. 이러한 경우, 트랜지스터(250a)의 성능을 개선하기 위해서 가령, 인장성 스트레스와 같은 높은 스트레스 레벨이 이용될 수도 있으며, 반면에 트랜지스터(250b)에서의 대응 스트레스 효과는 물질(205)에 의해서 보상되거나 혹은 과도보상(overcompensate)될 수 있다. 예시적인 몇몇 실시예에서 물질(205)의 초과 높이는 앞선 제조 공정들 동안에 유지될 수 있으며, 따라서 상기 층(210b)의 효과를 더욱 감소시킬 수 있다. 다른 경우들에서는, 인장성으로 스트레스된 물질이 트랜지스터(250b) 위에 증착될 수 있으며 그리고 이에 후속하여 예컨대, 이온 주입 등에 의해서 선택적으로 이완될 수 있다.
다음으로, 잘 정립된 공정 기술들에 따라 층간 유전물질(211)이 증착되고 그리고 평탄화될 수 있다. 다음으로, 대응 콘택 개구부를 얻기 위하여 리소그래피 및 식각 공정들이 수행될 수 있는바, 콘택 개구부 내에는 점선으로 표시된 바와 같은 콘택 요소들(212)이 형성될 것이다. 이를 위해서, 잘 정립된 공정 기술들이 또한 적용될 수 있다. 결과적으로, 대응 콘택 요소들(212)은 게이트 전극(251)의 감소된 높이 때문에 게이트 전극(251)과의 감소된 프린징 캐패시턴스를 제공할 수 있으며, 반면에 그럼에도 불구하고 상기 부분(251b)은 트랜지스터(250a, 250b)의 잘 정의된 임계전압 거동을 제공할 수 있다.
결과적으로, 본 발명은 반도체 디바이스 및 이를 형성하기 위한 기술을 제공하며, 본 발명에서는 복수의 성능 개선 매커니즘들이 구현될 수 있으며, 아울러 결합된 임의의 부정적인 결함들을 회피하거나 혹은 적어도 실질적으로 감소시킬 수 있다. 즉, 공정 복잡도를 과도하게 증가시킴이 없이, 리세스된 드레인 및 소스 구성이 얻어질 수 있으며, 아울러 감소된 게이트 높이가 동일한 식각 시퀀스 동안 얻어질 수 있다. 다른 한편으로, 드레인 및 소스 영역을 리세스시키는 동안에 게이트 높이가 감소되는 것은, 후속 실리사이드 공정의 공정 균일도 및 신뢰성을 향상시킬 수 있다. 결과적으로, 리세스된 드레인 및 소스 구성으로 인한, 감소된 임계전압 변동성 및 개선된 트랜지스터 성능과 함께 감소된 프린징 캐패시턴스가 달성될 수 있다.
본 명세서를 참조하면 해당 기술분야의 당업자에게 본 발명의 또 다른 수정예들 및 변형예들이 명백해질 것이다. 따라서, 앞선 설명들은, 단지 예시적인 것으로 간주되어야만 하며 그리고 여기에 개시된 원리들을 실행하는 통상적인 방법을 해당 기술분야의 당업자들에게 가르치기 위한 것이다. 여기에 개시되고 설명된 형태들은 현재 바람직한 실시예로 간주되어야 한다.

Claims (25)

  1. 반도체 디바이스의 제조 방법으로서,
    제 1 드레인 및 소스 영역들을 갖는 제 1 트랜지스터의 제 1 게이트 전극의 측벽들 상에 스페이서 구조를 형성하는 단계;
    제 2 게이트 전극을 갖는 제 2 트랜지스터의 제 2 드레인 및 소스 영역들에 반도체 합금을 형성하는 단계;
    상기 스페이서 구조에 대하여 선택적으로 적어도 상기 제 1 게이트 전극으로부터 물질을 제거하도록, 상기 제 1 및 제 2 드레인 및 소스 영역들과 상기 제 1 및 제 2 게이트 전극들을 식각 분위기(etch ambient)에 노출시키는 단계 -상기 반도체 합금은, 상기 제 1 트랜지스터의 제 1 드레인 및 소스 영역들과 제 1 게이트 전극 및 상기 제 2 트랜지스터의 제 2 드레인 및 소스 영역들과 제 2 게이트 전극을 상기 식각 분위기에 노출시킨 이후에 상기 제 2 트랜지스터의 제 2 드레인 및 소스 영역들의 타겟 높이 레벨을 결정하도록, 상기 제 2 드레인 및 소스 영역들을 상기 식각 분위기에 노출시키기 전에 초과 높이(excess height)를 갖게 형성되고, 상기 타겟 높이 레벨은 리세스되지 않은 드레인 및 소스 구조에 대응되며- ;
    상기 물질을 제거한 이후에 상기 제 1 트랜지스터의 제 1 드레인 및 소스 영역들과 제 1 게이트 전극에 금속 실리사이드를 형성하는 단계 -상기 금속 실리사이드의 탑(top) 표면은 게이트 절연층의 바닥 표면의 높이 레벨보다 낮은 높이 레벨에 위치하며- ; 그리고
    상기 제 1 트랜지스터의 제 1 드레인 및 소스 영역들과 제 1 게이트 전극 위에 스트레인 유발 층을 형성하는 단계
    를 포함하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  2. 제1항에 있어서,
    상기 드레인 및 소스 영역들과 상기 게이트 전극들을 상기 식각 분위기에 노출시키는 단계는,
    리세스된 드레인 및 소스 구조를 형성하도록 상기 드레인 및 소스 영역들의 물질을 제거하는 단계
    를 더 포함하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  3. 제1항에 있어서,
    상기 드레인 및 소스 영역들과 상기 게이트 전극들을 상기 식각 분위기에 노출시키는 단계는,
    플라즈마 분위기(plasma ambient)에 기초하여 상기 식각 분위기를 확립하는 단계
    를 더 포함하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  4. 제1항에 있어서,
    상기 드레인 및 소스 영역들과 상기 게이트 전극들을 상기 식각 분위기에 노출시키는 단계는,
    습식 화학 레시피(wet chemical recipe)에 기초하여 상기 식각 분위기를 확립하는 단계
    를 더 포함하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  5. 제4항에 있어서,
    상기 습식 화학 레시피는 TMAH(tetramethyl ammonium hydroxide)를 포함하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  6. 제5항에 있어서,
    서로 다른 식각 레시피를 이용하는 하나 이상의 추가 식각 공정을 수행하는 단계
    를 더 포함하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  7. 제1항에 있어서,
    상기 게이트 전극 및 상기 드레인 및 소스 영역들 위에 스트레인 유발 유전체층을 형성하는 단계
    를 더 포함하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  8. 제1항에 있어서,
    상기 금속 실리사이드는 상기 게이트 전극의 게이트 절연층까지 연장되지 않게 형성되는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  9. 반도체 디바이스의 제조 방법으로서,
    제 1 및 제 2 트랜지스터들의 드레인 및 소스 영역들을 형성하는 단계;
    상기 제 2 트랜지스터의 드레인 및 소스 영역들에 반도체 합금을 형성하는 단계;
    상기 제 1 트랜지스터의 제 1 게이트 전극과 상기 제 2 트랜지스터의 제 2 게이트 전극으로부터 물질을 제거하도록 제 1 식각 공정을 수행하는 단계;
    상기 제 1 및 제 2 트랜지스터들의 드레인 및 소스 영역들로부터 물질을 제거하도록 제 2 식각 공정을 수행하는 단계 -상기 제 1 및 제 2 식각 공정들 동안 상기 제 1 및 제 2 게이트 전극들의 측벽들은 스페이서 구조에 의해서 보호되며, 상기 제 1 및 제 2 식각 공정들 이후에 리세스되지 않은 드레인 및 소스 구조가 상기 제 2 트랜지스터에서 유지되도록 상기 반도체 합금의 초과 물질이 상기 제 2 트랜지스터의 드레인 및 소스 영역들에 제공되며- ; 그리고
    상기 스페이서 구조의 존재하에서, 상기 제 1 및 제 2 게이트 전극들과 드레인 및 소스 영역들에 금속 실리사이드를 형성하는 단계
    를 포함하며,
    상기 금속 실리사이드는 상기 제 1 및 제 2 게이트 전극들의 도핑된 실리콘 물질에서 종료(terminating)되며, 상기 제 1 트랜지스터의 드레인 및 소스 영역들에 형성된 금속 실리사이드의 탑 표면은 상기 제 1 트랜지스터의 게이트 절연층의 바닥 표면에 의해서 정의되는 높이 레벨보다 낮은 높이 레벨에 위치하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  10. 제9항에 있어서,
    상기 제 2 식각 공정은 플라즈마 분위기에 기초하여 수행되는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  11. 제9항에 있어서,
    상기 제 1 식각 공정을 수행하는 단계는 습식 화학 식각 공정을 수행하는 단계를 포함하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  12. 제11항에 있어서,
    상기 습식 화학 식각 공정은 TMAH에 기초하여 수행되는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  13. 제9항에 있어서,
    상기 제 1 트랜지스터 위에 제 1 스트레인 유발 유전체 층을 형성하고 그리고 상기 제 2 트랜지스터 위에 제 2 스트레인 유발 유전체 층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  14. 제9항에 있어서,
    상기 제 1 및 제 2 식각 공정들은 공통의 식각 공정을 포함하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  15. 제14항에 있어서,
    상기 제 1 식각 공정은 상기 제 2 트랜지스터의 드레인 및 소스 영역들의 물질을 제거하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
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