KR101264113B1 - 변형된 채널을 갖는 ｃｍｏｓ 소자 및 이의 제조방법 - Google Patents

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Abstract

변형된 채널을 갖는 CMOS 소자 및 이의 제조방법을 제공한다. 상기 제조방법은 기판 내에 소자분리영역들을 형성하여 NMOS 활성영역 및 PMOS 활성영역을 정의하는 것을 포함한다. 상기 NMOS 활성영역 및 상기 PMOS 활성영역 상에 NMOS 게이트 전극 및 PMOS 게이트 전극을 각각 형성한다. 상기 PMOS 게이트 전극의 양측에 노출된 PMOS 활성영역을 식각하여 한 쌍의 소오스/드레인 트렌치들을 형성한다. 상기 소오스/드레인 트렌치들 내에 한 쌍의 하부 실리콘-게르마늄 에피층들을 형성한다. 상기 NMOS 게이트 전극을 마스크로 하여 상기 NMOS 활성영역 내에 n형 불순물을 주입한다. 상기 NMOS 게이트 전극, 상기 PMOS 게이트 전극, 상기 불순물이 주입된 NMOS 활성영역 및 상기 하부 실리콘-게르마늄 에피층들 상에 제1 응력 절연막를 적층한다. 상기 제1 응력 절연막이 상기 하부 실리콘-게르마늄 에피층 상에 적층된 기판을 활성화 어닐링한다. 상기 활성화 어닐링된 기판으로부터 상기 제1 응력 절연막을 제거한다.

Description

변형된 채널을 갖는 ＣＭＯＳ 소자 및 이의 제조방법{CMOS device having strained channel and method of fabricating the same}
본 발명은 CMOS 소자 및 그의 제조방법에 관한 것으로, 더 구체적으로는 변형된 채널(strained channel)을 갖는 CMOS 소자 및 이의 제조방법에 관한 것이다.
MOS(Metal oxide semiconductor) 트랜지스터는 전자 산업에서 널리 사용되고 있는 소자로서, MOS 트랜지스터의 전하 이동도(carrier mobility)는 출력 전류(output current) 및 스위칭 성능(switching performance)에 직접적으로 영향을 미치는 매우 중요한 파라미터이다.
MOS 트랜지스터의 전하 이동도를 향상시키기 위해 MOS 트랜지스터의 채널을 변형(strain)시키는 기술이 연구되고 있다. 일반적으로, 인장 변형된(tensile strained) 채널에서는 전자 이동도가 향상되고, 압축 변형된(compressive strained) 채널에서는 정공 이동도가 향상된다. 이와는 반대로, 인장 변형된 채널에서는 정공 이동도가 감소되고, 압축 변형된 채널에서는 전자 이동도가 감소된다.
NMOS 트랜지스터의 전자 이동도를 향상시키기 위해 NMOS 트랜지스터 상에 인장 응력막(tensile stress liner)을 형성하고, PMOS 트랜지스터의 정공 이동도를 향상시키기 위해 PMOS 트랜지스터 상에 압축 응력막(compressive stress liner)을 형성할 수 있다. 하지만, 인장 응력막이 PMOS 트랜지스터 상에도 위치하는 경우 PMOS 트랜지스터의 정공 이동도를 감소시킬 수 있고, 압축 응력막이 NMOS 트랜지스터 상에도 위치하는 경우 NMOS 트랜지스터의 전자 이동도를 감소시킬 수 있으므로, 인장 응력막은 NMOS 트랜지스터 상에 선택적으로 위치하고, 압축 응력막은 PMOS 트랜지스터 상에 선택적으로 위치하여야 할 필요가 있다. 따라서, 하나의 기판 상에 NMOS 트랜지스터와 PMOS 트랜지스터를 모두 구비하는 CMOS 소자를 제조하기 위해서는, 인장 응력막을 적층한 후 패터닝하고, 압축 응력막을 적층한 후 패터닝하는 등 여러 공정 단계들이 필요하므로 공정이 복잡해질 수 있다.
이와 더불어서, 단순히 응력막을 형성하는 것은 채널 영역에 충분한 응력을 인가할 수 없어 전하 이동도를 향상시키는데 한계가 있을 수 있다.
본 발명이 이루고자 하는 기술적 과제는 응력막을 패터닝하지 않으면서도 NMOS 트랜지스터와 PMOS 트랜지스터에 각각 적절한 인장응력 및 압축응력을 인가할 수 있는 CMOS 소자 및 이의 제조방법을 제공함에 있다.
상기 기술적 과제를 이루기 위하여 본 발명의 일 실시예는 CMOS 소자의 제조방법을 제공한다. 먼저, 기판 내에 소자분리영역들을 형성하여 NMOS 활성영역 및 PMOS 활성영역을 정의한다. 상기 NMOS 활성영역 및 상기 PMOS 활성영역 상에 NMOS 게이트 전극 및 PMOS 게이트 전극을 각각 형성한다. 상기 PMOS 게이트 전극의 양측에 노출된 PMOS 활성영역을 식각하여 한 쌍의 소오스/드레인 트렌치들을 형성한다. 상기 소오스/드레인 트렌치들 내에 한 쌍의 하부 실리콘-게르마늄 에피층들을 형성한다. 상기 NMOS 게이트 전극을 마스크로 하여 상기 NMOS 활성영역 내에 n형 불순물을 주입한다. 상기 NMOS 게이트 전극, 상기 PMOS 게이트 전극, 상기 불순물이 주입된 NMOS 활성영역 및 상기 하부 실리콘-게르마늄 에피층들 상에 제1 응력 절연막를 적층한다. 상기 하부 실리콘-게르마늄 에피층들 상에 상기 제1 응력 절연막이 적층된 기판을 활성화 어닐링한다. 상기 활성화 어닐링된 기판으로부터 상기 제1 응력 절연막을 제거한다.
상기 하부 실리콘-게르마늄 에피층들은 상기 PMOS 활성영역의 상부면에 비해 높은 상부면들을 가질 수 있다.
상기 제1 응력 절연막을 적층하기 전에, 상기 하부 실리콘-게르마늄 에피층들 상에 확산 저지 에피층들을 형성할 수 있다.
상기 기술적 과제를 이루기 위하여 본 발명의 다른 실시예는 CMOS 소자를 제공한다. 상기 CMOS 소자는 기판 내에 형성된 소자분리영역들에 의해 정의된 NMOS 활성영역 및 PMOS 활성영역을 구비한다. 상기 NMOS 활성영역 및 상기 PMOS 활성영역 상에 NMOS 게이트 전극 및 PMOS 게이트 전극이 각각 위치한다. 상기 NMOS 게이트 전극 양측의 NMOS 활성영역은 리세스되어 있다. 상기 PMOS 게이트 전극 양측의 PMOS 활성영역 내에 한 쌍의 실리콘-게르마늄 에피층들이 위치한다. 인장 응력을 갖는 응력 절연막이 상기 NMOS 게이트 전극, 상기 리세스된 NMOS 활성영역, 상기 PMOS 게이트 전극 및 상기 실리콘-게르마늄 에피층들을 덮는다.
상술한 바와 같이 본 발명에 따르면, PMOS 활성영역 내에 한 쌍의 실리콘-게르마늄 에피층들을 형성함으로써, p 채널 영역을 압축 변형시킬 수 있다. 또한, NMOS 활성영역 내에 n형 불순물을 주입하고 응력 절연막을 적층한 후 활성화 어닐링함으로써, 상기 불순물을 활성화시킴과 동시에 n 채널 영역을 인장 변형시킬 수 있다. 이 때, 상기 실리콘-게르마늄 에피층들을 상기 PMOS 활성영역의 표면에 비해 높은 상부면들을 갖도록 성장시킴으로써, 상기 응력 절연막을 기판 전체에 형성한 상태에서 활성화 어닐링을 수행하더라도 p 채널 영역의 압축 변형이 느슨해지지 않을 수 있다. 나아가, 상기 실리콘-게르마늄 에피층들 상에 확산 저지 에피층을 형성하여 상기 활성화 어닐링 시의 보론의 외방확산을 억제할 수 있다. 결론적으로, PMOS 소자를 열화시키지 않으면서도 NMOS 소자의 전자 이동도를 효과적으로 증대시킬 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 1a 내지 도 1i는 본 발명의 일 실시예에 따른 CMOS 소자의 제조방법을 나타낸 단면도들이다.
도 1a를 참조하면, NMOS 영역 및 PMOS 영역을 구비하는 기판(100)을 제공한다. 상기 기판(100)은 반도체 기판으로서 실리콘 결정 기판(silicon crystal substrate)일 수 있다. 상기 NMOS 영역 내에 p형 불순물을 주입하여 P 웰(101)을 형성하고, 상기 PMOS 영역 내에 n형 불순물을 주입하여 N 웰(102)을 형성한다.
상기 웰들(101, 102)이 형성된 기판(100) 내에 소자분리구조(110)를 형성하여 상기 NMOS 영역 및 상기 PMOS 영역 내에 NMOS 활성영역 및 PMOS 활성영역을 각각 한정한다. 상기 소자분리구조(110)는 상기 기판(100) 내에 소자분리 트렌치(100a)를 형성한 후, 상기 소자분리 트렌치(100a) 내에 산화막 라이너(111) 및 질화막 라이너(112)를 차례로 적층하고, 상기 라이너들(111, 112)이 적층된 소자분리 트렌치(100a) 내에 소자분리막(114)을 채운 후, 상기 소자분리막(114) 및 상기 라이너들(111, 112)을 평탄화 식각함으로써 형성할 수 있다.
상기 기판(100) 상에 게이트 절연막(123), 게이트 도전막 및 캡핑층(capping layer;127)을 차례로 적층하고, 상기 캡핑층(127), 상기 게이트 도전막 및 상기 게이트 절연막(123)을 차례로 식각할 수 있다. 그 결과, 상기 NMOS 활성영역 상에 상기 게이트 절연막(123), NMOS 게이트 전극(125) 및 상기 캡핑층(127)이 차례로 적층된 NMOS 게이트 구조체가 형성되고, 상기 PMOS 활성영역 상에 상기 게이트 절연막(123), PMOS 게이트 전극(126) 및 상기 캡핑층(127)이 차례로 적층된 PMOS 게 이트 구조체가 형성될 수 있다. 상기 게이트 절연막(123)은 실리콘 산화막(SiO2), 하프늄 산화막(HfO2) 또는 탄탈륨 산화막(Ta2O5)일 수 있다. 상기 게이트 도전막은 폴리 실리콘막일 수 있다. 상기 캡핑층(127)은 실리콘 질화막일 수 있으며, 300Å 내지 500Å의 두께로 형성할 수 있다.
상기 PMOS 영역을 덮는 제1 포토레지스트 패턴(미도시)을 형성하고, 상기 제1 포토레지스트 패턴 및 상기 NMOS 게이트 전극(125)을 마스크로 하여 상기 NMOS 활성영역 내에 n형 불순물을 주입한다. 그 결과, 상기 NMOS 게이트 전극(125)의 주변에 노출된 NMOS 활성영역 내에 한 쌍의 n 형 소오스/드레인 익스텐션들(n type source/drain extensions; ne)이 형성된다. 상기 n 형 소오스/드레인 익스텐션들(ne) 사이의 영역은 n 채널 영역으로 정의될 수 있다. 상기 n형 불순물은 인(phosphorus; P), 비소(arsenic; As) 또는 안티몬(antimony; Sb)일 수 있다. 상기 n형 불순물이 주입될 때, 상기 n 형 소오스/드레인 익스텐션들(ne)은 비정질화될 수 있다(amorphized). 상기 비정질화를 향상시키기 위해 상기 n형 불순물들과 더불어 중성 불순물들 예를 들어, 질소(nitrogen; N), 불소(fluorine; F), 아르곤(argon; Ar), 실리콘(silicon; Si), 게르마늄(germanium; Ge) 또는 크세논(xenon; Xe)을 함께 주입할 수 있다.
상기 제1 포토레지스트 패턴(미도시)을 제거하고, 상기 NMOS 영역을 덮는 제2 포토레지스트 패턴(미도시)을 형성한다. 상기 제2 포토레지스트 패턴 및 상기 PMOS 게이트 전극(126)을 마스크로 하여 상기 PMOS 활성영역 내에 p형 불순물을 주 입한다. 그 결과, 상기 PMOS 게이트 전극(126)의 주변에 노출된 PMOS 활성영역 내에 한 쌍의 p 형 소오스/드레인 익스텐션들(p type source/drain extensions; pe)이 형성될 수 있다. 상기 p 형 소오스/드레인 익스텐션들(pe) 사이의 영역은 p 채널 영역으로 정의될 수 있다. 상기 p형 불순물은 보론(boron; B)일 수 있다. 보론은 n형 불순물에 비해 질량수(mass number)가 작아서, 상기 p 형 소오스/드레인 익스텐션들(pe)은 거의 비정질화되지 않을 수 있다.
도 1b를 참조하면, 상기 게이트 전극들(125, 126)을 포함한 게이트 구조체들의 측벽들 상에 스페이서들을 형성할 수 있다. 상기 스페이서들은 L 형인 제1 스페이서(132)와 상기 제1 스페이서(132) 상에 적층된 제2 스페이서(134)를 구비할 수 있다. 구체적으로, 상기 게이트 구조체들 상에 제1 스페이서 절연막 및 제2 스페이서 절연막을 차례로 적층하고, 상기 제2 스페이서 절연막을 이방성 식각(anisotropic etch)하여 상기 제2 스페이서(134)를 형성한 후, 상기 제2 스페이서(134)를 마스크로 하여 상기 제1 스페이서 절연막을 식각하여 상기 제1 스페이서(132)를 형성할 수 있다. 상기 제1 스페이서(132)는 실리콘 산화막일 수 있으며, 상기 제2 스페이서(134)는 실리콘 질화막(SiNx) 또는 실리콘 산화질화막(SiON)일 수 있다.
도 1c를 참조하면, NMOS 영역 상에 PMOS 영역을 노출시키는 하드 마스크막(140)을 형성한다. 상기 하드 마스크막(140)은 실리콘 산화막 또는 실리콘 질화막일 수 있으며, 100 Å 내지 150 Å의 두께로 형성할 수 있다.
상기 하드 마스크막(140), 상기 PMOS 게이트 전극(126) 및 상기 PMOS 게이트 전극(126)의 측벽 상에 형성된 스페이서들(132, 134)을 마스크로 하여 상기 PMOS 활성영역을 식각한다. 그 결과, 상기 PMOS 활성영역 내에 한 쌍의 소오스/드레인 트렌치들(T_SD)이 형성된다. 이 때, 상기 PMOS 게이트 전극(126) 상에 형성된 캡핑층(127)은 상기 PMOS 게이트 전극(126)이 손상되는 것을 방지할 수 있다. 상기 소오스/드레인 트렌치들(T_SD)의 깊이는 300 Å 내지 1200 Å일 수 있다.
상기 소오스/드레인 트렌치들(T_SD)을 형성하는 것은 이방성 식각법을 사용하여 수행할 수 있다. 이 경우, 상기 소오스/드레인 트렌치들(T_SD)의 측벽은 대략적으로 수직한 프로파일을 가질 수 있다.
그 후, 상기 하드 마스크막(140), 상기 PMOS 게이트 전극(126) 및 상기 PMOS 게이트 전극(126)의 측벽 상에 형성된 스페이서들(132, 134)을 마스크로 하여 상기 소오스/드레인 트렌치들(T_SD)의 바닥에 노출된 PMOS 활성영역 내에 p 도전형 불순물을 주입한다. 그 결과, 상기 소오스/드레인 트렌치들(T_SD)의 측벽 및 바닥을 감싸는 한 쌍의 p 형 소오스/드레인 확산 영역들(p type source/drain diffusion regions; psd)을 형성할 수 있다. 상기 p형 불순물은 보론(B)일 수 있다. 보론은 n형 불순물에 비해 질량수가 작아서, 상기 p 형 소오스/드레인 확산영역들(psd)은 거의 비정질화되지 않을 수 있다.
도 1d를 참조하면, 상기 소오스/드레인 트렌치들(T_SD) 내에 한 쌍의 하부 실리콘-게르마늄 에피층들(lower silicon-germanium epitaxial layer; 151)을 각각 형성한다. 그 결과, p 채널 영역의 양측에 하부 실리콘-게르마늄 에피층들(151)이 형성될 수 있다. 상기 하부 실리콘-게르마늄 에피층들(151)은 상기 기판을 구성하 는 실리콘의 결정 격자에 비해 큰 결정 격자를 가지므로, 그 내부에 인장 응력(PST)을 가질 수 있다. 상기 하부 실리콘-게르마늄 에피층들(151)의 인장 응력(PST)에 의해, 상기 p 채널 영역은 압축 변형(compressive strain; PCSc)될 수 있다. 상기 압축 변형된 p 채널 영역은 정공 이동도를 증가시킬 수 있다.
상기 하부 실리콘-게르마늄 에피층(151)은 그의 상부면이 상기 PMOS 게이트 전극(126) 하부의 PMOS 활성영역의 상부면과 같거나 이보다 높은 레벨을 갖도록 성장될 수 있다. 나아가, 상기 하부 실리콘-게르마늄 에피층(151)은 그의 상부면이 상기 게이트 절연막(123)의 상부면과 같거나 이보다 높은 레벨을 갖도록 성장될 수 있다. 일 예로서, 상기 하부 실리콘-게르마늄 에피층(151)은 그의 상부면이 상기 게이트 절연막(123)의 상부면에 비해 50Å 내지 100Å 정도 높은 레벨을 갖도록 성장될 수 있다.
상기 하부 실리콘-게르마늄 에피층(151) 내에 보론을 도우핑할 수 있다. 구체적으로, 상기 하부 실리콘-게르마늄 에피층(151)을 형성할 때 보론을 인-시츄(in-situ)로 도우핑하거나, 상기 하부 실리콘-게르마늄 에피층(151) 을 형성한 후 보론을 엑스-시츄(ex-situ)로 도우핑할 수 있다. 그 결과, 상기 하부 실리콘-게르마늄 에피층들(151)은 p형 소오스/드레인들로서의 역할을 할 수 있다.
한편, 상기 p 형 소오스/드레인 확산 영역들(p type source/drain diffusion regions; psd)은 상기 하부 실리콘-게르마늄 에피층들(151)의 하부 및 측부를 둘러싸서 상기 하부 실리콘-게르마늄 에피층들(151)과 그의 하부의 N 웰(102)의 직접적 인 접촉을 막으므로, 이에 의해 발생될 수 있는 누설 전류를 억제할 수 있다.
상기 하부 실리콘-게르마늄 에피층(151) 상에 확산 저지 에피층(153)을 형성한다. 상기 확산 저지 에피층(153)은 실리콘 에피층(153_1) 및 상부 실리콘-게르마늄 에피층(153_2)을 구비할 수 있다. 상기 상부 실리콘-게르마늄 에피층(153_2)의 게르마늄 농도는 상기 하부 실리콘-게르마늄 에피층(151)에 비해 높다. 상기 실리콘 에피층(153_1)은 30Å 내지 300Å의 두께를 갖도록 형성할 수 있다. 상기 상부 실리콘-게르마늄 에피층(153_2)은 100Å 내지 500Å의 두께를 갖도록 형성할 수 있다. 상기 에피층들(151, 153)은 동일한 에피 성장 설비 내에서 연속적으로 형성될 수 있다.
상기 에피층들(151, 153)의 높이에 따른 게르마늄 함유량 변화의 일 예는 도 2에 도시된 바와 같이, 상기 하부 및 상부 실리콘-게르마늄 에피층들(151, 153_2) 내에서 게르마늄 함유량이 일정할 수 있다. 또한, 상기 상부 실리콘-게르마늄 에피층(153_2) 내의 게르마늄 함유량이 상기 하부 실리콘-게르마늄 에피층(151)에 비해 높을 수 있다. 상기 실리콘 에피층(153_1) 내에서의 게르마늄 함유량은 상기 하부 실리콘-게르마늄 에피층(151)에 비해 낮을 수 있다. 바람직하게는 상기 실리콘 에피층(153_1) 내에서의 게르마늄 함유량은 0일 수 있다. 다. 구체적으로, 상기 하부 실리콘-게르마늄 에피층(151) 내의 게르마늄 함유량은 10 at% 내지 30 at%일 수 있으며, 상기 상부 실리콘-게르마늄 에피층(153_2) 내의 게르마늄 함유량은 상기 하부 실리콘-게르마늄 에피층(151)의 게르마늄 함유량에 비해 높을 것을 전제로 20 at% 내지 40 at%일 수 있다.
상기 에피층들(151, 153)의 높이에 따른 게르마늄 함유량 변화의 다른 일 예는 도 3에 도시된 바와 같이, 상기 하부 실리콘-게르마늄 에피층(151)의 상부부분은 하부부분에 비해 게르마늄의 함유량이 높을 수 있다. 일 예로서, 상기 하부 실리콘-게르마늄 에피층(151) 내의 게르마늄 함유량은 상기 하부 실리콘-게르마늄 에피층(151)의 높이 증가에 따라 증가할 수 있다. 구체적으로, 상기 하부 실리콘-게르마늄 에피층(151) 내의 게르마늄 함유량은 상기 하부 실리콘-게르마늄 에피층(151)의 높이 증가에 따라 10 at%에서 30 at%에 이르기까지 지속적으로 증가될 수 있다.
상기 에피층들(151, 153)은 선택적 에피 성장법(selective epi growing)을 사용하여 형성할 수 있으며, 구체적으로 DCS(Dichlorosilane) 또는 SiH4, HCl, GeH4 및 H2의 혼합가스의 비율을 조절하면서, 500 내지 900 ℃의 온도, 0.01 내지 100 Torr의 압력에서 형성할 수 있다.
도 1e를 참조하면, 상기 하드 마스크막(도 1d의 140)을 제거한 후, 상기 캡핑층들(127)도 제거하여 게이트 전극들(125, 126)을 노출시킨다. 상기 캡핑층들(127)과 상기 제2 스페이서(134)가 실리콘 질화막인 경우, 상기 캡핑층(127)을 제거함과 동시에 상기 제2 스페이서(134)의 높이도 낮아질 수 있다.
이어서, 상기 PMOS 영역 상에 상기 NMOS 영역을 노출시키는 제3 포토레지스트 패턴(200)을 형성할 수 있다. 상기 제3 포토레지스트 패턴(200), 상기 NMOS 게이트 전극(125) 및 상기 NMOS 게이트 전극(125)의 측벽에 위치하는 스페이서 들(132, 134)을 마스크로 하여 상기 NMOS 활성영역 내에 n형 불순물을 주입한다. 그 결과, 상기 스페이서들(132, 134)의 주변에 노출된 NMOS 활성영역 내에 한 쌍의 n형 소오스/드레인 확산영역들(n type source/drain diffusion regions; nsd)이 형성된다. 이와 동시에, 상기 NMOS 게이트 전극(125) 내에도 상기 n형 불순물이 주입될 수 있다.
상기 n형 불순물은 인(P), 비소(As) 또는 안티몬(Sb)일 수 있다. 상기 n형 불순물이 주입될 때, 상기 n 형 소오스/드레인 확산영역들(nsd)은 및 상기 NMOS 게이트 전극(125)은 비정질화될 수 있다. 상기 비정질화를 향상시키기 위해 상기 n형 불순물들과 더불어 중성 불순물들 예를 들어, 질소(N), 불소(F), 아르곤(Ar), 실리콘(Si), 게르마늄(Ge) 또는 크세논(Xe)을 함께 주입할 수 있다.
도 1f를 참조하면, 상기 제3 포토레지스트 패턴(200)을 제거한 후, 상기 기판 상에 제1 응력 절연막(stress insulating layer; 160)을 적층한다. 상기 제1 응력 절연막(160)은 상기 게이트 전극들(125, 126) 및 상기 게이트 전극들(125, 126) 주변의 활성영역들을 덮는다. 상기 제1 응력 절연막(160)을 적층하기 전에 상기 기판 상에 상기 제1 응력 절연막(160)에 대해 식각 선택비를 갖는 식각 저지막(163)을 형성할 수 있다. 상기 제1 응력 절연막(160)은 실리콘 질화막일 수 있고, PECVD, RTCVD 또는 LPCVD를 사용하여 형성할 수 있다. 상기 식각 저지막(163)은 실리콘 산화막일 수 있으며, 50Å 내지 100Å의 비교적 얇은 두께로 형성할 수 있다.
상기 제1 응력 절연막(160)이 적층된 기판을 활성화 어닐링(activation anneal)한다. 이 때, NMOS 활성영역 내에 주입된 n형 불순물들 및 PMOS 활성영역 내에 주입된 p형 불순물들이 활성화되며, 불순물 주입공정에 의해 생성된 손상들이 치유될 수 있다. 이와 더불어, 질량수가 비교적 큰 n형 불순물들이 주입되어 비정질화된 상기 n형 소오스/드레인 익스텐션들(ne), 상기 n형 소오스/드레인 활성영역들(nsd) 및 상기 NMOS 게이트 전극(125)은 재결정화될 수 있다.
한편, 상기 활성화 어닐링 과정에서 상기 제1 응력 절연막(160) 내에 인장 응력(NST1)이 유발될 수 있다. 구체적으로, 상기 제1 응력 절연막(160)이 실리콘 질화막인 경우, 상기 활성화 어닐링 과정에서 상기 제1 응력 절연막(160) 내의 수소 농도가 감소함에 따라 상기 제1 응력 절연막(160) 내에 인장 응력(NST1)이 유발될 수 있다. 상기 제1 응력 절연막(160) 내에 유발된 인장 응력(NST1)은 상기 n형 소오스/드레인 익스텐션들(ne), 상기 n형 소오스/드레인 활성영역들(nsd) 및 상기 NMOS 게이트 전극(125)이 재결정화될 때, 상기 n형 소오스/드레인 익스텐션들(ne), 상기 n형 소오스/드레인 활성영역들(nsd) 및 상기 NMOS 게이트 전극(125) 내에 압축 응력들(NSc1)을 유발한다. 상기 압축 응력들(NSc1)에 의해, 상기 n 채널 영역은 인장 변형(tensile strain; NCST1)될 수 있다. 상기 인장 변형된 n 채널 영역은 전자 이동도를 증가시킬 수 있다.
한편, 질량수가 작은 p형 불순물들이 주입되어 거의 비정질화되지 않은 p형 소오스/드레인 익스텐션들(pe) 및 p형 소오스/드레인 활성영역들(psd)은 재결정화 정도가 낮을 뿐 아니라, 상기 에피층들(151, 153)로 인해 상기 제1 응력 절연막(160)과의 거리는 비교적 멀다. 따라서, 상기 제1 응력 절연막(160) 내에 유발된 인장 응력(NST1)은 상기 p형 소오스/드레인 익스텐선들(pe) 및 상기 p형 소오스/드레인 활성영역들(psd)에 거의 영향을 미치지 않을 수 있다. 따라서, 상기 p 채널 영역의 압축 변형이 느슨해지지 않을 수 있다.
또한, 상기 활성화 어닐링 과정에서 상기 p형 소오스/드레인 익스텐선들(pe), 상기 p형 소오스/드레인 활성영역들(psd) 및 상기 하부 실리콘-게르마늄 에피층(151) 내에 도핑된 p형 불순물들은 상기 확산 저지 에피층(153)에 의해 외방확산(out-diffusion)이 억제될 수 있다. 부연하면, 상기 제1 응력 절연막(160) 또는 그 하부의 식각 저지막(163)은 p형 불순물을 흡수하는 경향이 있는데, 상기 확산 저지 에피층(153)이 상기 제1 응력 절연막(160) 또는 그 하부의 식각 저지막(163)과 p형 불순물이 도핑된 영역 사이의 직접적인 접촉을 막아 p형 불순물의 외방확산을 억제할 수 있다. 특히, 상기 상부 실리콘-게르마늄 에피층(153_2)의 높은 게르마늄 농도는 p형 불순물의 외방확산을 효과적으로 차단할 수 있다. 따라서, p형 불순물의 외방확산으로 인한 PMOS 소자의 열화를 억제할 수 있다.
이와 같이, 상기 제1 응력 절연막(160)을 NMOS 영역 및 PMOS 영역 전체에 형성한 상태에서 활성화 어닐링을 수행하더라도, p 채널 영역의 압축 변형이 느슨해지지 않을 수 있고 또한 보론의 외방확산을 억제할 수 있다. 결론적으로, PMOS 소자를 열화시키지 않으면서도 NMOS 소자의 전자 이동도를 효과적으로 증대시킬 수 있다.
상기 활성화 어닐링은 950 ℃ 내지 1100 ℃에서 수행할 수 있으며, 스파이크 어닐링(spike annealing), 레이저 어닐링(laser annealing) 또는 섬광 어닐링(flash annealing)을 사용하여 수행할 수 있다.
도 1g를 참조하면, 상기 식각 저지막(도 1f의 163)을 식각 종료점으로 하여 상기 제1 응력 절연막(도 1f의 160)을 식각한 후, 상기 식각 저지막(도 1f의 163)을 식각한다.
그 후, 상기 실리콘 에피층(153_1)이 노출될 때까지 상기 상부 실리콘-게르마늄 에피층(도 1f의 153_2)을 식각한다. 상기 상부 실리콘-게르마늄 에피층(153_2)을 식각하는 것은 습식식각법을 사용하여 수행할 수 있다.
이어서, 상기 기판(100) 상에 고융점 금속 도전막(170)을 적층한다. 상기 고융점 금속 도전막(170)을 적층하기 전에 상기 기판(100)을 세정하여야 하는데, 상기 상부 실리콘-게르마늄 에피층(153_2)은 기판 세정용액인 SC-1과 HF의 혼합용액에 의해 쉽게 식각되므로, 상기 상부 실리콘-게르마늄 에피층(153_2)을 제거하기 위한 별도의 공정을 추가하지 않고 상기 기판 세정 단계에서 제거할 수 있다. 상기 고융점 금속 도전막(170)은 코발트(Co)막 또는 니켈(Ni)막일 수 있다.
도 1h를 참조하면, 상기 고융점 금속 도전막(도 1g의 170)을 적층한 상태에서 상기 기판을 실리시데이션 열처리(silicidation anneal)한다. 그 결과, 상기 NMOS 게이트 전극(125)의 상부영역, 상기 n형 소오스/드레인 확산영역(nsd)의 상부영역, 상기 PMOS 게이트 전극(126)의 상부영역 및 상기 실리콘 에피층(153_2) 내에 실리사이드층들(181, 183, 185, 187)이 형성될 수 있다. 상기 실리콘 에피층(153_2) 내에 형성된 실리사이드층(185)은 상기 실리콘 에피층(153_2)을 모두 소모하여, 상기 하부 실리콘-게르마늄 에피층(151) 상에 접할 수 있다.
상기 실리시데이션 열처리는 350℃ 내지 550℃의 온도에서 수행할 수 있다.
그 후, 미반응한 고융점 금속 도전막(도 1g의 170)을 제거한 후, 제2 응력 절연막(191)을 적층한다. 상기 제2 응력 절연막은 적층시(as depo)에 인장 응력(NST2)을 갖는 절연막으로서, 실리콘 질화막일 수 있고 RTCVD 또는 LPCVD를 사용하여 500℃ 이상의 온도에서 형성할 수 있다. 상기 제2 응력 절연막(191) 내의 인장 응력(NST2)은 상기 n형 소오스/드레인 확산영역들(nsd)의 압축 응력(도 1f의 NSC1)을 강화하여 상기 n형 소오스/드레인 확산영역들(nsd) 내에 더 큰 압축 응력(NSC2)을 유발시킨다. 상기 더 큰 압축 응력(NSc2)은 상기 n 채널 영역의 인장 변형(도 1f의 NCST1)을 강화하여 상기 n 채널 영역을 더 크게 인장 변형(NCST2)시킨다. 따라서, n 채널 영역 내의 전자 이동도는 더욱 증가될 수 있다.
한편, 상기 p형 소오스/드레인 익스텐선들(pe)과 상기 제2 응력 절연막(191) 사이의 거리는 상기 PMOS 활성영역에 비해 높은 레벨을 갖는 상기 하부 실리콘-게르마늄층(151) 및 상기 실리사이드층(185)로 인해 비교적 멀다. 따라서, 상기 제2 응력 절연막(191)의 인장 응력(NST2)은 상기 p형 소오스/드레인 익스텐선들(pe)에 거의 미치지 않을 수 있다. 따라서, 상기 p 채널 영역의 압축 변형에 영향을 미치 지 않을 수 있어, 상기 p 채널 영역의 압축 변형이 느슨해지지 않을 수 있다.
도 1i를 참조하면, 상기 제2 응력 절연막(191) 상에 층간 절연막(193)을 형성한다. 상기 층간 절연막(193) 및 상기 제2 응력 절연막(191)을 식각하여 상기 층간 절연막(193) 및 상기 제2 응력 절연막(191) 내에 콘택홀들(193a)을 형성한다. 이 때, 상기 제2 응력 절연막(191)은 식각 저지막으로서의 역할을 할 수 있다. 상기 콘택홀들(193a) 내에 콘택 플러그(195)들을 형성할 수 있다.
도 4a 내지 도 4b는 본 발명의 다른 실시예에 따른 CMOS 소자의 제조방법을 나타낸 단면도들이다. 본 실시예에 따른 CMOS 소자의 제조방법은 후술하는 것을 제외하고는 도 1a 내지 도 1i를 참조하여 설명한 제조방법과 유사하다.
도 4a를 참조하면, 한 쌍의 소오스/드레인 트렌치들(T_SD)을 형성하는 것은 등방성 식각법을 사용하여 수행할 수 있다. 이 경우, 상기 소오스/드레인 트렌치들(T_SD)은 상기 PMOS 게이트 전극(126)의 하부 방향으로 돌출될 수 있다.
도 4b를 참조하면, 소오스/드레인 트렌치들(T_SD) 내에 형성된 한 쌍의 하부 실리콘-게르마늄 에피층들(151)이 갖는 인장 응력(PST)에 의해, p 채널 영역은 압축 변형(PCSc)될 수 있는데, 상기 하부 실리콘-게르마늄 에피층들(151)이 상기 PMOS 게이트 전극(126)의 하부로 돌출되므로 p 채널 영역을 더욱 효율적으로 압축 변형(PCSc)시킬 수 있다. 그 결과, 상기 p 채널 영역의 정공 이동도는 더욱 증가될 수 있다.
도 5a 내지 도 5f는 본 발명의 다른 실시예에 따른 CMOS 소자의 제조방법을 나타낸 단면도들이다. 본 실시예에 따른 CMOS 소자의 제조방법은 후술하는 것을 제외하고는 도 1a 내지 도 1i를 참조하여 설명한 제조방법과 유사하다.
도 5a를 참조하면, 도 1c를 참조하여 설명한 결과물의 소오스/드레인 트렌치들(T_SD) 내에 한 쌍의 실리콘-게르마늄 에피층들(151)을 형성한다. 상기 실리콘-게르마늄 에피층들(151)이 갖는 인장 응력(PST)에 의해, p 채널 영역은 압축 변형(PCSc)될 수 있다. 상기 압축 변형된 p 채널 영역은 정공 이동도를 증가시킬 수 있다. 상기 실리콘-게르마늄 에피층들(151)의 형태는 도시된 바에 한정되지 않고, 도 4b에 도시된 것처럼 PMOS 게이트 전극(126)의 하부로 돌출될 수 있다.
상기 실리콘-게르마늄 에피층들(151)은 그의 상부면들이 상기 PMOS 게이트 전극(126) 하부의 PMOS 활성영역의 표면과 같거나 이보다 높은 레벨을 갖도록 성장될 수 있다. 나아가, 상기 실리콘-게르마늄 에피층들(151)은 그의 상부면들이 상기 게이트 절연막(123)의 상부면과 같거나 이보다 높은 레벨을 갖도록 성장될 수 있다. 일 예로서, 상기 실리콘-게르마늄 에피층들(151)은 그의 상부면이 상기 게이트 절연막(123)의 상부면에 비해 50Å 내지 100Å 정도 높은 레벨을 갖도록 형성할 수 있다.
상기 실리콘-게르마늄 에피층들(151) 내에 보론을 도우핑할 수 있다. 그 결과, 상기 실리콘-게르마늄 에피층들(151)은 p형 소오스/드레인들로서의 역할을 할 수 있다.
상기 실리콘-게르마늄 에피층들(151) 상에 확산 저지 에피층들을 형성한다. 상기 확산 저지 에피층들은 실리콘 에피층들(154)일 수 있다. 상기 실리콘 에피층(154)은 130Å 내지 800Å의 두께를 갖도록 형성할 수 있다. 상기 에피층들(151, 154)은 동일한 에피 성장 설비 내에서 연속적으로 형성될 수 있다.
상기 에피층들(151, 154)의 높이에 따른 게르마늄 함유량 변화의 일 예는 도 6에 도시된 바와 같이, 상기 실리콘-게르마늄 에피층(151) 내에서의 게르마늄 함유량은 일정하고, 상기 실리콘 에피층(154) 내에서의 게르마늄 함유량은 상기 실리콘-게르마늄 에피층(151)에 비해 낮고 바람직하게는 게르마늄 함유량이 0일 수 있다. 구체적으로, 상기 실리콘-게르마늄 에피층(151) 내의 게르마늄 함유량은 10 at% 내지 30 at%일 수 있다.
이와는 달리, 상기 실리콘-게르마늄 에피층(151) 내에서의 게르마늄 함유량은 도 3에 도시된 바와 같이 상부부분이 하부부분에 비해 높을 수 있다.
도 5b를 참조하면, 하드 마스크막(도 4c의 140)을 제거한 후, 상기 캡핑층들(127)도 제거하여 게이트 전극들(125, 126)을 노출시킨다.
이어서, 상기 PMOS 영역 상에 상기 NMOS 영역을 노출시키는 제3 포토레지스트 패턴(200)을 형성한 후, 상기 제3 포토레지스트 패턴(200), 상기 NMOS 게이트 전극(125) 및 상기 NMOS 게이트 전극(125)의 측벽에 위치하는 스페이서들(132, 134)을 마스크로 하여 상기 NMOS 활성영역 내에 n형 불순물을 주입하여, 상기 스페이서들(132, 134)의 주변에 노출된 NMOS 활성영역 내에 한 쌍의 n형 소오스/드레인 확산영역들(nsd)을 형성한다. 이와 동시에, 상기 NMOS 게이트 전극(125) 내에도 상기 n형 불순물이 주입될 수 있다. 이 때, 상기 n 형 소오스/드레인 확산영역 들(nsd)은 및 상기 NMOS 게이트 전극(125)은 비정질화될 수 있다.
도 4c를 참조하면, 상기 제3 포토레지스트 패턴(200)을 제거한 후, 상기 기판 상에 제1 응력 절연막(160)을 적층한다. 상기 제1 응력 절연막(160)을 적층하기 전에 상기 기판 상에 상기 제1 응력 절연막(160)에 대해 식각 선택비를 갖는 식각 저지막(163)을 형성할 수 있다.
상기 제1 응력 절연막(160)이 적층된 기판을 활성화 어닐링(activation anneal)한다. 이 때, 상기 제1 응력 절연막(160) 내에 인장 응력(NST1)이 유발될 수 있고, 이에 의해 상기 n형 소오스/드레인 익스텐션들(ne), 상기 n형 소오스/드레인 활성영역들(nsd) 및 상기 NMOS 게이트 전극(125) 내에 압축 응력들(NSc1)을 유발될 수 있으며, 상기 압축 응력들(NSc1)에 의해, 상기 n 채널 영역은 인장 변형(NCST1)될 수 있다. 상기 인장 변형된 n 채널 영역은 전자 이동도를 증가시킬 수 있다.
한편, 상기 에피층들(151, 154)로 인해 상기 p형 소오스/드레인 익스텐선들(pe)과 상기 제1 응력 절연막(160)과의 거리는 비교적 멀어서, 상기 제1 응력 절연막(160) 내에 유발된 인장 응력(NST1)은 상기 p형 소오스/드레인 익스텐선들(pe)에 거의 영향을 미치지 않을 수 있다. 따라서, 상기 p 채널 영역의 압축 변형이 느슨해지지 않을 수 있다.
또한, 상기 활성화 어닐링 과정에서 상기 p형 소오스/드레인 익스텐선 들(pe), 상기 p형 소오스/드레인 활성영역들(psd) 및 상기 하부 실리콘-게르마늄 에피층(151) 내에 도핑된 p형 불순물들은 상기 확산 저지 에피층인 실리콘 에피층(154)에 의해 외방확산이 억제될 수 있다. 특히, 상기 실리콘 에피층(154)의 비교적 두꺼운 두께는 p형 불순물의 외방확산을 효과적으로 차단할 수 있다. 따라서, p형 불순물의 외방확산으로 인한 PMOS 소자의 열화를 억제할 수 있다.
이와 같이, 상기 제1 응력 절연막(160)을 NMOS 영역 및 PMOS 영역 전체에 형성한 상태에서 활성화 어닐링을 수행하더라도, p 채널 영역의 압축 변형이 느슨해지지 않을 수 있고 또한 보론의 외방확산을 억제할 수 있다. 결론적으로, PMOS 소자를 열화시키지 않으면서도 NMOS 소자의 전자 이동도를 효과적으로 증대시킬 수 있다.
도 5d를 참조하면, 상기 제1 응력 절연막(160) 및 상기 식각 저지막(163)을 차례로 식각한다.
그 후, 상기 NMOS 게이트 전극(125) 주변에 위치하는 NMOS 활성영역 및 상기 실리콘 에피층(154)의 상부부분들을 식각한다. 그 결과, 상기 NMOS 게이트 전극(125) 주변에 위치하는 NMOS 활성영역 즉, n형 소오스/드레인 확산영역(nsd)의 상부영역에는 리세스부(R)가 형성되고, 상기 실리콘 에피층(154)의 높이는 감소한다. 상기 리세스부(R)의 깊이는 50Å 내지 150Å일 수 있다.
도 4e를 참조하면, 상기 NMOS 게이트 전극(125)의 상부영역, 상기 리세스된 n형 소오스/드레인 확산영역(nsd)의 상부영역, 상기 PMOS 게이트 전극(126)의 상부영역 및 상기 실리콘 에피층(154) 내에 실리사이드층들(181, 183, 185, 187)이 형 성할 수 있다.
그 후, 제2 응력 절연막(191)을 적층한다. 상기 제2 응력 절연막(191)은 적층시에 인장 응력(NST2)을 갖는 절연막으로서, 실리콘 질화막일 수 있고 RTCVD 또는 LPCVD를 사용하여 500℃ 이상의 온도에서 형성할 수 있다. 상기 제2 응력 절연막(191)은 상기 리세스부(R) 내에도 형성된다. 따라서, 상기 제2 응력 절연막(191)의 인장 응력(NST2)은 n 채널 영역의 양측에서 n 채널 영역에 대해 직접적으로 가해질 수 있어, 상기 n 채널 영역을 더 효율적으로 인장 변형(NCST2)시킬 수 있다. 따라서, n 채널 영역 내의 전자 이동도는 도 1a 내지 도 1i를 참조하여 설명한 실시예에 비해 더욱 증가될 수 있다.
반면, 상기 제2 응력 절연막(191)의 인장 응력(NST2)은 상기 실리콘-게르마늄 에피층(151) 및 상기 실리사이드층(185)으로 인해 상기 p형 소오스/드레인 익스텐선들(pe)에 거의 미치지 않으므로, 상기 p 채널 영역의 압축 변형(도 5a의 PCSC)이 느슨해지지 않을 수 있다.
도 5f를 참조하면, 상기 제2 응력 절연막(191) 상에 층간 절연막(193)을 형성한다. 상기 층간 절연막(193) 및 상기 제2 응력 절연막(191)을 식각하여 상기 층간 절연막(193) 및 상기 제2 응력 절연막(191) 내에 콘택홀들(193a)을 형성한다. 상기 콘택홀들(193a) 내에 콘택 플러그(195)들을 형성할 수 있다.
도 1a 내지 도 1i는 본 발명의 일 실시예에 따른 CMOS 소자의 제조방법을 나타낸 단면도들이다.
도 2는 에피층들의 높이에 따른 Ge 함유량 변화의 일 예를 나타낸 그래프이다.
도 3은 에피층들의 높이에 따른 Ge 함유량 변화의 다른 예를 나타낸 그래프이다.
도 4a 내지 도 4b는 본 발명의 다른 실시예에 따른 CMOS 소자의 제조방법을 나타낸 단면도들이다.
도 5a 내지 도 5f는 본 발명의 다른 실시예에 따른 CMOS 소자의 제조방법을 나타낸 단면도들이다.
도 6은 에피층들의 높이에 따른 Ge 함유량 변화의 다른 예를 나타낸 그래프이다.

Claims (24)

  1. 기판 내에 소자분리구조를 형성하여 NMOS 활성영역 및 PMOS 활성영역을 정의하는 단계;
    상기 NMOS 활성영역 및 상기 PMOS 활성영역 상에 NMOS 게이트 전극 및 PMOS 게이트 전극을 각각 형성하는 단계;
    상기 PMOS 게이트 전극의 양측에 노출된 PMOS 활성영역을 식각하여 한 쌍의 소오스/드레인 트렌치들을 형성하는 단계;
    상기 소오스/드레인 트렌치들 내에 한 쌍의 하부 실리콘-게르마늄 에피층들을 형성하는 단계;
    상기 NMOS 게이트 전극을 마스크로 하여 상기 NMOS 활성영역 내에 n형 불순물을 주입하는 단계;
    상기 NMOS 게이트 전극, 상기 PMOS 게이트 전극, 상기 불순물이 주입된 NMOS 활성영역 및 상기 하부 실리콘-게르마늄 에피층들 상에 제1 응력 절연막를 적층하는 단계;
    상기 하부 실리콘-게르마늄 에피층들 상에 상기 제1 응력 절연막이 적층된 기판을 활성화 어닐링하는 단계; 및
    상기 활성화 어닐링된 기판으로부터 상기 제1 응력 절연막을 제거하는 단계를 포함하는 것을 특징으로하는 CMOS 소자의 제조방법.
  2. 제1항에 있어서,
    상기 하부 실리콘-게르마늄 에피층들은 상기 PMOS 활성영역의 상부면에 비해 높은 상부면들을 갖는 것을 특징으로 하는 CMOS 소자의 제조방법.
  3. 제1항에 있어서,
    상기 제1 응력 절연막을 적층하기 전에, 상기 하부 실리콘-게르마늄 에피층들 상에 확산 저지 에피층들을 형성하는 단계를 더 포함하는 것을 특징으로 하는 CMOS 소자의 제조방법.
  4. 제3항에 있어서,
    상기 확산 저지 에피층들은 실리콘 에피층들 및 상기 실리콘 에피층들 상에 위치하고 상기 하부 실리콘-게르마늄 에피층들에 비해 게르마늄 함유량이 높은 상부 실리콘-게르마늄 에피층들을 구비하는 것을 특징으로 하는 CMOS 소자의 제조방법.
  5. 삭제
  6. 제3항에 있어서,
    상기 확산 저지 에피층들은 실리콘 에피층들인 것을 특징으로 하는 CMOS 소자의 제조방법.
  7. 제6항에 있어서,
    상기 제1 응력 절연막을 제거한 후, 상기 실리콘 에피층들의 상부 일부를 제거함과 동시에 상기 NMOS 게이트 전극의 양측에 노출된 NMOS 활성영역의 상부 일부를 리세스시키는 단계를 더 포함하는 것을 특징으로 하는 CMOS 소자의 제조방법.
  8. 제7항에 있어서,
    상기 NMOS 게이트 전극, 상기 PMOS 게이트 전극, 상기 리세스된 NMOS 활성영역 및 상기 하부 실리콘-게르마늄 에피층들 상에 인장 응력을 갖는 제2 응력 절연막을 형성하는 것을 특징으로 하는 CMOS 소자의 제조방법.
  9. 삭제
  10. 삭제
  11. 삭제
  12. 삭제
  13. 삭제
  14. 삭제
  15. 삭제
  16. 삭제
  17. 제1항에 있어서,
    상기 하부 실리콘-게르마늄 에피층의 상부부분은 하부부분에 비해 게르마늄의 농도가 높은 것을 특징으로 하는 CMOS 소자의 제조방법.
  18. 기판 내에 형성된 소자분리구조에 의해 정의된 NMOS 활성영역 및 PMOS 활성영역;
    상기 NMOS 활성영역 및 상기 PMOS 활성영역 상에 NMOS 게이트 전극 및 PMOS 게이트 전극이 각각 위치하되, 상기 NMOS 게이트 전극 양측의 NMOS 활성영역은 리세스되고;
    상기 PMOS 게이트 전극 양측의 PMOS 활성영역 내에 위치하는 한 쌍의 실리콘 -게르마늄 에피층들; 및
    상기 NMOS 게이트 전극, 상기 리세스된 NMOS 활성영역, 상기 PMOS 게이트 전극 및 상기 실리콘-게르마늄 에피층들을 덮고 인장 응력을 갖는 응력 절연막을 포함하는 것을 특징으로 하는 CMOS 소자.
  19. 삭제
  20. 삭제
  21. 제18항에 있어서,
    상기 PMOS 활성영역 내에 위치하고, 상기 실리콘-게르마늄 에피층들을 둘러싸는 p형 소오스/드레인 확산 영역들을 더 포함하는 것을 특징으로 하는 CMOS 소자.
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