JP4369359B2 - 半導体装置 - Google Patents

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Description

本発明は一般に半導体装置に係り、特に歪み印加により動作速度を向上させた半導体装置およびその製造方法に関する。
微細化技術の進歩に伴い、今日では１００ｎｍを切るゲート長を有する超微細化・超高速半導体装置が可能になっている。
このような超微細化・超高速トランジスタでは、ゲート電極直下のチャネル領域の面積が、従来の半導体装置に比較して非常に小さく、このためチャネル領域を走行する電子あるいはホールの移動度は、このようなチャネル領域に印加された応力により大きな影響を受ける。そこで、このようなチャネル領域に印加される応力を最適化して、半導体装置の動作速度を向上させる試みが数多くなされている。
一般にシリコン基板をチャネルとする半導体装置では、電子の移動度よりもホールの移動度の方が小さく、このためホールをキャリアとするｐチャネルＭＯＳトランジスタの動作速度を向上させることが、半導体集積回路装置の設計にあたり重要課題となっている。
このようなｐチャネルＭＯＳトランジスタでは、チャネル領域に一軸性の圧縮応力を印加することでキャリアの移動度が向上することが知られており、チャネル領域に圧縮応力を印加する手段として、図１に示す概略的構成が提案されている。
図１を参照するに、シリコン基板１上にはチャネル領域に対応してゲート電極３が、ゲート絶縁膜２を介して形成されており、前記シリコン基板１中には前記ゲート電極３の両側にチャネル領域を画成するように、ｐ型拡散領域１ａおよび１ｂが形成されている。さらに前記ゲート電極３の側壁には、前記シリコン基板１の表面の一部をも覆うように側壁絶縁膜３Ａ，３Ｂが形成されている。
前記拡散領域１ａ，１ｂはそれぞれＭＯＳトランジスタのソースおよびドレインエクステンション領域として作用し、前記拡散領域１ａから１ｂへと前記ゲート電極３直下のチャネル領域を輸送されるホールの流れが、前記ゲート電極３に印加されたゲート電圧により制御される。
図１の構成では、さらに前記シリコン基板１中、前記側壁絶縁膜３Ａおよび３Ｂのそれぞれ外側に、ＳｉＧｅ混晶層１Ａ，１Ｂがシリコン基板１に対してエピタキシャルに形成されており、前記ＳｉＧｅ混晶層１Ａ，１Ｂ中には、それぞれ前記拡散領域１ａおよび１ｂに連続するｐ型のソースおよびドレイン領域が形成されている。
図１の構成のＭＯＳトランジスタでは、前記ＳｉＧｅ混晶層１Ａ，１Ｂがシリコン基板１に対してより大きな格子定数を有するため、前記ＳｉＧｅ混晶層１Ａ，１Ｂ中には矢印ａで示す圧縮応力が形成され、その結果、ＳｉＧｅ混晶層１Ａ，１Ｂは、矢印ｂで示す前記シリコン基板１の表面に略垂直な方向に歪む。
前記ＳｉＧｅ混晶層１Ａ，１Ｂはシリコン基板１に対してエピタキシャルに形成されているため、このような矢印ｂで示すＳｉＧｅ混晶層１Ａ，１Ｂにおける歪みは対応する歪みを、前記シリコン基板中の前記チャネル領域に、矢印ｃで示すように誘起するが、かかる歪みに伴い、前記チャネル領域には、矢印ｄで示すように一軸性の圧縮応力が誘起される。
図１のＭＯＳトランジスタでは、チャネル領域にこのような一軸性の圧縮応力が印加される結果、前記チャネル領域を構成するＳｉ結晶の対称性が局所的に変調され、さらにかかる対称性の変化に伴って、重いホールの価電子帯と軽いホールの価電子帯の縮退が解けるため、チャネル領域におけるホール移動度が増大し、トランジスタの動作速度が向上する。このようなチャネル領域に局所的に誘起された応力によるホール移動度の増大およびこれに伴うトランジスタ動作速度の向上は、特にゲート長が１００ｎｍ以下の超微細化半導体装置に顕著に現れる。
米国特許第６６２１１３１号公報 特開２００４−３１７５３号公報 Thompson, S. E., et al., IEEE Transactions on Electron Devices, vol.51, No.11, November, 2004, pp.1790 - 1797
図２は、非特許文献１に記載された、このような原理に立脚したＭＯＳトランジスタの構成を、図３は、図２のＭＯＳトランジスタのより概略化した構成を示す図である。ただし図中、先に説明した部分には同一の参照符号を付し、説明を省略する。
図２を参照するに、前記ＳｉＧｅ混晶層１Ａ，１Ｂは、シリコン基板１中に形成されたそれぞれのトレンチを充填するようにエピタキシャルに、図中に点線で示したシリコン基板１とゲート絶縁膜２の界面よりも高いレベルＬまで再成長されており、さらに前記ＳｉＧｅ混晶層１Ａ，１Ｂを画成して相互に対向する側面領域１Ａｓ，１Ｂｓは、前記ＳｉＧｅ混晶層１Ａ，１Ｂの間の間隔が、前記ゲート絶縁膜２の下面から前記シリコン基板１中を下方に向かって連続的に増大するような曲面形状に形成されている。
また、図２の従来の構成では、前記レベルＬよりも上まで成長したＳｉＧｅ混晶層１Ａ，１Ｂ上に直接にシリサイド層４を形成している。同様なシリサイド層４は、ポリシリコンゲート電極３上にも形成されている。
さらに図２の構成に対応する非特許文献２記載のＭＯＳトランジスタでは、前記ＳｉＧｅ混晶層１Ａ，１Ｂとして、Ｓｉ0.83Ｇｅ0.17の組成のＳｉＧｅ混晶の使用が開示されている。また前記特許文献１では、ＳｉＧｅ混晶層１Ａ，１Ｂ中におけるＧｅ濃度として１５原子％の値が開示されており、また前記Ｇｅ濃度が２０原子％を超えるとエピタキシーが失われることが開示されている。
一方、このような従来のｐチャネルＭＯＳトランジスタにおいてさらにチャネル領域における一軸性圧縮応力の応力値を増大させることができれば、ｐチャネルＭＯＳトランジスタの動作速度をさらに向上させることができると考えられる。
また、前記特許文献１記載の従来の技術では、ＳｉＧｅ混晶層１Ａ，１Ｂのエピタキシャル再成長工程を、７４０℃の温度のプロセスで実行しているが、このような６５０℃を超えるような温度でのプロセスは、先に形成されている拡散領域１ａ，１ｂあるいは１ｃ，１ｄにおける不純物元素の分布プロファイルを乱してしまい、ｐチャネルＭＯＳトランジスタについて所望の動作特性を得るのは困難である。
さらに図２の従来のｐチャネルＭＯＳトランジスタでは、再成長させたＳｉＧｅ混晶層１Ａ，１Ｂ上に直接にシリサイド膜４を形成しているが、９０ｎｍノード以降の世代で用いられるニッケルシリサイド膜は、一般にチャネルに引っ張り応力を蓄積するため、このようにＳｉＧｅ混晶層１Ａ，１Ｂ上に直接にシリサイド層を形成すると、前記ＳｉＧｅ混晶層１Ａ，１Ｂにより前記ｐチャネルＭＯＳトランジスタのチャネル領域に印加される応力が、少なくとも部分的に相殺されてしまう。また、このようなＳｉＧｅ混晶層上へのシリサイド層の形成は、Ｇｅ濃度が増大するにつれて耐熱性やモフォロジ等の劣化が顕著になるため困難になり、特に応力を増大させるために多量のＧｅを含ませたＳｉＧｅ混晶層では、このようなシリサイド層の、通常のサリサイドプロセスによる形成は困難になる。
本発明は一の側面において、チャネル領域を含むシリコン基板と、前記シリコン基板上、前記チャネル領域に対応してゲート絶縁膜を介して形成され、対向する一対の側壁面上に側壁絶縁膜をそれぞれ担持するゲート電極と、前記シリコン基板中、前記ゲート電極の両側に前記チャネル領域を挟んでそれぞれ形成されたｐ型拡散領域よりなるソースエクステンション領域およびドレインエクステンション領域と、前記シリコン基板中、前記一対の側壁絶縁膜の外側に、それぞれ前記ソースエクステンション領域およびドレインエクステンション領域に連続して形成されたｐ型拡散領域よりなるソース領域およびドレイン領域と、前記シリコン基板中、前記一対の側壁絶縁膜の外側に、前記ソースおよびドレイン領域により包まれるように、前記シリコン基板に対してエピタキシャルに形成された一対のＳｉＧｅ混晶層領域とよりなり、前記一対のＳｉＧｅ混晶層領域の各々は、前記ゲート絶縁膜とシリコン基板とのゲート絶縁膜界面よりも高いレベルまで成長しており、前記一対のＳｉＧｅ混晶層領域の各々は、互いに対向する側壁面が、前記シリコン基板の主面に対してそれぞれ異なった角度をなす複数のファセットより構成されている半導体装置を提供する。
本発明は他の側面において、チャネル領域の両側にＳｉＧｅ圧縮応力発生領域を有する半導体装置の製造方法であって、シリコン基板上に、ゲート絶縁膜を介してゲート電極を、前記チャネル領域に対応して形成する工程と、前記シリコン基板中、前記ゲート電極の両側に、一対のｐ型拡散領域を形成する工程と、前記シリコン基板中、前記ゲート電極の両側に、前記チャネル領域からそれぞれの側壁絶縁膜を隔てて、一対のｐ型拡散領域を形成する工程と、前記シリコン基板中、それぞれソースおよびドレイン領域に対応して、エッチングにより、一対の、各々は複数のファセットで画成された側壁面を有するトレンチを、前記トレンチの側壁面と底面とが、前記ソース領域あるいはドレイン領域を構成するｐ型拡散領域により連続的に覆われるように形成する工程と、前記トレンチを、ｐ型ＳｉＧｅ層のエピタキシャル成長により充填する工程とよりなり、前記ｐ型ＳｉＧｅ層のエピタキシャル成長は、４００〜５５０℃の温度において実行されることを特徴とする半導体装置の製造方法を提供する。
本発明はまたチャネル領域の両側にＳｉＧｅ圧縮応力発生領域を有する半導体装置の製造方法であって、シリコン基板上に、ゲート絶縁膜を介してゲート電極を、前記チャネル領域に対応して形成する工程と、前記シリコン基板中、前記ゲート電極の両側に、一対のｐ型拡散領域を形成する工程と、前記シリコン基板中、前記ゲート電極の両側に、前記チャネル領域からそれぞれの側壁絶縁膜を隔てて前記シリコン基板中、それぞれソースおよびドレイン領域に対応して、エッチングにより、一対の、各々は複数のファセットで画成された側壁面を有するトレンチを、前記チャネル領域から離間して形成する工程と、前記トレンチの側壁面と底面を、ｐ型にドープされたＳｉエピタキシャル層により覆う工程と、前記Ｓｉエピタキシャル層上にｐ型ＳｉＧｅ混晶層をエピタキシャル成長させ、前記トレンチを充填する工程とよりなり、前記ｐ型ＳｉＧｅ層のエピタキシャル成長は、４００〜５５０℃の温度において実行されることを特徴とする半導体装置の製造方法を提供する。
本発明によれば、前記チャネル領域の両側にｐ型ＳｉＧｅ混晶層をエピタキシャルに成長させることにより、前記チャネル領域に一軸性の圧縮応力が印加され、前記チャネル領域を輸送されるホールの移動度が大幅に向上する。その際、本発明では前記一対のｐ型ＳｉＧｅ混晶領域の各々を、互いに対向する側壁面が、前記シリコン基板の主面に対してそれぞれ異なった角度をなす複数のファセットより構成されるように形成することにより、前記チャネル領域に印加される一軸性圧縮応力を最適化することができ、半導体装置の動作速度を、従来の、前記側壁面が連続的な曲面で画成され、前記チャネル領域を挟んで対向する一対のＳｉＧｅ混晶層領域間の距離が、ゲート絶縁膜とシリコン基板との界面からシリコン基板下方に向かって急速に増大する構成に比べて、さらに向上させることが可能になる。特に本発明では、前記ＳｉＧｅ混晶層領域の側壁面を、前記ＳｉＧｅ混晶層領域が前記ゲート絶縁膜とシリコン基板との界面の下で、前記チャネル領域を挟んで前記ゲート電極の側壁絶縁膜直下の領域に侵入する楔形の形状とすることにより、かかるチャネル領域においてシリコン基板に印加される一軸性圧縮応力を、かかる楔形先端部における応力集中の効果も含めて、最大化することが可能である。また本発明によれば、前記ｐ型ＳｉＧｅ混晶層領域の各々が、前記シリコン基板上の限られた面積に形成されるため、前記ｐ型混晶層領域中のＧｅ濃度を、連続的な二次元膜の場合の臨界膜厚に対応する濃度を超えて、原子の濃度で約４０％まで増大させることが可能で、圧縮応力に伴う半導体装置の動作速度の向上を最大化することが可能である。ただし前記Ｇｅ原子濃度が２８％の値を超えると、前記ｐ型ＳｉＧｅ混晶領域において結晶品質の劣化がはじまるため、前記Ｇｅの原子の濃度は２８％以下に抑制するのが好ましい。さらに本発明によれば、前記ｐ型ＳｉＧｅ混晶層領域を、前記半導体装置のゲート絶縁膜とシリコン基板との界面を越えて成長させることにより、半導体装置のソース／ドレイン領域に形成されるシリサイド層が生じる引っ張り応力による、前記チャネル領域における一軸性圧縮応力の相殺効果を軽減することが可能になる。特に前記ｐ型ＳｉＧｅ混晶層領域上にｐ型Ｓｉ層あるいはＧｅ濃度の低いｐ型Ｓｉ層をエピタキシャルに成長することにより、Ｇｅ濃度の高いＳｉＧｅ混晶層上へのシリサイド層形成に伴う困難が解消される。このような、ｐチャネルＭＯＳトランジスタにおけるチャネル領域への圧縮応力の印加によるホール移動度の増大効果は、特にシリコン基板がいわゆる（１００）基板であり、前記シリコン基板上にゲート電極を＜１１０＞方向に形成した場合に最も顕著に現れる。
本発明によれば、前記ゲート電極およびその両側のｐ型拡散領域を形成した後で前記トレンチを形成し、さらにかかるトレンチを４００〜５５０℃の低温プロセスにより、ｐ型ＳｉＧｅ混晶層により充填することができるため、先に形成されていた拡散領域の不純物元素濃度分布が崩れることがなく、所望の特性を有する半導体装置を構成することが可能になる。またこのような低温成長の結果、前記ｐ型ＳｉＧｅ混晶層中に原子の濃度で４０％に達するＧｅを導入することが可能となる。さらに本発明によれば、このように低温でエピタキシャル成長させたＳｉＧｅ混晶層上にＧｅを実質的に含まない、あるいはＧｅ濃度が２０％未満のＳｉエピタキシャルキャップ層を形成することにより、半導体装置のソース／ドレイン領域に電気的に接続して、シリサイド層を形成することが可能になる。かかる構成ではシリサイド層は前記キャップ層中に、すなわち前記ゲート絶縁膜とシリコン基板との界面よりもはるか上方に位置するため、シリサイド層中に生じる引っ張り応力が、チャネル領域において生じている一軸性圧縮応力を相殺する効果が抑制される。また、比較的低濃度のＧｅを含むキャップ層を形成することで、Ｇｅ濃度の増大に伴うシリサイドの耐熱性やモフォロジの劣化を抑制し、シリサイドの安定形成を可能とする効果もある。本発明においては、前記ＳｉＧｅ混晶層を、先にシリコン基板中にトレンチを形成し、さらに前記トレンチの表面にｐ型シリコンエピタキシャル層を成長させた後に形成することも可能で、このような場合でも、先にゲート電極直下にイオン注入により形成されているソースエクステンション領域やドレインエクステンション領域の不純物元素分布プロファイルが変化するのが効果的に回避される。
またかかるチャネル領域にＳｉＧｅ混晶層により圧縮応力を印加する構成の超微細化・超高速半導体装置では、素子分離領域形成後に、ゲート絶縁膜形成に先立ってチャネル領域における自然酸化膜除去工程が行われるが、かかる自然酸化膜除去工程で使われる高温水素雰囲気中での熱処理の結果、シリコン基板表面をＳｉ原子が自由に移動し、素子領域表面が上に凸な形状で湾曲することが知られている。このような湾曲したシリコン表面をエッチングして前記トレンチを形成した場合、トレンチ底部にも対応した湾曲形状が生じてしまうが、その上にエピタキシャルに成長させたＳｉＧｅ混晶層領域は自己制限プロセスにより平坦なファセットを形成する。これは、圧縮応力源となるＳｉＧｅ混晶層の体積が、前記素子領域表面の湾曲分だけ減少することを意味しており、また前記ＳｉＧｅ混晶層の生じる圧縮応力が減少することを意味している。これに対し、本発明では前記ゲート絶縁膜形成に先立つ自然酸化膜除去工程の際の熱処理温度を９００℃以下に設定し、さらに前記熱処理を水素を含まない不活性雰囲気中で行うことにより、このような圧縮応力の低減を回避している。
［第１実施例］
図３は、本発明の第１実施例によるｐチャネルＭＯＳトランジスタ１０の構成を示す。
図３を参照するに、前記ｐチャネルＭＯＳトランジスタ１０は（００１）面方位のシリコン基板上に、ＳＴＩ型素子分離領域１１Iで画成されたｎ型素子領域１１Ａ上に形成されており、前記シリコン基板１１上には前記素子領域１１Ａ中のチャネル領域に対応して、熱酸化膜あるいはＳｉＯＮ膜よりなる高品質ゲート絶縁膜１２が約１．２ｎｍの膜厚で形成されている。また前記ゲート絶縁膜１２上にはｐ型にドープされたポリシリコンゲート電極１２が形成されており、前記素子領域１１Ａ中、前記ゲート電極１３の両側において露出されたシリコン基板表面は、ＣＶＤ酸化膜１２Ｉにより覆われており、前記ＣＶＤ酸化膜１２Ｉは連続して、前記ゲート電極１３の側壁面を覆う。さらに前記ゲート電極１３には、前記熱酸化膜１２Ｉを介して、側壁絶縁膜１３Ａ，１３Ｂが形成されている。
さらに前記シリコン基板１１中には前記側壁絶縁膜１３Ａ，１３Ｂのそれぞれ外側に、トレンチ１１ＴＡ，１１ＴＢが形成されており、前記トレンチ１１ＴＡ，１１ＴＢをそれぞれ充填するように、ｐ型ＳｉＧｅ混晶層領域１４Ａ，１４Ｂがエピタキシャルに成長されている。このようにしてシリコン基板１１に対してエピタキシャルに成長されたＳｉＧｅ領域１４Ａ，１４Ｂは前記シリコン基板１１を構成するＳｉ結晶よりも大きな格子定数を有するため、先に図１で説明したような機構により、前記シリコン基板１１中、前記ゲート電極１３直下のチャネル領域に一軸性の圧縮応力を印加する。
さらに図３のｐチャネルＭＯＳトランジスタ１０では、前記素子領域１１Ａにおいてシリコン基板１１中の前記ゲート電極１３の両側の領域にＳｂなどのｎ型不純物元素が斜めイオン注入されてｎ型ポケット注入領域１１ｐが形成されており、さらに前記ポケット注入領域に部分的に重畳するように、ｐ型のソースエクステンション領域１１ａおよびドレインエクステンション領域１１ｂが形成されている。
前記ｐ型ソースおよびドレインエクステンション領域１１ａおよび１１ｂは、前記ｐ型ＳｉＧｅ混晶層領域１４Ａ，１４Ｂまでそれぞれ延在するが、前記ｐ型ＳｉＧｅ混晶層領域１４Ａ，１４Ｂは、前記ｐチャネルＭＯＳトランジスタ１０のそれぞれソース領域およびドレイン領域を構成するｐ型拡散領域１１Ｓおよび１１Ｄに連続しており、前記ｐ型拡散領域１１Ｓ，１１Ｄは、それぞれ前記ＳｉＧｅ混晶層領域１４Ａ，１４Ｂを包むように形成されている。かかる構成の結果、バンドギャップの小さいｐ型ＳｉＧｅ混晶領域１４Ａあるいは１４Ｂが前記素子領域１１Ａを構成するｎ型Ｓｉウェルと直接に接することがなく、Ｓｉ／ＳｉＧｅ界面のｐｎ接合におけるリーク電流の発生が抑制される。
また図３の構成では、前記ＳｉＧｅ混晶層領域１４Ａ，１４Ｂ上にＳｉエピタキシャル層１５Ａ，１５Ｂがそれぞれ形成されており、前記Ｓｉエピタキシャル層１５Ａ，１５Ｂの表面にはシリサイド層１６Ａ，１６Ｂがそれぞれ形成されている。また同様なシリサイド層が、前記ゲート電極１３上にも、シリサイド層１６Ｃとして形成されている。
本実施例によるｐチャネルＭＯＳトランジスタ１０では、図３に示すように、前記ＳｉＧｅ混晶層領域１４Ａ，１４Ｂの各々は、側壁面１４ａ，１４ｂ，１４ｃ、および底面１４ｄにより画成されており、前記各々の側壁面１４ａ，１４ｂ，１４ｃおよび底面１４ｄは、平坦なファセットを構成しているのに注意すべきである。図示の例では、前記底面１４ｄは前記シリコン基板１１の主面に平行な（１００）面より構成されており、一方前記ファセット１４ｂは前記底面１４ｄに対して略垂直な角度θ2を、また前記ファセット１４ｃは前記底面１４ｄに対して、前記角度θ2よりも小さな角度θ1をなしている。
本実施例ではこのように、前記ＳｉＧｅ混晶層領域１４Ａ，１４Ｂの底面および側壁面を複数の平坦なファセット１４ａ〜１４ｄにより構成することにより、前記素子領域１１Ａ中、前記ゲート電極１３直下のチャネル領域に誘起される一軸性圧縮応力場を最適化し、従来のＳｉＧｅ混晶層を圧縮応力源として使ったｐチャネルＭＯＳトランジスタを凌ぐ性能を得ることを目的とする。
図３の構成では、前記ＳｉＧｅ混晶層領域１４Ａ，１４Ｂの対向する側壁面のうち、ゲート絶縁膜１２直下のチャネル領域を画成する部分が、前記シリコン基板１１の主面に略垂直なファセット１４ｂより構成されるため、図１あるいは図２の従来の構成と異なり、対向するＳｉＧｅ混晶層領域１４Ａ，１４Ｂ間の距離がゲート絶縁膜１２とシリコン基板１１との界面から下方に向かって急激に増大することがなく、前記一軸性圧縮応力を、前記チャネル領域に効果的に閉じ込めることが可能である。
ここで前記ファセット１４ｃは、前記ＳｉＧｅ混晶層領域１４Ａ，１４Ｂがソース領域１４Ｓあるいはドレイン領域１４Ｄを構成するｐ型拡散領域からｎ型ウェルへと突出するのを回避するために形成されているが、ファセット１４ｂがファセット１４ｃに移行する部分で本実施例ではファセットの角度が前記θ2からθ1へと不連続に変化し、かかるファセット角の不連続変化に伴い、前記素子領域１１Ａ中、ＳｉＧｅ混晶層領域１４Ａ，ｌ１４Ｂの間に圧縮応力を集中させることが可能になる。
図４（Ａ）〜（Ｃ）および図５（Ｄ）〜（Ｆ）は、本発明第１実施例の様々な変形例によるｐチャネル半導体装置の構成を示す。ただし図中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。図４（Ａ）〜（Ｃ）および図５（Ｄ）〜（Ｆ）は、シリサイド層１６Ａ〜１６Ｃを形成する前の状態を示している。また上記図中、および以後に説明する図においても、ポケット注入領域１１ｐは図示を省略する。
図４（Ａ）を参照するに、この構成では、前記ＳｉＧｅ混晶層領域１４Ａ，１４Ｂの側壁面は、シリコン基板１１の主面に垂直なファセット１４ｂおよび前記主面に平行な底面１４ｄより構成されており、ファセット１４ｂと底面１４ｄは実質的に９０°の角度をなす。
図４（Ａ）の構成では、前記ＳｉＧｅ混晶層領域１４Ａ，１４Ｂが形成されるトレンチ１１ＴＡ，１１ＴＢは、図６（Ａ）に示すように、ドライエッチングにより形成されるが、その際、前記ファセット１４ｂと底面１４ｄの交点に形成されるＳｉＧｅ混晶層領域１４Ａ，１４Ｂの角部が前記ソース／ドレイン領域１１Ｓ，１１Ｄから前記ｎ型ウェルの領域に突出しないように、前記ＳｉＧｅ混晶層１４Ａ，１４Ｂの底面１４ｄの位置を設定する。前記トレンチ１１ＴＡ，１１ＴＢの前記ＳｉＧｅ混晶層領域１４Ａ，１４Ｂの充填は、後程詳細に説明する。
これに対し図４（Ｂ）の構成は、先の図３の構成に対応し、図６（Ｂ）に示すように、最初前記トレンチ１１ＴＡ，１１ＴＢをドライエッチングで形成することにより、前記ファセット１４ｂを前記シリコン基板１１に対して略垂直に形成するが、その下のファセット１４ｃは、前記ドライエッチングの後、前記シリコン基板１１を水素雰囲気注、５５０℃で熱処理することで形成され、前記シリコン基板１１の主面に対して５６°の角度をなすＳｉの（１１１）面により画成されている。
図４（Ｂ）の構成では、前記ファセット１４ｂと底面１４ｄの交点が、前記ファセット１４ｃにより切り落とされているため、前記ＳｉＧｅ混晶層領域１４Ａ，１４Ｂの底面１４ｄの位置を深く設定しても、その角部が前記ソース領域１１Ｓあるいは１１Ｄを超えてｎ型ウェル中に突出するおそれは少ない。前記トレンチ１１ＴＡ，１１ＴＢの前記ＳｉＧｅ混晶層領域１４Ａ，１４Ｂの充填は、後程詳細に説明する。
図４（Ｃ）の構成は、図６（Ｃ）に示すように、前記トレンチ１１ＴＡ，１１ＴＢを、はじめから前記シリコン基板１１中に、有機アルカリエッチャント（水酸化テトラメチルアンモニウム：ＴＭＡＨ、コリン）や水酸化アンモニウムを使ったウェットエッチングにより、あるいは水素ガスとＨＣｌ雰囲気中、８００℃の熱処理により形成することにより作製され、前記ＳｉＧｅ混晶層領域１４Ａ，１４Ｂでは前記シリコン基板１１に垂直なファセット１４ｂが形成されず、前記ゲート絶縁膜１２とシリコン基板１１との界面から直ちにＳｉ（１１１）面よりなるファセット１４ｃが、前記シリコン基板１１の主面に対して５６°の角度で形成されている。
図５（Ｄ）の構成では、図７（Ｄ）に示すように前記シリコン基板１１中への前記トレンチ１１ＴＡ，１１ＴＢの形成を、最初はドライエッチングにより、さらにこれに引き続いてＴＭＡＨあるいはコリン、水酸化アンモニウムをエッチャントとして使ったウェットエッチングにより実行する。かかるドライエッチングの結果、前記シリコン基板１１中には最初に前記シリコン基板１１の主面に垂直なファセット１４ｂが形成されるが、その後でかかるファセット１４ｂをＴＭＡＨによりウェットエッチングすることにより、前記ファセット１４ｂは（１１１）面より構成される斜面に変化し、さらに別の（１１１）面よりなるファセット１４ｃが形成される。その際、このようにして形成されたファセット１４ｂおよび１４ｃは、前記シリコン基板１１中において、前記側壁絶縁膜１３Ａあるいは１３Ｂ直下の領域に侵入する楔形の空間を、前記トレンチ１１ＴＡおよび１１ＴＢとして形成する。前記ファセット１４ｃは、Ｓｉ（１１１）面に対応して、前記シリコン基板１１の主面に対し約５６°の角度をなすのに対し、前記ファセット１４ｂは、同じくＳｉ（１１１）面に対応して、約１４６°の角度をなす。
図５（Ｄ）の構成によれば、前記トレンチ１１ＴＡおよび１１ＴＢを充填するように成長されたＳｉＧｅ混晶層領域１４Ａ，１４Ｂは、このように先端部を前記側壁絶縁膜１３Ａ，１３Ｂの直下の、前記ゲート絶縁膜１２直下に形成されるチャネル領域の近傍領域まで侵入させるため、前記チャネル領域には強い一軸性圧縮応力が印加され、チャネル領域においてホールの移動度が大きく向上する。その際、前記先端部は二つの結晶面により画成された尖った形状を有するため、前記先端部に応力を集中させることができ、前記チャネル領域における応力増大効果をさらに高めることが可能である。
図５（Ｅ）の構成は、図５（Ｄ）の構成をもとにしたもので、前記ＳｉＧｅ混晶層領域１４Ａ，１４Ｂ上へのＳｉエピタキシャル層１５Ａ，１５Ｂの形成を省略した場合を示す。
また図５（Ｆ）の構成も図５（Ｄ）の構成をもとにしたもので、シリコン基板１１中、前記ゲート絶縁膜１２直下の領域に、ＳｉＧｅ混晶よりなるチャネル層１１Ｇをエピタキシャルに形成している。かかる構成によれば、チャネル層１１Ｇ自体が一軸性圧縮応力を発生し、前記チャネル層１１Ｇ中におけるホールの移動度をさらに向上させることが可能になる。
図８は、図６（Ａ）〜図７（Ｄ）に示す、ＳｉＧｅ混晶層１４Ａ，１４Ｂのエピタキシャル成長がなされるトレンチ１４Ａ，１４Ｂの形成工程をまとめて説明する図である。
図８を参照するに、前記シリコン基板１１は（１００）面を有する、いわゆる（１００）基板であり、前記トレンチ１４Ａ，１４Ｂは、底面１４ｄおよびファセット１４ｂ，１４ｃよりなる側壁面により画成されており、前記ファセット１４ｂはシリコン基板１１の主面に対して角度θ2を、ファセット１４ｃは角度θ1をなす。また前記ゲート絶縁膜１２とシリコン基板１１の界面から測って、前記底面１４ｄは深さｙ1の位置に形成され、一方、前記ファセット１４ｂは深さｙ2の位置まで形成されている。またゲート電極１３は前記シリコン基板１１の表面上を略＜１１０＞方向に延在するのが好ましいが、略＜１００＞方向に延在するものであってもよい。
特に図４（Ａ）の構成では、前記角度θ1およびθ2はいずれも約９０°となり、深さｙ1は２０〜７０ｎｍに設定するのが好ましい。このような深さｙ1は、ドライエッチングにより、高い精度で制御することができる。
図４（Ｂ）の構成では、前記角度θ1は４０〜６０°の範囲に設定し、角度θ2は約９０°に設定するのが好ましい。またその際、前記深さｙ1は２０〜７０ｎｍの範囲に、また深さｙ2は１０〜６０ｎｍの範囲に設定するのが好ましい。このような深さｙ1およびｙ2は、前記シリコン基板１１に対してドライエッチングを適用することにより、高い精度で制御することができる。特に図４（Ｂ）で説明したように前記ファセット１４ｃをＳｉ（１１１）面により形成する場合には、前記角度θ1は、先にも述べたように５６°となる。ただし前記角度θ1は、この５６°の角度に限定されるものではない。その際、前記角度θ2は、前記ドライエッチングに引き続いて実行される水素雰囲気中、約５５０℃での熱処理により、高い精度で制御することが可能である。
さらに図４（Ｃ）の構成では、前記角度θ1およびθ2は、いずれも５０〜６０°の範囲となり、特に前記ファセット１４ｃをＳｉ（１１１）面より形成する場合には、前記角度θ1およびθ2は５６°となる。ただし前記角度θ1およびθ2は、この５６°の角度に限定されるものではない。また図４（Ｃ）の構成では、前記深さｙ2はゼロとなるが、深さｙ1は２０〜７０ｎｍの範囲であるのが好ましい。このような角度θ１，θ2および深さｙ1は、前記シリコン基板１１に対して適用されるＴＭＡＨなどの有機アルカリエッチャントを使ったウェットエッチングにより、あるいはＨＣｌ／水素雰囲気中で実行される高温気相エッチングプロセスにより、高い精度で制御することが可能である。
さらに図５（Ｄ）〜（Ｆ）の構成では、前記シリコン基板１１に対してドライエッチングおよび前記ＴＭＡＨなどの有機アルカリエッチャントを使ったウェットエッチングを順次適用することにより、前記深さｙ1を２０〜７０ｎｍに、前記深さｙ2を１０〜６０ｎｍの範囲に制御し、さらに前記角度θ1を４０〜６０°、角度θ2を９０〜１５０°の範囲に制御するのが好ましい。その際、本発明では前記トレンチ１１ＴＡ，１１ＴＢの形成にドライエッチング工程およびウェットエッチング工程を組み合わせて使うことにより、前記角度θ1、θ2および深さｙ1，ｙ2を正確に制御することが可能である。この場合にも、前記ファセット１４ｂおよび１４ｃをＳｉ（１１１）面により形成する場合には、前記角度θ1およびθ2は、それぞれ５６°および１４６°の値をとるが、図５（Ｄ）〜（Ｆ）の構成は、前記ファセット１４ｂおよび１４ｃがＳｉの（１１１）面である場合に限定されるものではない。
前記図６（Ａ）〜図７（Ｄ）のいずれの方法においても、前記トレンチ１１ＴＡ，１１ＴＢの形成に先立って、前記シリコン基板１１中には、前記側壁絶縁膜１３Ａ，１３Ｂの外側に、ｐ型ソース領域１１Ｓおよびｐ型ドレイン領域１１Ｄが予め形成されており、前記トレンチ１１ＴＡ，１１ＴＢは、かかるｐ型拡散領域内に、前記ｐ型拡散領域のｐ／ｎ接合面を超えないように形成されていることに注意すべきである。
一方、図６（Ａ）〜７（Ｄ）のいずれの方法においても、例えば図９に示すように、前記トレンチ１１ＴＡ，１１ＴＢを、ソース／ドレイン拡散領域１１Ｓ，１１Ｄの形成前に、前記シリコン基板１１の素子領域１１Ａに形成されたｎ型Ｓｉウェル中に直接に形成し、その後で、ｐ型Ｓｉ層をＳｉ気相原料およびｐ型ドーパントガスを供給しながら前記トレンチ１１ＴＡ，１１ＴＢの表面に選択成長させてもよい。

［第２実施例］
以下、図５（Ｄ）のｐチャネルＭＯＳトランジスタの製造工程を、図１０（Ａ）〜１１（Ｅ）を参照しながら説明する。
図１０（Ａ）を参照するに、ｐ型シリコン基板１１の表面には前記素子領域１１Ａが、前記ＳＴＩ型の素子分離構造１１Ｉにより画成されており、かかる素子領域１１Ａにｎ型不純物元素をイオン注入することにより、前記素子領域１１Ａに対応してｎ型ウェルが形成される。
さらに図１０（Ｂ）の工程において、前記シリコン基板１１上に、前記素子領域１１Ａに対応して前記ゲート絶縁膜１２およびポリシリコンゲート電極１３が、前記シリコン基板１１上に一様に形成されたＳｉＯＮ膜およびポリシリコン膜のパターニングにより形成され、さらに前記素子領域１１Ａ中に前記ポリシリコンゲート電極１３をマスクに、Ｂ+などのｐ型不純物元素をイオン注入することにより、前記ｐ型ソースエクステンション領域１１ａおよびｐ型ドレインエクステンション領域１１ｂを形成する。
さらに、前記ポリシリコンゲート電極１３上に側壁絶縁膜１３Ａ，１３Ｂを形成した後、再びＢ+などのｐ型不純物元素をイオン注入することにより、前記シリコン基板１１中、前記素子領域１１Ａのうち、前記側壁絶縁膜１３Ａ，１３Ｂの外側部分にｐ型ソース領域１１Ｓおよびｐ型ドレイン領域１１Ｄを形成する。
次に図１１（Ｃ）の工程において前記シリコン基板１１中、前記側壁絶縁膜１３Ａ，１３Ｂの外側の素子領域部分を、最初ドライエッチングにより、１０〜６０ｎｍの深さまでエッチングする。
かかるドライエッチングにより、前記シリコン基板１１中には先の図６（Ａ）の場合と同様に、前記シリコン基板１１の主面に垂直な側壁面と、これに平行な底面とで画成されたトレンチが形成されるが、図１１（Ｃ）の工程ではさらにＴＭＡＨをエッチャントとして使ったウェットエッチングにより前記垂直側壁面をエッチングすることにより、ファセット１４ｂおよび１４ｃにより側壁面が楔形に画成されたトレンチ１４ＴＡおよび１４ＴＢを形成している。図１１（Ｃ）の状態では、前記楔の先端部が前記側壁絶縁膜１３Ａ，１３Ｂの外側面よりも内側の、ゲート電極１３直下に形成されるチャネル領域の近傍に位置している。
さらに図１１（Ｄ）の工程において、図１１（Ｃ）の構造を、自然酸化膜除去工程の後、水素ガス、窒素ガス、Ａｒガス、Ｈｅガスなどの不活性ガスを充填され５〜１３３０Ｐａの圧力に保持された減圧ＣＶＤ装置中に導入し、水素雰囲気中で４００〜５５０℃の温度まで昇温（Ｈｅａｔ−ＵＰ）した後、前記５〜１３３０Ｐａの圧力で最大５分間保持し（Ｈ2−Ｂａｋｅ）、前記４００〜５５０℃の基板温度で前記水素、窒素、ＨｅあるいはＡｒなどの不活性ガス雰囲気の分圧を５〜１３３０Ｐａに保持したまま、さらにシラン（ＳｉＨ4）ガスをＳｉの気相原料として、１〜１０Ｐａの分圧で、ゲルマン（ＧｅＨ4）ガスをＧｅの気相原料として、０．１〜１０Ｐａの分圧で、またジボラン（Ｂ２Ｈ6）ガスをドーパントガスとして、１×１０-5〜１×１０-3で、またさらに塩化水素（ＨＣｌ）ガスエッチングガスとして、１〜１０Ｐａの分圧で、１〜４０分間にわたり供給することにより、前記トレンチ１１ＴＡ，１１ＴＢ中にｐ型ＳｉＧｅ混晶層領域１４Ａ，１４Ｂをエピタキシャル成長させる（ＳｉＧｅ−Ｄｅｐｏ）。
このようなＳｉＧｅ混晶層１４Ａ，１４Ｂのエピタキシャル成長では、前記トレンチ１１ＴＡ，１１ＴＢの底面あるいは側壁面に、Ｓｉの（１００）面あるいは（１１１）面が露出していると、形成されるＳｉＧｅ混晶層１４Ａ，１４Ｂの結晶品質は特に向上する。このような観点からも、前記トレンチ１１ＴＡ，１１ＴＢとして、図１１（Ｃ）に示す、Ｓｉ（１１１）面よりなるファセット１４ｂおよび１４ｃで画成された楔形の側壁面を有する構成は、特に有利であると考えられる。
図１１（Ｄ）の工程では、前記ＳｉＧｅ混晶層１４Ａ，１４Ｂは、前記トレンチ１１ＴＡ，１１ＴＢを充填し、シリコン基板１１との間の格子定数差に起因する一軸性の圧縮応力を、前記素子領域１１Ａ中、ゲート絶縁膜１２直下のチャネル領域に印加する。その際、前記楔の先端部が前記シリコン基板１１中、前記側壁絶縁膜１３Ａ，１３Ｂ直下の領域まで侵入するため、前記ゲート絶縁膜１２直下のチャネル領域には大きな圧縮応力が印加される。
さらに図１１（Ｄ）の工程では、前記ＳｉＧｅ混晶層１４Ａ，１４Ｂ上に、Ｓｉを主とするｐ型半導体層を、前記ＳｉＧｅ混晶層１４Ａ，１４Ｂと同じ、あるいはそれ以下の温度において、シランガスを１〜１０Ｐａの分圧で、またジボランガスを１×１０-4〜１×１０-2Ｐａの分圧で、１〜１０Ｐａの分圧の塩化水素（ＨＣｌ）ガスと共に供給することにより、０〜２０ｎｍの厚さＹｓに形成し、これにより、前記ＳｉＧｅ混晶層１４Ａ，１４Ｂ上に前記キャップ層１５Ａ，１５Ｂをそれぞれ形成する(ＣａｐＳｉ−Ｄｅｐｏ)。ここで厚さＹｓが０ｎｍの場合には、前記キャップ層１５Ａ，１５Ｂは形成されないことを意味する。前記キャップ層１５Ａ，１５Ｂは、図１１（Ｅ）のシリサイド形成工程を念頭に設けられるものであり、シリサイド形成が容易なｐ型シリコン層であることが好ましいが、０〜２０％の原子濃度でＧｅを含んでいてもよい。また原子濃度で２％程度のＣ(炭素)を含むＳｉＧｅＣ混晶層であってもよい。前記キャップ層１５Ａ，１５ＢにＧｅを含ませる場合には、上記キャップ層の成長工程の際に、さらにＧｅＨ4ガスを０〜０．４Ｐａの分圧で供給すればよい。
また、前記側壁絶縁膜１３Ａ，１３Ｂを構成する材料がＳｉを比較的多量に含む場合、前記の方法でＳｉＧｅを成長した場合、選択性が完全でなく、前記側壁絶縁膜１３Ａ，１３Ｂ上にＳｉＧｅの核が成長してしまう場合がある。このような場合、前記図１１（Ｄ）の構造を、前記ＳｉＧｅ混晶層１４Ａ，１４Ｂの成膜温度と同じ、あるいはより低い温度で塩化水素（ＨＣｌ）ガスを短時間供給し、前記側壁絶縁膜１３Ａ，１３Ｂあるいは素子分離構造１１Ｉ上に存在するシリサイド成長の核となりうる部位をエッチング除去し（ＰｏｓｔＥｔｃｈ）、得られた構造を不活性雰囲気中で４００℃以下の温度まで冷却（ＣｏｏｌＤｏｗｎ）させ、前記低圧ＣＶＤ装置から取り出す。このＰｏｓｔＥｔｃｈ工程は、例えば水素、窒素あるいはＨｅよりなる不活性あるいは還元性の雰囲気中、処理圧を５〜１０００Ｐａに設定し、前記塩化水素ガスを１０〜５００Ｐａの分圧で、典型的には０〜６０分間供給することにより、実行することができる。
さらにこのようにして取り出された図１１（Ｄ）の基板を、図１１（Ｅ）の工程においてスパッタ装置に導入し、サリサイド法により、前記キャップ層１５Ａ，１５Ｂ中に、ニッケルシリサイドあるいはコバルトシリサイドよりなるシリサイド膜１６Ａ．１６Ｂを、それぞれ形成する。また図１１（Ｅ）の工程では、同時に前記ポリシリコンゲート電極１３上にもシリサイド膜１６Ｃが形成されている。
このように、図１１（Ｄ）の工程では、ＳｉＧｅ混晶層を、５５０℃以下の低温プロセスで形成できるため、前記ＳｉＧｅ混晶層領域１４Ａ，１４Ｂの形成を、ソース／ドレイン領域１１Ｓ，１１Ｄの形成後に行っても、図示していないポケット注入領域やソース／ドレインエクステンション領域１１ａ，１１ｂ、さらに前記ソース／ドレイン領域１１Ｓ，１１Ｄにおける不純物元素の分布が実質的に変化することがなく、所望のトランジスタ動作特性を確保することができる。
ところで図１１（Ｄ）の工程では、前記ＳｉＧｅ混晶層１４Ａ，１４Ｂは、前記ゲート絶縁膜１２とシリコン基板１１との界面より下の部分においては、前記トレンチ１１ＴＡ、１１ＴＢの深さに対応した、２０〜７０ｎｍの厚さＹ2を有するが、前記ＳｉＧｅ混晶沿いウ１４Ａ，１４Ｂのエピタキシャル成長は、前記ゲート絶縁膜１２とシリコン基板１１との界面を超えて、０〜３０ｎｍの高さＹ1まで継続されることに注意すべきである。ここで、前記高さＹ１が０ｎｍの場合は、前記ＳｉＧｅ混晶層１４Ａ，１４Ｂが前記ゲート絶縁膜１２とシリコン基板１１との界面を超えて成長されないことを意味する。
図１１（Ｄ）の工程において、前記ＳｉＧｅ混晶層１４Ａ，１４Ｂを、前記ゲート絶縁膜１２とシリコン基板１１との界面を超えて成長させることにより、引っ張り応力を生じるシリサイド層１６Ａ，１６Ｂを、圧縮応力が要求されるチャネル領域から離間して形成することが可能になり、シリサイド膜１６Ａ，１６Ｂの引っ張り応力による、前記ＳｉＧｅ混晶層１４Ａ，１４Ｂを形成することによりチャネル領域に誘起された一軸性圧縮応力の相殺を、効果的に抑制することが可能になる。その際、前記シリサイド層１６Ａ，１６Ｂを形成するサリサイドプロセスを、前記シリサイド層１６Ａ，１６Ｂの形成が、前記キャップ層１５Ａ，１５Ｂを超えてＳｉＧｅ混晶層領域１４Ａ，１４Ｂにまで及ばないように制御するのが好ましい。
このように前記ＳｉＧｅ混晶層１４Ａ，１４Ｂのうち、前記ゲート絶縁膜１２とシリコン基板１１の界面を超えて成長した部分は、前記チャネル領域に面する側がファセット１４ａで画成され，一方、素子分離構造１１Ｉに面する側がファセット１４ｅで画成されているが、前記ファセット１４ａは４０〜９０°の角度θ3を有するのが好ましく、一方前記ファセット１４ｂは、４０〜６０°の角度θ4を有するのが好ましい。
特に前記角度θ3が９０°以下であることにより、前記キャップ層１５Ａ，１５Ｂに形成されるシリサイド層１６Ａ，１６Ｂがゲート電極１３の側壁絶縁膜１３Ａあるいは１３Ｂに接して形成されることがなく、かかりシリサイド層１６Ａ，１６Ｂを介した短絡や、シリサイド層１６Ａあるいは１６Ｂとゲート電極１３との間の寄生容量の発生の問題を抑制することができる。
次に、図１１（Ｄ）の工程で形成されるＳｉＧｅ混晶層１４Ａ，１４Ｂ中のＧｅ濃度と前記厚さＹ1およびＹ2の関係について考察する。
一般に、このようなひずみ系を構成するエピタキシャル構造では、臨界膜厚を超えてエピタキシャル成長を行うと、エピタキシャル構造中に転位などの欠陥が発生してしまい、半導体装置の活性領域として使える品質の半導体層は得られないことが知られている。
一方、本発明の基礎となる実験の結果、このように半導体装置の素子領域１１Ａに、限られた面積で形成されるＳｉＧｅ混晶層では、二次元的に連続にエピタキシャル成長がなされるモデルとは異なって、ひずみ系を構成する半導体層の膜厚を、いわゆる臨界膜厚を超えて増大させても、成長する半導体層の品質が劣化しない場合があること、また従来では転位などの欠陥を発生すると考えられていた濃度を超えてＧｅ濃度を増大させた場合でも、成長する半導体層の品質が劣化しない場合があることが見出された。さらに、この実効的な臨界膜厚は、成長温度が低いほど厚くすることが可能なため、本発明では局所的に低温選択成長したＳｉＧｅ混晶薄膜により、より効果的にチャネルに歪みを印加することができる。
例えば、前記ＳｉＧｅ混晶層１４Ａ，１４Ｂとして、図１２で規定した厚さＹ1が２０ｎｍで厚さＹ2が６０ｎｍのＳｉＧｅ膜を使った場合、Ｇｅを従来の限界と考えられていた、原子濃度で２０％の値を超えて、２４％まで増大させても、ＳｉＧｅ混晶層の品質低下は生じないことが確認された。ただしこの実験では、前記ＳｉＧｅ混晶層１４Ａ，１４Ｂ上に、厚さが１０ｎｍのｐ型Ｓｉよりなるキャップ層１５Ａ，１５Ｂをエピタキシャルに成長させている。
さらに、前記ＳｉＧｅ混晶層１４Ａ，１４Ｂのエピタキシャル成長は、Ｇｅの原子濃度が４０％に達するまでは可能であることが確認された。
さらにこのようにＧｅ濃度の高いＳｉＧｅ混晶層では、ｐ型ドーパントとして導入されるＢの固溶限界が増大し、１×１０22ｃｍ-3程度のドーパント濃度も可能であることが見出された。上記の実験では、前記ＳｉＧｅ混晶層１４Ａ，１４Ｂのドーパント濃度は、１×１０18〜１×１０21ｃｍ-3の範囲に設定している。これに対し、Ｇｅを含まない、あるいはＧｅ濃度の低いキャップ層１５Ａ，１５Ｂでは、Ｂのドーパント濃度は、１×１０18〜１×１０20ｃｍ-3程度に設定している。
このように、本発明では、前記圧縮応力源として作用するＳｉＧｅ混晶層１４Ａ，１４Ｂ中のＧｅ濃度を増大させることにより、さらに従来よりも大きな一軸性圧縮応力を前記ｐチャネルＭＯＳトランジスタのチャネル領域に印加することが可能になる。

［第３実施例］
図１３（Ａ）は、上に説明した、減圧ＣＶＤ装置中において実行される図１１（Ｄ）のプロセスを要約た、本発明の第３実施例を示す図である。
図１３（Ａ）を参照するに、被処理基板を最初に４００℃以下の温度で前記減圧ＣＶＤ装置中に導入し、水素雰囲気中において４００〜５５０℃の所定のプロセス温度へ昇温（ＨｅａｔＵｐ）する。この後、前記被処理基板を同じ水素雰囲気中、同一のプロセス温度に保持して最大で5分間水素熱処理（Ｈ2−Ｂａｋｅ）工程を行い、引き続き、同一のプロセス温度において前記減圧ＣＶＤ装置中に導入される処理ガスを変化させ、先に説明したｐ型ＳｉＧｅ混晶層領域１４Ａ，１４Ｂの、前記トレンチ１１ＴＡ，１１ＴＢ中へのエピタキシャル成長（ＳｉＧｅＤｅｐｏ）を行う。
さらに図１３（Ａ）のプロセスでは、前記ｐ型ＳｉＧｅ混晶層領域１４Ａ，１４Ｂのエピタキシャル成長に引き続き、同じ４００〜５５０℃のプロセス温度において、前記減圧ＣＶＤ装置中に導入される処理ガスの種類あるいは分圧を変化させ、前記ＳｉＧｅ混晶層領域１４Ａ，１４Ｂ上に、ｐ型Ｓｉあるいはｐ型ＳｉＧｅ（Ｃ）混晶よりなるキャップ層１５Ａ，１５Ｂをエピタキシャル成長させる（ＣａｐＳｉＤｅｐｏ）。
さらに図１３（Ａ）のプロセスでは、前記キャップ層１５Ａ，１５Ｂの形成に引き続き、同じ４００〜５５０℃のプロセス温度において、不活性雰囲気あるいは水素雰囲気中、塩化水素ガスを前記減圧ＣＶＤ装置中に導入して、側壁絶縁膜１３Ａ，１３Ｂあるいは素子分離構造１１Ｉ上から、図１１（Ｅ）のシリサイド形成工程の際にシリサイド形成の核になりうるような構造をエッチング除去し（ＰｏｓｔＥｔｃｈ）、その後で基板温度を、水素雰囲気あるいは不活性雰囲気中において、４００℃以下に降下させる（ＣｏｏｌＤｏｗｎ）。
このように図１３（Ａ）のプロセスでは、ＨｅａｔＵｐの工程からＣｏｏｌＤｏｗｎの工程までを、前記減圧ＣＶＤ装置中において連続して行うことにより、途中で被処理基板を大気中に取り出すことがなく、汚染のないプロセスを効率よく実行することが可能になる。また前記Ｈ2−Ｂａｋｅ工程からＰｏｓｔＥｔｃｈ工程までのプロセスを、同一の基板温度において実行することにより、基板温度を昇降させる工程が不要となり、全体のプロセススループットを大きく向上させることができる。
図１３（Ｂ）は、先に図９で説明した、ソース領域１１Ｓおよびドレイン領域１１Ｄを、前記トレンチ１１ＴＡ，１１ＴＢの形成後、その側壁面を覆うようにｐ型Ｓｉ層をエピタキシャル成長させることにより形成する実施例に対応したプロセスを示す。
図１３（Ｂ）を参照するに、この場合には、前記Ｈ2−Ｂａｋｅ工程の後、前記減圧ＣＶＤ装置中にシランガスとジボランガスとを、前記４００〜５５０℃の所定のプロセス温度において、それぞれ例えば１〜１０Ｐａおよび１×１０-4〜１×１０-2Ｐａの分圧で導入し、所望のソース領域１１Ｓおよびドレイン領域１１Ｄを形成することができる。
さらに図１３（Ｃ）に示すように、図１３（Ａ）のプロセスにおいて、必要に応じてＰｏｓｔＥｔｃｈ工程は省略することも可能である。

［第４実施例］
図１４は、先の図１１（Ｄ）の工程あるいは図１３（Ａ）〜（Ｃ）のプロセスで使われる減圧ＣＶＤ装置４０の構成を示す図である。
図１４を参照するに、前記減圧ＣＶＤ装置４０は、図１３（Ａ）〜（Ｃ）のプロセスが実行されるＣＶＤ反応炉４１が、窒素ガスなどの不活性ガスを充填された基板搬送室４２を介して前処理室４３と結合された、いわゆるクラスタ型の基板処理装置であり、図１３（Ｃ）の状態の構造を有する被処理基板Ｗが、図示を省略したゲートバルブ介して前記基板搬送室４２に導入され、前記基板搬送室４２から前処理室４３に搬送される。
前記前処理室４３では、基板表面の自然酸化膜を除去する前処理工程が、例えば希フッ酸（ＤＨＦ）処理および水洗処理により、あるいは水素ラジカルクリーニング処理により、あるいはＨＦ気相処理により行われる。
前記前処理工程が終わった被処理基板は、前記基板搬送室４２を介して、大気曝露されることなく、前記ＣＶＤ反応炉４１に搬送され、図１３（Ａ）〜（Ｃ）のいずれかのプロセスが実行される。

［第５実施例］
ところで、先に説明したｐチャネルＭＯＳトランジスタでは、ゲート絶縁膜１２として熱酸化膜あるいはこれよりも比誘電率の高いＳｉＯＮ膜が使われることが多いが、このようなゲート酸化膜１２を形成する場合、ゲート酸化膜１２の形成に先立って、前記シリコン基板１１の表面を水素雰囲気中の熱処理により処理し、自然酸化膜を除去する工程が一般的に行われている。
このような水素雰囲気中での熱処理工程は、前記シリコン基板１１中へのトレンチ１１ＴＡ，１１ＴＢの形成に先立って、前記シリコン基板１１上に素子分離構造１１Ｉが形成されただけの状態において行われるが、かかる処理によりシリコン基板１１の表面から自然酸化膜が完全に除去される結果、基板表面におけるＳｉ原子のピニングが解消し、Ｓｉ原子は、前記素子分離構造１１Ｉにより画成された素子領域１１Ａにおいて、前記シリコン基板１１表面上を自由に移動できるようになる。
このようなシリコン基板１１表面におけるＳｉ原子の自由な移動の結果、前記素子領域１１Ａには、図１５（Ａ）〜（Ｃ）に示すような凹凸が形成される。ただし図１５（Ａ）は、前記シリコン基板１１のうち、前記素子分離領域１１Ｉおよび前記素子領域１１Ａを含む部分の平面図を、図１５（Ｂ）は、図１５（Ａ）のゲート幅方向断面図を、さらに図１５（Ｃ）は、図１５（Ｂ）の構造において前記素子領域１１Ａ中にトレンチ１１ＴＡ，１１ＴＢを形成し、これをｐ型ＳｉＧｅ混晶層１４Ａ，１４Ｂにより充填した状態を示す。
図１５（Ｂ）を参照するに、前記素子領域１１Ａが比較的大きなゲート幅ＧＷを有している場合、前記素子領域１１Ａ中においては前記シリコン基板１１の表面に凹凸が形成され、この状態で前記素子領域１１Ａ中に図１５（Ｃ）のようにトレンチ１１ＴＡ，１１ＴＢを形成した場合、前記シリコン基板表面の凹凸形状は前記トレンチ１１ＴＡ，１１ＴＢの底部に転写されることになる。
一方、このようなトレンチ１１ＴＡ，１１ＴＢを前記ＳｉＧｅ混晶層領域１４Ａ，１４Ｂにより充填した場合、ＳｉＧｅ混晶層領域１４Ａ，１４Ｂの表面には、結晶成長の際の自己制限効果により平坦な表面が出現する。そこで、このような場合、表面が平坦で底面が波打った形状のＳｉＧｅ混晶層領域が形成されることになるが、このようなＳｉＧｅ混晶層では、結果的にＳｉＧｅ混晶の体積は、図１５（Ｃ）中、点線で示したレベルにおいて増減が相殺され、平坦面上にＳｉＧｅ混晶層が形成された場合と同程度の圧縮応力が、前記チャネル領域において得られることになる。
ところが、前記ゲート幅ＧＷが小さい場合には、図１６（Ａ），１６（Ｂ）に示すように、前記シリコン基板１１の表面には凸面のみが出現し、このためこのような凸面を有するシリコン基板表面にトレンチ１１ＴＡ，１１ＴＢを形成し、これをＳｉＧｅ混晶層領域１４Ａ，１４Ｂにより充填した場合、前記ＳｉＧｅ混晶層領域１４Ａ，１４Ｂは、前記自己制限効果の結果平坦面を有するため、前記ＳｉＧｅ混晶層領域１４Ａ，１４Ｂの底面を画成する凸面の効果により、実効的な体積が減少してしまい、前記チャネル領域に作用する圧縮応力は実質的に減少してしまう。
そこで、本実施例では前記ゲート絶縁膜１２の形成直前に行われるシリコン基板表面の自然酸化膜除去処理を、水素を含まない雰囲気中、すなわち例えば窒素、ＡｒあるいはＨｅ雰囲気中、９００℃を超えない温度で実行する。
かかる水素を含まない低温での自然酸化膜除去処理の結果、図１６（Ｃ）に示すように前記トレンチ１１Ａ，１１Ｂの底面における凸面の形成が抑制され、かかるトレンチ１１Ａ，１１Ｂを充填するＳｉＧｅ混晶層１４Ａ，１４Ｂの実効的な体積減少が回避される。すなわち、本実施例の構成により、前記チャネル領域に大きな一軸性圧縮応力を誘起することが可能になる。

［第６実施例］
ところで、図１１（Ｄ）の工程では、前記トレンチ１１ＴＡ，１１ＴＢをＳｉＧｅ混晶層１４Ａ，１４Ｂによりそれぞれ充填する際に、前記ポリシリコンゲート電極１３の表面が露出していると、この部分にもＳｉＧｅ混晶層の体積が生じてしまう。
そこで、図１１（Ｄ）の工程では、前記ポリシリコンゲート電極１３を形成する際に、図１７（Ａ）に示すように、前記ポリシリコンゲート電極１３が形成されるポリシリコン膜１３Ｍ上に、前記ポリシリコンゲート電極１３に対応してマスクＭを、シリコン酸化膜あるいはシリコン窒化膜により形成し、図１７（Ｂ）の工程において、図１７（Ａ）の構造を、水素／ジボランガス混合雰囲気に、３００〜５５０℃の温度で曝露し、前記ポリシリコン膜１３Ｍ上に、前記ゲート電極１３の形成領域に対応して、Ｂ膜１３Ｂｏを、１〜１０ｎｍの厚さに形成する。
そこで、図１７（Ｃ）の工程において前記ポリシリコン膜１３Ｍをパターニングしてゲート電極１３を形成し、さらに側壁絶縁膜１３Ａ，１３Ｂを形成した場合（図１７（Ｃ）では熱酸化膜１２Ｉの図示は省略している）、前記ポリシリコンゲート電極１３の上部には、前記ボロンマスクパターン１３Ｂｏが形成されている。
このようなボロンマスクパターン１３Ｂｏ上にはＳｉＧｅ層の成長は生じないため、図１１（Ｄ）の工程において前記ＳｉＧｅ混晶層１４Ａ，１４Ｂを前記トレンチ１１ＴＡ，１１ＴＢ中に成長させても、同じＳｉＧｅ混晶層が前記ポリコンゲート電極１３上に成長することはない。
なお、図１７（Ｂ）の工程において、前記ポリシリコン膜１３Ｍのうち、ポリシリコンゲート電極１３を形成する部分を選択的にｐ型にドープすることも可能である。
以上、本発明を好ましい実施例について説明したが、本発明は特許請求の範囲に記載した要旨内において様々な変形・変更が可能である。
（付記１）
チャネル領域を含むシリコン基板と、
前記シリコン基板上、前記チャネル領域に対応してゲート絶縁膜を介して形成され、対向する一対の側壁面上に側壁絶縁膜をそれぞれ担持するゲート電極と、
前記シリコン基板中、前記ゲート電極の両側に前記チャネル領域を挟んでそれぞれ形成されたｐ型拡散領域よりなるソースエクステンション領域およびドレインエクステンション領域と、
前記シリコン基板中、前記一対の側壁絶縁膜の外側に、それぞれ前記ソースエクステンション領域およびドレインエクステンション領域に連続して形成されたｐ型拡散領域よりなるソース領域およびドレイン領域と、
前記シリコン基板中、前記一対の側壁絶縁膜の外側に、前記ソースおよびドレイン領域により包まれるように、前記シリコン基板に対してエピタキシャルに形成された一対のＳｉＧｅ混晶層領域とよりなり、
前記一対のＳｉＧｅ混晶層領域の各々は、前記ゲート絶縁膜とシリコン基板とのゲート絶縁膜界面よりも高いレベルまで成長しており、
前記一対のＳｉＧｅ混晶層領域の各々は、互いに対向する側壁面が、前記シリコン基板の主面に対してそれぞれ異なった角度をなす複数のファセットより構成されていることを特徴とする半導体装置。
（付記２）
前記シリコン基板は（１００）面を主面として有し、前記ゲート電極は、前記シリコン基板上を略＜１１０＞方向または略＜１００＞方向に延在することを特徴とする付記１記載の半導体装置。
（付記３）
前記ＳｉＧｅ混晶層領域の各々は、原子濃度で２０％を超えるＧｅを含むことを特徴とする付記１または２記載の半導体装置。
（付記４）
前記原子濃度は、４０％を超えないことと特徴とする付記３記載の半導体装置。
（付記５）
前記ＳｉＧｅ混晶層領域の各々は、前記ゲート絶縁膜とシリコン基板との界面より下の部分が２０〜７０ｎｍの厚さを有し、前記ゲート絶縁膜とシリコン基板との界面以上の部分が０〜３０ｎｍの厚さを有することを特徴とする付記１〜４のうち、いずれか一項記載の半導体装置。
（付記６）
前記複数のファセットの各々は、平坦面を有することを特徴とする付記１〜５のうち、いずれか一項記載の半導体装置。
（付記７）
前記複数のファセットの各々は、結晶面により画成されることを特徴とする付記１〜６のうち、いずれか一項記載の半導体装置。
（付記８）
前記複数のファセットは、前記ＳｉＧｅ混晶層領域のうち、前記ゲート絶縁膜界面よりも上の最上部において、互いに対向するＳｉＧｅ混晶層領域の側壁面間の距離が、前記シリコン基板表面から上方に向かって増大するように形成された最上部ファセットを含むことを特徴とする付記１〜７のうち、いずれか一項記載の半導体装置。
（付記９）
前記複数のファセットは、前記主面に対して垂直方向に延在する垂直ファセットを含むことを特徴とする付記１〜８のうち、いずれか一項記載の半導体装置。
（付記１０）
前記複数のファセットは、互いに対向するＳｉＧｅ混晶層領域の側壁面間の距離が、下方に向かって減少するように形成されたファセットを含むことを特徴とする付記１〜９のうち、いずれか一項記載の半導体装置。
（付記１１）
前記複数のファセットは、互いに対向するＳｉＧｅ混晶層領域の側壁面間の距離が、上方に向かって減少するように形成されたファセットを含むことを特徴とする付記１〜１０のうち、いずれか一項記載の半導体装置。
（付記１２）
前記複数のファセットは、前記基板主面に対して垂直方向に延在する垂直ファセットを、前記最上部ファセットに連続して含み、前記垂直ファセットは、前記ＳｉＧｅ混晶層領域の最上部の下に形成されるＳｉＧｅ混晶層領域主部の側壁面を画成することを特徴とする付記８記載の半導体装置。
（付記１３）
前記複数のファセットは、前記主部の直下に形成され前記ＳｉＧｅ混晶層領域の底面を含む前記ＳｉＧｅ混晶層領域の最下部において、互いに対向するＳｉＧｅ混晶層領域の側壁面間の距離が、上方に向かって減少するように形成されたファセットを、前記垂直ファセットに連続して含むことを特徴とする付記１２記載の半導体装置。
（付記１４）
前記複数のファセットは、互いに対向するＳｉＧｅ混晶層領域の側壁面間の距離が、下方に向かって減少するように形成された主部ファセットを、前記最上部ファセットに連続して含み、前記主部ファセットは、前記ＳｉＧｅ混晶層領域の最上部の直下に形成されるＳｉＧｅ混晶層領域主部の側壁面を画成し、
さらに前記複数のファセットは、前記主部の直下に形成され前記ＳｉＧｅ混晶層領域の底面を含む前記ＳｉＧｅ混晶層領域の最下部において、互いに対向するＳｉＧｅ混晶層領域の側壁面間の距離が、上方に向かって減少するように形成された下部ファセットを、前記主部ファセットに連続して含むことを特徴とする付記８記載の半導体装置。
（付記１５）
前記主部ファセットおよび下部ファセットは、実質的に（１１１）面あるいはこれに結晶学的に等価な面により構成されることを特徴とする付記１４記載の半導体装置。
（付記１６）
前記複数のファセットは、互いに対向するＳｉＧｅ混晶層領域の側壁面間の距離が上方に向かって減少するように形成された主部ファセットを、前記最上部ファセットに連続して含み、前記主部ファセットは、前記ＳｉＧｅ混晶層領域最上部の直下に形成されるＳｉＧｅ混晶層主部の側壁面を画成することを特徴とする付記８記載の半導体装置。
（付記１７）
前記各々のＳｉＧｅ混晶層領域上には、シリサイド膜が形成されており、前記シリサイド膜は、実質的にＧｅを含まないことを特徴とする付記１〜１６のうち、いずれか一項記載の半導体装置。
（付記１８）
前記各々のＳｉＧｅ混晶層領域上には、ｐ型Ｓｉ層がエピタキシャルに形成されており、前記ｐ型Ｓｉ層中にはシリサイド層が形成されていることを特徴とする付記１〜１６のうち、いずれか一項記載の半導体装置。
（付記１９）
前記シリサイド層の下面は、前記ゲート絶縁膜とシリコン基板との界面よりも上に位置するように形成されることを特徴とする付記１８記載の半導体装置。
（付記２０）
前記ｐ型Ｓｉ層は、Ｇｅを実質的に含まないことを特徴とする付記１８または１９記載の半導体装置。
（付記２１）
チャネル領域の両側にＳｉＧｅ圧縮応力発生領域を有する半導体装置の製造方法であって、
シリコン基板上にゲート絶縁膜を形成する工程と、
前記シリコン基板上に、前記ゲート絶縁膜を介してゲート電極を、前記チャネル領域に対応して形成する工程と、
前記シリコン基板中、前記ゲート電極の両側に、一対のｐ型拡散領域を形成する工程と、
前記シリコン基板中、前記ゲート電極の両側に、前記チャネル領域からそれぞれの側壁絶縁膜を隔てて、一対のｐ型拡散領域を形成する工程と、
前記シリコン基板中、それぞれソースおよびドレイン領域に対応して、エッチングにより、一対の、各々は複数のファセットで画成された側壁面を有するトレンチを、前記トレンチの側壁面と底面とが、前記ソース領域あるいはドレイン領域を構成するｐ型拡散領域により連続的に覆われるように形成する工程と、
前記トレンチを、ｐ型ＳｉＧｅ層のエピタキシャル成長により充填する工程とよりなり、
前記ｐ型ＳｉＧｅ層のエピタキシャル成長は、４００〜５５０℃の温度において実行されることを特徴とする半導体装置の製造方法。
（付記２２）
前記ｐ型ＳｉＧｅ層のエピタキシャル成長に先立って、前記トレンチの露出表面に対し、クリーニングおよび自然酸化膜除去を含む前処理を行う工程と、前記前処理工程の後、前記トレンチの露出表面に対し、水素雰囲気中で熱処理を行う工程とを含むことを特徴とする付記２１記載の半導体装置の製造方法。
（付記２３）
前記水素雰囲気中の熱処理工程は、前記ＳｉＧｅ層のエピタキシャル成長と同じ温度で実行されることを特徴とする付記２２記載の半導体装置の製造方法。
（付記２４）
チャネル領域の両側にＳｉＧｅ圧縮応力発生領域を有する半導体装置の製造方法であって、
シリコン基板上にゲート絶縁膜を形成する工程と、
前記シリコン基板上に、前記ゲート絶縁膜を介してゲート電極を、前記チャネル領域に対応して形成する工程と、
前記シリコン基板中、前記ゲート電極の両側に、一対のｐ型拡散領域を形成する工程と、
前記シリコン基板中、それぞれソースおよびドレイン領域に対応して、エッチングにより、一対の、各々は複数のファセットで画成された側壁面を有するトレンチを、前記チャネル領域から離間して形成する工程と、
前記トレンチの側壁面と底面を、ｐ型にドープされたＳｉエピタキシャル層により覆う工程と、
前記Ｓｉエピタキシャル層上にｐ型ＳｉＧｅ混晶層をエピタキシャル成長させ、前記トレンチを充填する工程とよりなり、
前記ｐ型ＳｉＧｅ層のエピタキシャル成長は、４００〜５５０℃の温度において実行されることを特徴とする半導体装置の製造方法。
（付記２５）
前記ｐ型Ｓｉ層のエピタキシャル成長に先立って、前記トレンチの露出表面に対し、クリーニングおよび自然酸化膜除去を含む前処理を行う工程と、前記前処理工程の後、前記トレンチの露出表面に対し、水素雰囲気中で熱処理を行う工程とを含むことを特徴とする付記２４記載の半導体装置の製造方法。
（付記２６）
前記水素雰囲気中の熱処理工程は、前記ｐ型ＳｉＧｅ混晶層のエピタキシャル成長と同じ温度で実行されることを特徴とする付記２５記載の半導体装置の製造方法。
（付記２７）
前記ｐ型ＳｉＧｅ混晶層のエピタキシャル成長は、低圧ＣＶＤ法により、Ｓｉ気相原料とＧｅ気相原料に、ｐ型ドーパントガスを添加して実行されることを特徴とする付記２１〜２６のうち、いずれか一項記載の半導体装置の製造方法。
（付記２８）
前記ｐ型ＳｉＧｅ混晶層のエピタキシャル成長は、前記Ｓｉ気相原料とＧｅ気相原料とを、前記ＳｉＧｅ混晶層中のＧｅ濃度が２０％以上、２８％未満となるような流量で供給しながら実行されることを特徴とする付記２７記載の半導体装置の製造方法。
（付記２９）
前記ｐ型ＳｉＧｅ層のエピタキシャル成長は、前記シリコン基板表面とゲート絶縁膜との界面を越えて実行されることを特徴とする付記２１〜２８のうち、いずれか一項記載の半導体装置の製造方法。
（付記３０）
さらに、前記ｐ型ＳｉＧｅ混晶層のエピタキシャル成長工程の後、前記ｐ型ＳｉＧｅ混晶層上に、Ｓｉを主とし、Ｇｅを実質的に含まないｐ型半導体層を、エピタキシャル成長する工程を含むことを特徴とする付記２１〜２９のうち、いずれか一項記載の半導体装置の製造方法。
（付記３１）
さらに、前記ｐ型ＳｉＧｅ混晶層のエピタキシャル成長工程の後、前記ｐ型ＳｉＧｅ混晶層上に、Ｓｉを主とし、Ｇｅ濃度が２０％を超えないｐ型半導体よりなるキャップ層を、エピタキシャル成長する工程を含むことを特徴とする付記２１〜２９のうち、いずれか一項記載の半導体装置。
（付記３２）
前記ｐ型キャップ層をエピタキシャル成長する工程は、前記ｐ型ＳｉＧｅ混晶層のエピタキシャル成長工程と実質的に同一温度、あるいはそれ以下の温度で実行されることを特徴とする付記２９または３０記載の半導体装置の製造方法。
（付記３３）
さらに前記キャップ層上にシリサイド膜を、前記シリサイド膜の下面が前記キャップ層とｐ型ＳｉＧｅ混晶層の界面を越えないように形成する工程を含むことを特徴とする付記３１または３２記載の半導体装置の製造方法。
（付記３４）
前記キャップ層の形成工程の後、前記シリサイド膜の前に、前記側壁絶縁膜の表面を、エッチングガスにより、前記ｐ型ＳｉＧｅ混晶層のエピタキシャル成長工程と実質的に同一温度、あるいはそれ以下の温度で処理する工程を含むことを特徴とする付記３３記載の半導体装置の製造方法。
（付記３５）
前記ｐ型ＳｉＧｅ混晶層をエピタキシャル成長する工程は、前記ゲート電極表面をボロン膜で覆った状態で実行されることを特徴とする付記２１〜３４のうち、いずれか一項記載の半導体装置の製造方法。
（付記３６）
前記トレンチを形成する工程は、ドライエッチング工程とウェットエッチング工程とを含むことを特徴とする付記２１〜３５のうち、いずれか一項記載の半導体装置の製造方法。
（付記３７）
前記ゲート絶縁膜を形成する工程は、前記シリコン基板表面から自然酸化膜を除去する工程と、
前記自然酸化膜を除去したシリコン基板表面に、前記ゲート絶縁膜を形成する工程とよりなり、
前記自然酸化膜を除去する工程は、水素を含まない非酸化雰囲気中、９００℃以下の温度で熱処理する工程よりなることを特徴とする付記２１〜３６のうちいずれか一項記載の半導体装置の製造方法。
ＳｉＧｅ混晶層を圧縮応力源として使う半導体装置の原理を示す図である。 従来の、ＳｉＧｅ混晶層を圧縮応力源として使う半導体装置の構成を示す図である。 本発明の第１実施例による半導体装置の構成を示す図である。 （Ａ）〜（Ｃ）は、図３の半導体装置の変形例を示す図である。 （Ｄ）〜（Ｅ）は、図３の半導体装置の変形例を示す別の図である。 （Ａ），（Ｂ）は、本発明第１実施例による様々な半導体装置のトレンチ形成工程を示す図である。 （Ｃ），（Ｄ）は、本発明第１実施例による様々な半導体装置のトレンチ形成工程を示す別の図である。 本発明第１実施例による半導体装置のパラメータを規定する図である。 本発明の一変形例による半導体装置の製造工程を示す図である。 （Ａ），（Ｂ）は、本発明の第２実施例による、図５（Ｄ）の半導体装置の製造工程を示す図（その１）である。 （Ｄ）〜（Ｅ）は、本発明の第２実施例による、図５（Ｄ）の半導体装置の製造工程を示す図（その２）である。 図５（Ｄ）の半導体装置のパラメータを規定する図である。 （Ａ）〜（Ｃ）は、それぞれ本発明の第３実施例による半導体装置の様々な製造方法を示す図である。 本発明の第４実施例によるクラスタ型基板処理装置をつかったＳｉＧｅ混晶層の成長方法を示す図である。 （Ａ）〜（Ｃ）は、本発明の第５実施例に関連した、本発明の課題を説明する図である。 （Ａ）〜（Ｄ）は、本発明の第５実施例を説明する図である。 （Ａ）〜（Ｃ）は、本発明の第６実施例を説明する図である。
符号の説明
１１ シリコン基板
１１Ａ 素子領域
１１Ｉ 素子分離構造
１１ＴＡ，１１ＴＢ トレンチ
１１Ｓ，１１Ｄ ソース／ドレイン領域
１１ａ，１１ｂ ソース／ドレインエクステンション領域
１１ｐ ポケット注入領域
１２ ゲート絶縁膜
１２Ｉ 熱酸化膜
１３ ゲート電極
１３Ａ，１３Ｂ 側壁絶縁膜
１３Ｂｏ Ｂ膜
１３Ｍ ポリシリコン膜
１４Ａ，１４Ｂ ｐ型ＳｉＧｅ混晶層領域
１４ａ〜１４ｅ ファセット
１５Ａ，１５Ｂ ｐ型Ｓｉエピタキシャル層
１６Ａ，１６Ｂ，１６Ｃ シリサイド層
４０ クラスタ型基板処理装置
４１ ＣＶＤ反応炉
４２ 基板搬送室
４３ 前処理室
Ｍ マスク

Claims (12)

  1. チャネル領域を含むシリコン基板と、
    前記シリコン基板上に、前記チャネル領域に対応してゲート絶縁膜を介して形成され、対向する一対の側壁面上に側壁絶縁膜をそれぞれ担持するゲート電極と、
    前記シリコン基板中に、前記ゲート電極の両側に前記チャネル領域を挟んでそれぞれ形成されたｐ型拡散領域よりなるソースエクステンション領域およびドレインエクステンション領域と、
    前記シリコン基板中に、それぞれ前記ソースエクステンション領域およびドレインエクステンション領域のチャネル領域側とは反対側に結合して形成されたｐ型拡散領域よりなるソース領域およびドレイン領域と、
    前記シリコン基板中に、前記ソースエクステンション領域およびドレインエクステンション領域のチャネル領域とは反対側に、前記ソースおよびドレイン領域により包まれるように、前記シリコン基板に対してエピタキシャルに形成された一対のＳｉＧｅ混晶層領域と、を有し、
    前記一対のＳｉＧｅ混晶層領域の各々は、前記ＳｉＧｅ混晶層領域の上部領域の下に形成されるＳｉＧｅ混晶層領域主部及びＳｉＧｅ混晶層領域の下部領域の側壁面を画成する複数のファセットを含み、
    前記ＳｉＧｅ混晶層領域の上部領域は、前記ゲート絶縁膜と前記シリコン基板との界面よりも上側の領域であり、前記ＳｉＧｅ混晶層領域の上部領域は、平坦な結晶面であって、互いに対向するＳｉＧｅ混晶層領域の側壁面間の距離が、前記シリコン基板表面から上方に向かって増大するように形成された上部ファセットを含み、
    前記複数のファセットは、
    平坦な結晶面であって、前記上部ファセットの下方に前記上部ファセットと連続して存在し、互いに対向するＳｉＧｅ混晶層領域の側壁面間の距離が、下方に向かって減少するように前記ＳｉＧｅ混晶層領域の上部領域の直下に形成された前記ＳｉＧｅ混晶層領域主部の側壁面となる主部ファセットと、
    平坦な結晶面であって、前記主部ファセットの下方に前記主部ファセットと連続して存在し、互いに対向するＳｉＧｅ混晶層領域の側壁面間の距離が、下方に向かって増大するように前記ＳｉＧｅ混晶層領域主部の直下に形成され前記ＳｉＧｅ混晶層領域の底面を含む前記ＳｉＧｅ混晶層領域の下部領域の側壁面となる下部ファセットとを含むことを特徴とする半導体装置。
  2. 前記一対のＳｉＧｅ混晶層領域の各々は、前記ゲート絶縁膜とシリコン基板とのゲート絶縁膜界面よりも高いレベルまで成長していることを特徴とする請求項１記載の半導体装置。
  3. 前記シリコン基板は（００１）面を主面として有し、前記ゲート電極は、前記シリコン基板上を略＜１１０＞方向または略＜１００＞方向に延在することを特徴とする請求項１記載の半導体装置。
  4. 前記ＳｉＧｅ混晶層領域の各々は、原子濃度で２０％を超えるＧｅを含むことを特徴とする請求項１〜３のうち、いずれか一項記載の半導体装置。
  5. 前記原子濃度は、４０％を超えないことと特徴とする請求項４記載の半導体装置。
  6. 前記ＳｉＧｅ混晶層領域の各々は、前記ゲート絶縁膜とシリコン基板との界面より下の部分が２０〜７０ｎｍの厚さを有し、前記ゲート絶縁膜とシリコン基板との界面以上の部分が０ｎｍを除く０〜３０ｎｍの厚さを有することを特徴とする請求項１〜５のうち、いずれか一項記載の半導体装置。
  7. 前記主部ファセットおよび下部ファセットは、実質的に（１１１）面あるいはこれに結晶学的に等価な面により構成されることを特徴とする請求項１〜６のうち、いずれか一項記載の半導体装置。
  8. 前記各々のＳｉＧｅ混晶層領域上には、シリサイド膜が形成されており、前記シリサイド膜は、実質的にＧｅを含まないことを特徴とする請求項１〜７のうち、いずれか一項記載の半導体装置。
  9. 前記各々のＳｉＧｅ混晶層領域上には、ｐ型Ｓｉ層がエピタキシャルに形成されており、前記ｐ型Ｓｉ層中にはシリサイド層が形成されていることを特徴とする請求項１〜８のうち、いずれか一項記載の半導体装置。
  10. 前記シリサイド層の下面は、前記界面よりも上に位置するように形成されることを特徴とする請求項８記載の半導体装置。
  11. 前記ｐ型Ｓｉ層は、Ｇｅを実質的に含まないことを特徴とする請求項９記載の半導体装置。
  12. 素子分離領域とゲート絶縁膜とを含むシリコン基板と、
    前記シリコン基板上に、前記ゲート絶縁膜を介して形成され、対向する一対の側壁面上に側壁絶縁膜をそれぞれ担持するゲート電極と、
    前記シリコン基板中に、前記ソースエクステンション領域およびドレインエクステンション領域によって挟まれ、前記ゲート電極と前記素子分離領域に対応して形成されたチャネル領域と、
    前記シリコン基板中に、それぞれ前記ソースエクステンション領域およびドレインエクステンション領域の前記チャネル領域側とは反対側に結合して形成されたｐ型拡散領域よりなるソース領域およびドレイン領域と、
    前記シリコン基板中に、前記ｐ型拡散領域よりなるソース領域およびドレイン領域と前記素子分離領域に囲まれるように、前記シリコン基板に対してエピタキシャルに前記シリコン基板中に形成された一対のＳｉＧｅ混晶層領域と、を有し、
    前記一対のＳｉＧｅ混晶層領域の各々は、
    平坦な第１ファセットを含む側壁面を有し前記ＳｉＧｅ混晶層領域の上面を確定する上部領域と、
    前記上部領域の直下に形成され、側壁面を確定する平坦な第２ファセットを有する主部領域と、
    前記主部領域の直下に形成され、側壁面を確定する平坦な第３ファセットとを有し前記ＳｉＧｅ混晶層領域の底面を確定する下部領域とからなり、
    前記上部領域は、前記ＳｉＧｅ混晶層領域のうち、前記ゲート絶縁膜と前記シリコン基板との界面よりも上側の領域であり、互いに対向するＳｉＧｅ混晶層領域では、前記第１ファセット間の距離が、前記シリコン基板表面から上方に向かって増大し、
    前記上部領域の側壁面は、前記上部領域直下の主部領域の第２ファセットに連続し、互いに対向するＳｉＧｅ混晶層領域の間では、前記第２ファセットの距離が下方に向かって減少し、
    前記第２ファセットは、前記主部領域直下の下部領域の第３ファセットに連続し、互いに対向するＳｉＧｅ混晶層領域では、前記第３ファセット間の距離が、下方に向かって増大することを特徴とする半導体装置。
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