KR100657395B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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아키라 가타가미
아키요시 하타다
마사시 시마
나오요시 다무라
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후지쯔 가부시끼가이샤
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Abstract

본 발명은 p형 채널을 갖는 반도체 장치에서, 상기 p형 채널 영역에 일축성 압축 응력을 SiGe 혼정층(mixed crystal region)으로부터 인가하고, 상기 채널 영역에서의 홀 이동도를 향상시키는 것을 과제로 한다.
실리콘 기판 중, 소스 영역 및 드레인 영역에 대응하여 트렌치를 형성하고, 상기 트렌치를 SiGe 혼정층에 의해 에피택셜(Epitaxial)로 충전할 때에, 상기 트렌치의 측벽면을 복수의 파셋트(facet)에 의해 획정하고, 또한, SiGe 혼정층 중의 Ge원자 농도를 20%를 초과하여 증대시킨다.
반도체, 트렌치, 파셋트, 혼정층, 에피택셜 성장, 확산

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD OF THE SAME}
도 1은 SiGe 혼정층을 압축 응력원으로서 사용하는 반도체 장치의 원리를 나타내는 도면.
도 2는 종래의 SiGe 혼정층을 압축 응력원으로서 사용하는 반도체 장치의 구성을 나타내는 도면.
도 3은 본 발명의 제 1 실시예에 의한 반도체 장치의 구성을 나타내는 도면.
도 4의 (a)~(c)는 도 3의 반도체 장치의 변형예를 나타내는 도면.
도 5의 (d)~(f)는 도 3의 반도체 장치의 변형예를 나타내는 다른 도면.
도 6의 (a), (b)는 본 발명의 제 1 실시예에 의한 다양한 반도체 장치의 트렌치 형성 공정을 나타내는 도면.
도 7의 (c), (d)는 본 발명의 제 1 실시예에 의한 다양한 반도체 장치의 트렌치 형성 공정을 나타내는 다른 도면.
도 8은 본 발명의 제 1 실시예에 의한 반도체 장치의 파라미터를 규정하는 도면.
도 9는 본 발명의 일 변형예에 의한 반도체 장치의 제조 공정을 나타내는 도면.
도 10의 (a), (b)는 본 발명의 제 2 실시예에 의한, 도 5의 (d)의 반도체 장치의 제조 공정을 나타내는 도면(그 1).
도 11의 (c)~(e)는 본 발명의 제 2 실시예에 의한, 도 5의 (d)의 반도체 장치의 제조 공정을 나타내는 도면(그 2).
도 12는 도 5의 (d)의 반도체 장치의 파라미터를 규정하는 도면.
도 13의 (a)~(c)는 각각 본 발명의 제 3 실시예에 의한 반도체 장치의 다양한 제조 방법을 나타내는 도면.
도 14는 본 발명의 제 4 실시예에 의한 클러스터형 기판 처리 장치를 사용한 SiGe 혼정층의 성장 방법을 나타내는 도면.
도 15의 (a)~(c)는 본 발명의 제 5 실시예에 따른, 본 발명의 과제를 설명하는 도면.
도 16의 (a)~(c)는 본 발명의 제 5 실시예를 설명하는 도면.
도 17의 (a)~(c)는 본 발명의 제 6 실시예를 설명하는 도면.
*도면의 주요 부분에 대한 부호의 설명*
11 : 실리콘 기판
11A : 소자 영역
11I : 소자 분리 구조
11TA, 11TB : 트렌치
11S, 11D : 소스/드레인 영역
11a, 1lb : 소스/드레인 익스텐션 영역
11p : 포켓 주입 영역
12 : 게이트 절연막
12I : 열산화막
13 : 게이트 전극
13A, 13B : 측벽 절연막
13Bo : B막
13M : 폴리실리콘막
14A, 14B : p형 SiGe 혼정층 영역
14a~14e : 파셋트
15A, 15B : p형 Si에피택셜층
16A, 16B, 16C : 실리사이드층
40 : 클러스터형 기판 처리 장치
41 : CVD 반응로(爐)
42 : 기판 반송 챔버
43 : 사전 처리 챔버
M : 마스크
본 발명은 일반적으로 반도체 장치에 관한 것으로, 특히 구부러짐 인가에 의 해 동작 속도를 향상시킨 반도체 장치 및 그 제조 방법에 관한 것이다.
미세화 기술의 진보에 따라, 오늘날에는 1OOnm 이하의 게이트 길이를 갖는 초미세화·초고속 반도체 장치가 가능해졌다.
이러한 초미세화 및 초고속 트랜지스터에서는 게이트 전극 바로 아래의 채널 영역의 면적이 종래의 반도체 장치와 비교해서 매우 작고, 이 때문에 채널 영역을 주행하는 전자 또는 홀의 이동도(度)는 이러한 채널 영역에 인가된 응력에 의해 큰 영향을 받는다. 그래서, 이러한 채널 영역에 인가되는 응력을 최적화하고, 반도체 장치의 동작 속도를 향상시키는 시도가 많이 행해지고 있다.
일반적으로 실리콘 기판을 채널로 하는 반도체 장치에서는 전자의 이동도보다도 홀의 이동도 쪽이 작고, 이 때문에 홀을 캐리어로 하는 p채널 M0S트랜지스터의 동작 속도를 향상시키는 것이, 반도체 집적 회로 장치의 설계시에 중요 과제로 되어 있다.
이러한 p채널 M0S트랜지스터에서는 채널 영역에 일축성(一軸性)의 압축 응력을 인가함으로써 캐리어의 이동도가 향상하는 것이 알려져 있으며, 채널 영역에 압축 응력을 인가하는 수단으로서, 도 1에 나타내는 개략적 구성이 제안되어 있다.
도 1을 참조하여, 실리콘 기판(1) 위에는 채널 영역에 대응하여 게이트 전극(3)이 게이트 절연막(2)을 통해서 형성되어 있으며, 상기 실리콘 기판(1) 중에는 상기 게이트 전극(3)의 양측에 채널 영역을 획정하도록, p형 확산 영역(1a 및 1b)이 형성되어 있다. 또한, 상기 게이트 전극(3)의 측벽에는 상기 실리콘 기판(1)의 표면의 일부도 덮도록 측벽 절연막(3A, 3B)이 형성되어 있다.
상기 확산 영역(1a, 1b)은 각각 M0S트랜지스터의 소스 및 드레인 익스텐션 영역으로서 작용하고, 상기 확산 영역 1a로부터 1b에 상기 게이트 전극(3) 바로 아래의 채널 영역이 수송되는 홀의 흐름이 상기 게이트 전극(3)에 인가된 게이트 전압에 의해 제어된다.
도 1의 구성에서는 또한, 상기 실리콘 기판(1) 중, 상기 측벽 절연막(3A 및 3B)의 각각 외측에, SiGe 혼정층(1A, 1B)이 실리콘 기판(1)에 대하여 에피택셜로 형성되어 있으며, 상기 SiGe 혼정층(1A, 1B) 중에는 각각 상기 확산 영역(1a 및 1b)에 연속하는 p형의 소스 및 드레인 영역이 형성되어 있다.
도 1의 구성의 MOS트랜지스터에서는 상기 SiGe 혼정층(1A, 1B)이 실리콘 기판(1)에 대하여 보다 큰 격자정수를 갖기 때문에, 상기 SiGe 혼정층(1A, 1B) 중에는 화살표 a로 나타내는 압축 응력이 형성되고, 그 결과, SiGe 혼정층(1A, 1B)은 화살표 b로 나타내는 상기 실리콘 기판(1)의 표면에 대략 수직인 방향으로 구부러진다.
상기 SiGe 혼정층(1A, 1B)은 실리콘 기판(1)에 대하여 에피택셜로 형성되어 있기 때문에, 이러한 화살표 b로 나타내는 SiGe 혼정층(1A, 1B)에서의 구부러짐은 대응하는 구부러짐을 상기 실리콘 기판 중의 상기 채널 영역에, 화살표 c로 나타낸 바와 같이 유기(誘起)하지만, 이러한 구부러짐에 따라, 상기 채널 영역에는 화살표 d로 나타낸 바와 같이 일축성의 압축 응력이 유기된다.
도 1의 M0S트랜지스터에서는 채널 영역에 이러한 일축성의 압축 응력이 인가된 결과, 상기 채널 영역을 구성하는 Si결정의 대칭성이 국소적으로 변조되고, 또 한, 이러한 대칭성의 변화에 따라서, 무거운 홀의 가전자대(valence band)와 가벼운 홀의 가전자대의 쇠퇴가 풀리기 때문에, 채널 영역에서의 홀 이동도가 증대하고, 트랜지스터의 동작 속도가 향상된다. 이러한 채널 영역에 국소적으로 유기된 응력에 의한 홀 이동도의 증대 및 이에 따른 트랜지스터 동작 속도의 향상은 특히 게이트 길이가 1OOnm 이하인 초미세화 반도체 장치에서 현저하게 나타난다.
[특허문헌 1] 미국 특허 제6621131호 공보
[특허문헌 2] 일본국 특개2004-31753호 공보
[비특허문헌 1] Thompson, S.E., et al., IEEE Transactions on Electron Devices, vol.51, No.11, November, 2004, pp. 1790-1797
도 2는 비특허문헌 1에 기재된, 이러한 원리에 입각한 MOS트랜지스터의 구성을, 도 3은 도 2의 MOS트랜지스터의 보다 개략화된 구성을 나타내는 도면이다. 단, 도면 중, 앞서 설명한 부분에는 동일한 참조 부호를 첨부하고, 설명을 생략한다.
도 2을 참조하여, 상기 SiGe 혼정층(1A, 1B)은 실리콘 기판(1) 속에 형성된 각각의 트렌치를 충전하도록 에피택셜로, 도면 중에 점선으로 나타낸 실리콘 기판(1)과 게이트 절연막(2)의 계면보다도 높은 레벨(L)까지 재성장되어 있으며, 또한, 상기 SiGe 혼정층(1A, 1B)을 획정하여 서로 대향하는 측면 영역(1As, 1Bs)은 상기 SiGe 혼정층(1A, 1B) 사이의 간격이 상기 게이트 절연막(2)의 하면으로부터 상기 실리콘 기판(1) 속을 하방을 향해서 연속적으로 증대하는 곡면형 형상으로 형성되어 있다.
또한, 도 2의 종래의 구성에서는 상기 레벨(L)보다도 위까지 성장한 SiGe 혼정층(1A, 1B) 위에 직접적으로 실리사이드층(4)을 형성하고 있다. 이러한 실리사이드층(4)은 폴리실리콘 게이트 전극(3) 위에도 형성되어 있다.
또한, 도 2의 구성에 대응하는 비특허문헌 1에 기재된 MOS트랜지스터에서는 상기 SiGe 혼정층(1A, 1B)으로서, Si0.83Ge0.17 조성의 SiGe 혼정의 사용이 개시되어 있다. 또한, 상기 특허문헌 1에서는 SiGe 혼정층(1A, 1B) 중에서의 Ge 농도로서 15원자%의 값이 개시되어 있으며, 또한, 상기 Ge 농도가 20원자%를 초과하면 에피택시가 손상되는 것이 개시되어 있다.
한편, 이러한 종래의 p채널 M0S트랜지스터에서 더욱 채널 영역에서의 일축성 압축 응력의 응력값을 증대시킬 수 있으면, p채널 M0S트랜지스터의 동작 속도를 더욱 향상시킬 수 있을 것으로 생각된다.
또한, 상기 특허문헌 1에 기재된 종래의 기술에서는 SiGe 혼정층(1A, 1B)의 에피택셜 재성장 공정을 740℃의 온도의 프로세스에서 실행하고 있지만, 이러한 650℃를 초과하는 온도에서의 프로세스는 먼저 형성되어 있는 확산 영역(1a, 1b 또는 1c, 1d)에서의 불순물 원소의 분포 프로파일을 어지럽히게 되고, p채널 M0S트랜지스터에 대해서 원하는 동작 특성을 얻는 것은 곤란하다.
또한, 도 2의 종래의 p채널 MOS트랜지스터에서는 재성장시킨 SiGe 혼정층(1A, 1B) 위에 직접 실리사이드막(4)을 형성하고 있지만, 90nm 노드 이후의 세대에서 사용되는 니켈실리사이드막은 일반적으로 채널에 인장 응력을 축적하기 때문에, 이와 같이, SiGe 혼정층(1A, 1B) 위에 직접적으로 실리사이드층을 형성하면, 상기 SiGe 혼정층(1A, 1B)에 의해 상기 p채널 MOS트랜지스터의 채널 영역에 인가되는 응력이 적어도 부분적으로 상쇄되어 버린다. 또한, 이러한 SiGe 혼정층 위에서의 실리사이드층의 형성은 Ge 농도가 증대함에 따라서 내열성이나 형태(mophology) 등의 열화가 현저해지기 때문에 곤란해지고, 특히, 응력을 증대시키기 때문에 다량의 Ge를 포함시킨 SiGe 혼정층에서는 이러한 실리사이드층의 일반적인 살리사이드 프로세스에 의한 형성은 곤란해진다.
본 발명은 하나의 측면에서, 채널 영역을 포함하는 실리콘 기판과, 상기 실리콘 기판 위, 상기 채널 영역에 대응하여 게이트 절연막을 통해서 형성되며, 대향하는 한 쌍의 측벽면 위에 측벽 절연막을 각각 담지(擔持)하는 게이트 전극과, 상기 실리콘 기판 중, 상기 게이트 전극의 양측에 상기 채널 영역을 사이에 끼워서 각각 형성된 p형 확산 영역에 의해 이루어지는 소스 익스텐션 영역 및 드레인 익스텐션 영역과, 상기 실리콘 기판 중, 상기 한 쌍의 측벽 절연막의 외측에, 각각 상기 소스 익스텐션 영역 및 드레인 익스텐션 영역에 연속해서 형성된 p형 확산 영역에 의해 이루어지는 소스 영역 및 드레인 영역과, 상기 실리콘 기판 중, 상기 한 쌍의 측벽 절연막의 외측에, 상기 소스 및 드레인 영역에 의해 둘러 싸이도록, 상기 실리콘 기판에 대하여 에피택셜로 형성된 한 쌍의 SiGe 혼정층 영역에 의해 이루어지고, 상기 한 쌍의 SiGe 혼정층 영역의 각각은 상기 게이트 절연막과 실리콘 기판의 게이트 절연막 계면보다도 높은 레벨까지 성장하고 있으며, 상기 한 쌍의 SiGe 혼정층 영역의 각각은 서로 대향하는 측벽면이 상기 실리콘 기판의 주면에 대하여 각각 다른 각도를 이루는 복수의 파셋트로 구성되어 있는 반도체 장치를 제공한다.
본 발명은 다른 측면에서, 채널 영역의 양측에 SiGe 압축 응력 발생 영역을 갖는 반도체 장치의 제조 방법으로서, 실리콘 기판 위에, 게이트 절연막을 통해서 게이트 전극을 상기 채널 영역에 대응하여 형성하는 공정과, 상기 실리콘 기판 중, 상기 게이트 전극의 양측에, 한 쌍의 p형 확산 영역을 형성하는 공정과, 상기 실리콘 기판 중, 상기 게이트 전극의 양측에, 상기 채널 영역으로부터 각각의 측벽 절연막을 분리하여, 한 쌍의 p형 확산 영역을 형성하는 공정과, 상기 실리콘 기판 중, 각각 소스 및 드레인 영역에 대응하고, 에칭에 의해 한 쌍의, 각각은 복수의 파셋트로 획정된 측벽면을 갖는 트렌치를 상기 트렌치의 측벽면과 저면이 상기 소스 영역 또는 드레인 영역을 구성하는 p형 확산 영역에 의해 연속적으로 덮여지도록 형성하는 공정과, 상기 트렌치를 p형 SiGe층의 에피택셜 성장에 의해 충전하는 공정에 의해 이루어지며, 상기 p형 SiGe층의 에피택셜 성장은 400~550℃의 온도에서 실행되는 것을 특징으로 하는 반도체 장치의 제조 방법을 제공한다.
본 발명은 또한, 채널 영역의 양측에 SiGe 압축 응력 발생 영역을 갖는 반도체 장치의 제조 방법으로서, 실리콘 기판 위에, 게이트 절연막을 통해서 게이트 전극을 상기 채널 영역에 대응하여 형성하는 공정과, 상기 실리콘 기판 중, 상기 게이트 전극의 양측에, 한 쌍의 p형 확산 영역을 형성하는 공정과, 상기 실리콘 기판 중, 상기 게이트 전극의 양측에, 상기 채널 영역으로부터 각각의 측벽 절연막을 분 리하여 상기 실리콘 기판 중, 각각 소스 및 드레인 영역에 대응하여, 에칭에 의해, 한쌍의, 각각은 복수의 파셋트로 획정된 측벽면을 갖는 트렌치를 상기 채널 영역으로부터 이간하여 형성하는 공정과, 상기 트렌치의 측벽면과 저면을 p형으로 도핑된 Si에피택셜층에 의해 덮는 공정과, 상기 Si에피택셜층 위에 p형 SiGe 혼정층을 에피택셜 성장시키고, 상기 트렌치를 충전하는 공정에 의해 이루어지며, 상기 p형 SiGe층의 에피택셜 성장은 400~550℃의 온도에서 실행되는 것을 특징으로 하는 반도체 장치의 제조 방법을 제공한다.
[제 1 실시예]
도 3은 본 발명의 제 1 실시예에 의한 p채널 MOS트랜지스터(10)의 구성을 나타낸다.
도 3을 참조하여, 상기 p채널 MOS트랜지스터(10)는 (001)면방위의 실리콘 기판 위에, STI형 소자 분리 영역(11I)으로 구성된 n형 소자 영역(11A) 위에 형성되어 있으며, 상기 실리콘 기판(11) 위에는 상기 소자 영역(11A) 중의 채널 영역에 대응하여, 열산화막 또는 SiON막에 의해 이루어지는 고품질 게이트 절연막(12)이 약 1.2nm의 막 두께로 형성되어 있다. 또한, 상기 게이트 절연막(12) 위에는 p형으로 도핑된 폴리실리콘 게이트 전극(12)이 형성되어 있으며, 상기 소자 영역(11A) 중, 상기 게이트 전극(13)의 양측에서 노출된 실리콘 기판 표면은 CVD 산화막(12I)에 의해 덮여 있으며, 상기 CVD 산화막(12I)은 연속하여, 상기 게이트 전극(13)의 측벽면을 덮는다. 또한, 상기 게이트 전극(13)에는 상기 열산화막(12I)을 통해서, 측벽 절연막(13A, 13B)이 형성되어 있다.
또한, 상기 실리콘 기판(11) 중에는 상기 측벽 절연막(13A, 13B) 각각의 외측에, 트렌치(11TA, 11TB)가 형성되어 있으며, 상기 트렌치(11TA, 11TB)를 각각 충전하도록, p형 SiGe 혼정층 영역(14A, 14B)이 에피택셜로 성장되어 있다. 이와 같이 실리콘 기판(11)에 대하여 에피택셜로 성장된 SiGe 영역(14A, 14B)은 상기 실리콘 기판(11)을 구성하는 Si 결정보다도 큰 격자정수(lattice constant)를 갖기 때문에, 먼저 도 1에서 설명한 바와 같은 기구에 의해, 상기 실리콘 기판(11) 중, 상기 게이트 전극(13) 바로 아래의 채널 영역에 일축성의 압축 응력을 인가한다.
또한, 도 3의 p채널 MOS트랜지스터(10)에서는 상기 소자 영역(11A)에서 실리콘 기판(11) 중의 상기 게이트 전극(13)의 양측의 영역에 Sb 등의 n형 불순물 원소가 경사지게 이온 주입되어서 n형 포켓 주입 영역(11p)이 형성되어 있으며, 또한, 상기 포켓 주입 영역에 부분적으로 중첩되도록, p형의 소스 익스텐션 영역(11a) 및 드레인 익스텐션 영역(11b)이 형성되어 있다.
상기 p형 소스 및 드레인 익스텐션 영역(11a 및 11b)은 상기 p형 SiGe 혼정층 영역(14A, 14B)까지 각각 연장하여 형성되지만, 상기 p형 SiGe 혼정층 영역(14A, 14B)은 상기 p채널 MOS트랜지스터(10)의 각각 소스 영역 및 드레인 영역을 구성하는 p형 확산 영역(11S 및 11D)에 연속하고 있으며, 상기 p형 확산 영역(11S, 11D)은 각각 상기 SiGe 혼정층 영역(14A, 14B)을 둘러 싸듯이 형성되어 있다. 이러한 구성의 결과, 밴드갭(bandgap)이 작은 p형 SiGe 혼정 영역(14A 또는 14B)이 상기 소자 영역(11A)을 구성하는 n형 Si웰과 직접 접하는 경우가 없고, Si/SiGe 계면의 pn접합에서의 누설 전류의 발생이 억제된다.
또한, 도 3의 구성에서는 상기 SiGe 혼정층 영역(14A, 14B) 위에 Si에피택셜층(15A, 15B)이 각각 형성되어 있으며, 상기 Si에피택셜층(15A, 15B)의 표면에는 실리사이드층(16A, 16B)이 각각 형성되어 있다. 또한, 동일한 실리사이드층이 상기 게이트 전극(13) 위에도 실리사이드층(16C)으로서 형성되어 있다.
본 실시예에 의한 p채널 MOS트랜지스터(10)에서는 도 3에 나타낸 바와 같이, 상기 SiGe 혼정층 영역(14A, 14B)의 각각은 측벽면(14a, 14b, 14c) 및 저면(14d)에 의해 획정되어 있으며, 상기 각각의 측벽면(14a, 14b, 14c) 및 저면(14d)은 평탄한 파셋트를 구성하고 있는 것에 주의해야 한다. 도시된 예에서는 상기 저면(14d)은 상기 실리콘 기판(11)의 주면(主面)에 평행한 (100)면으로 구성되어 있으며, 한편, 상기 파셋트(14b)는 상기 저면(14d)에 대하여 대략 수직인 각도 θ2를 또한, 상기 파셋트(14c)는 상기 저면(14d)에 대하여, 상기 각도 θ2보다도 작은 각도 θ1을 이루고 있다.
본 실시예에서는 이와 같이, 상기 SiGe 혼정층 영역(14A, 14B)의 저면 및 측벽면을 복수의 평탄한 파셋트(14a~14d)에 의해 구성함으로써, 상기 소자 영역(11A) 중, 상기 게이트 전극(13) 바로 아래의 채널 영역에 유기되는 일축성 압축 응력장을 최적화하고, 종래의 SiGe 혼정층을 압축 응력원으로서 사용한 p채널 MOS트랜지스터를 능가하는 성능을 얻는 것을 목적으로 한다.
도 3의 구성에서는 상기 SiGe 혼정층 영역(14A, 14B)의 대향하는 측벽면 중, 게이트 절연막(12) 바로 아래의 채널 영역을 획정하는 부분이 상기 실리콘 기판(11)의 주면에 대략 수직인 파셋트(14b)에 의해 구성되기 때문에, 도 1 또는 도 2 의 종래의 구성과 다르고, 대향하는 SiGe 혼정층 영역(14A, 14B) 사이의 거리가 게이트 절연막(12)과 실리콘 기판(11)의 계면으로부터 하방을 향해서 급격히 증대하지 않고, 상기 일축성 압축 응력을 상기 채널 영역에 효과적으로 폐입(閉入)하는 것이 가능하다.
여기서 상기 파셋트(14c)는 상기 SiGe 혼정층 영역(14A, 14B)이 소스 영역(14S) 또는 드레인 영역(14D)을 구성하는 p형 확산 영역으로부터 n형 웰에 돌출되는 것을 회피하기 위해서 형성되어 있지만, 파셋트(14b)가 파셋트(14c)로 이행하는 부분에서 본 실시예에서는 파셋트의 각도가 상기 θ2로부터 θ1로 불연속적으로 변화되고, 이러한 파셋트 각도의 불연속 변화에 따라, 상기 소자 영역(11A) 중, SiGe 혼정층 영역(14A, 14B) 사이에 압축 응력을 집중시키는 것이 가능해 진다.
도 4의 (a) 내지 (c) 및 도 5의 (d) 내지 (f)는 본 발명 제 1 실시예의 다양한 변형예에 의한 p채널 반도체 장치의 구성을 나타낸다. 단, 도면 중, 앞서 설명한 부분에 대응하는 부분에는 동일한 참조 부호를 부여하고, 설명을 생략한다. 도 4의 (a) 내지 (c) 및 도 5의 (d) 내지 (f)는 실리사이드층(16A~16C)을 형성하기 전의 상태를 나타내고 있다. 또한, 상기 도면 중, 및 이후에 설명하는 도면에서도, 포켓 주입 영역(11p)은 도시를 생략한다.
도 4의 (a)을 참조하여, 이 구성에서는 상기 SiGe 혼정층 영역(14A, 14B)의 측벽면은 실리콘 기판(11)의 주면에 수직인 파셋트(14b) 및 상기 주면에 평행한 저면(14d)에 의해 구성되어 있으며, 파셋트(14b)와 저면(14d)은 실질적으로 90°의 각도를 이룬다.
도 4의 (a)의 구성에서는 상기 SiGe 혼정층 영역(14A, 14B)이 형성되는 트렌치(11TA, 11TB)는 도 6의 (a)에 나타낸 바와 같이, 건식 에칭에 의해 형성되지만, 그 때, 상기 파셋트(14b)와 저면(14d)의 교점에 형성되는 SiGe 혼정층 영역(14A, 14B)의 코너부가 상기 소스/드레인 영역(11S, 11D)으로부터 상기 n형 웰의 영역에 돌출되지 않도록, 상기 SiGe 혼정층(14A, 14B)의 저면(14d)의 위치를 설정한다. 상기 트렌치(11TA, 11TB)의 상기 SiGe 혼정층 영역(14A, 14B)의 충전은 나중에 상세하게 설명한다.
이에 대하여 도 4의 (b)의 구성은 먼저의 도 3의 구성에 대응하고, 도 6의 (b)에 나타낸 바와 같이, 최초 상기 트렌치(11TA, 11TB)를 건식 에칭으로 형성함으로써, 상기 파셋트(14b)를 상기 실리콘 기판(11)에 대하여 대략 수직으로 형성하지만, 그 아래의 파셋트(14c)는 상기 건식 에칭 후, 상기 실리콘 기판(11)을 수소 분위기 중, 550℃에서 열처리함으로써 형성되고, 상기 실리콘 기판(11)의 주면에 대하여 56°의 각도를 이루는 Si의 (111)면에 의해 구성되어 있다.
도 4의 (b)의 구성에서는 상기 파셋트(14b)와 저면(14d)의 교점이, 상기 파셋트(14c)에 의해 잘려져 있기 때문에, 상기 SiGe 혼정층 영역(14A, 14B)의 저면(14d)의 위치를 깊게 설정해도, 그 코너부가 상기 소스 영역(11S 또는 11D)을 초과하여 n형 웰 중에 돌출될 우려는 적다. 상기 트렌치(11TA, 11TB)의 상기 SiGe 혼정층 영역(14A, 14B)의 충전은 나중에 상세하게 설명한다.
도 4의 (c)의 구성은 도 7의 (c)에 나타낸 바와 같이, 상기 트렌치(11TA, 11TB)를 처음부터 상기 실리콘 기판(11) 속에, 유기 알칼리 엣첸트(수산화테트라메 틸암모늄: TMAH, 콜린)나 수산화 암모늄을 사용한 습식 에칭에 의해, 또는 수소 가스와 HCl분위기 중, 800℃의 열처리에 의해 형성함으로써 제작되고, 상기 SiGe 혼정층 영역(14A, 14B)에서는 상기 실리콘 기판(11)에 수직인 파셋트(14b)가 형성되지 않고, 상기 게이트 절연막(12)과 실리콘 기판(11)의 계면으로부터 즉시 Si의 (111)면에 의해 이루어지는 파셋트(14c)가 상기 실리콘 기판(11)의 주면에 대하여 56 °의 각도로 형성되어 있다.
도 5의 (d)의 구성에서는 도 7의 (d)에 나타낸 바와 같이 상기 실리콘 기판(11) 중으로의 상기 트렌치(11TA, 11TB)의 형성을 최초에는 건식 에칭에 의해, 또한, 이에 계속하여 TMAH 또는 콜린, 수산화암모늄을 엣첸트로서 사용한 습식 에칭에 의해 실행한다. 이러한 건식 에칭의 결과, 상기 실리콘 기판(11) 중에는 최초에 상기 실리콘 기판(11)의 주면에 수직인 파셋트(14b)가 형성되지만, 그 후 이러한 파셋트(14b)를 TMAH에 의해 습식 에칭함으로써, 상기 파셋트(14b)는 (111)면에 의해 구성되는 경사면으로 변화하고, 또한, 다른 (111)면으로 이루어지는 파셋트(14c)가 형성된다. 그 때, 이와 같이 형성된 파셋트(14b 및 14c)는 상기 실리콘 기판(11) 중에서, 상기 측벽 절연막(13A 또는 13B) 바로 아래의 영역에 침입하는 쐐기형의 공간을 상기 트렌치(11TA 및 11TB)로서 형성한다. 상기 파셋트(14c)는 Si의 (111)면에 대응하여, 상기 실리콘 기판(11)의 주면에 대하여 약 56°의 각도를 이루는 것에 대하여, 상기 파셋트(14b)는 마찬가지로 Si의 (111)면에 대응하여, 약 146°의 각도를 이룬다.
도 5의 (d)의 구성에 의하면, 상기 트렌치(11TA 및 11TB)를 충전하도록 성장 된 SiGe 혼정층 영역(14A, 14B)은 이와 같이 선단부를 상기 측벽 절연막(13A, 13B) 바로 아래의, 상기 게이트 절연막(12) 바로 아래에 형성되는 채널 영역의 근방 영역까지 침입시키기 때문에, 상기 채널 영역에는 강한 일축성 압축 응력이 인가되고, 채널 영역에서 홀의 이동도가 크게 향상된다. 그 때, 상기 선단부는 2개의 결정면에 의해 획정된 뾰족한 형상을 갖기 때문에, 상기 선단부에 응력을 집중시킬 수 있고, 상기 채널 영역에서의 응력 증대 효과를 더욱 높이는 것이 가능하다.
도 5의 (e)의 구성은 도 5의 (d)의 구성을 기초로 한 것으로, 상기 SiGe 혼정층 영역(14A, 14B) 위로의 Si에피택셜층(15A, 15B)의 형성을 생략한 경우를 나타낸다.
또한, 도 5의 (f)의 구성도 도 5의 (d)의 구성을 기초로 한 것으로, 실리콘 기판(11) 중, 상기 게이트 절연막(12) 바로 아래의 영역에, SiGe 혼정에 의해 이루어지는 채널층(11G)을 에피택셜로 형성하고 있다. 이러한 구성에 의하면, 채널층(11G)자체가 일축성 압축 응력을 발생하고, 상기 채널층(11G) 중에서의 홀의 이동도를 더욱 향상시키는 것이 가능해 진다.
도 8은 도 6의 (a) 내지 도 7의 (d)에 나타내는, SiGe 혼정층(14A, 14B)의 에피택셜 성장이 행해지는 트렌치(14A, 14B)의 형성 공정을 통합적으로 설명하는 도면이다.
도 8을 참조하여, 상기 실리콘 기판(11)은 (100)면을 갖는, 소위 (100)기판이며, 상기 트렌치(14A, 14B)는 저면(14d) 및 파셋트(14b, 14c)로 이루어지는 측벽면에 의해 획정되어 있으며, 상기 파셋트(14b)는 실리콘 기판(11)의 주면에 대하여 각도 θ2를 파셋트(14c)는 각도 θ1을 이룬다. 또한, 상기 게이트 절연막(12)과 실리콘 기판(11)의 계면으로부터 측정하여, 상기 저면(14d)은 깊이 y1의 위치에 형성되고, 한편, 상기 파셋트(14b)는 깊이 y2의 위치까지 형성되어 있다. 또한, 게이트 전극(13)은 상기 실리콘 기판(11)의 표면 위를 대략 <110>방향으로 연장하여 형성되는 것이 바람직하지만, 대략 <100>방향으로 연장하여 형성되는 것이라도 좋다.
특히, 도 4의 (a)의 구성에서는 상기 각도 θ1 및 θ2는 모두 약 90°가 되고, 깊이 y1은 20~70nm로 설정하는 것이 바람직하다. 이러한 깊이 y1은 건식 에칭에 의해, 높은 정밀도로 제어할 수 있다.
도 4의 (b)의 구성에서는 상기 각도 θ1은 40~60°의 범위로 설정하고, 각도 θ2는 약 90°로 설정하는 것이 바람직하다. 또한, 그 때, 상기 깊이 y1은 20~70nm의 범위로, 또한, 깊이 y2는 1O~60nm의 범위로 설정하는 것이 바람직하다. 이러한 깊이(y1 및 y2)는 상기 실리콘 기판(11)에 대하여 건식 에칭을 적용함으로써, 높은 정밀도로 제어할 수 있다. 특히, 도 4의 (b)에서 설명한 바와 같이 상기 파셋트(14c)를 Si의 (111)면에 의해 형성하는 경우에는 상기 각도 θ1은 앞서 말한 바와 같이 56°가 된다. 단, 상기 각도 θ1은 이 56°의 각도에 한정되는 것은 아니다. 그 때, 상기 각도 θ2는 상기 건식 에칭에 계속하여 실행되는 수소 분위기 중, 약 550 ℃에서의 열처리에 의해, 높은 정밀도로 제어하는 것이 가능하다.
또한, 도 4의 (c)의 구성에서는 상기 각도 θ1 및 θ2는 모두 50~60°의 범위가 되고, 특히 상기 파셋트(14c)를 Si의 (111)면에 의해 형성하는 경우에는 상기 각도(θ1 및 θ2)는 56°가 된다. 단, 상기 각도(θ1 및 θ2)는 이 56°의 각도에 한정되는 것은 아니다. 또한, 도 4의 (c)의 구성에서는 상기 깊이 y2는 0이 되지만, 깊이 yl은 20~70nm의 범위인 것이 바람직하다. 이러한 각도 θ1, θ2 및 깊이 y1은 상기 실리콘 기판(11)에 대하여 적용되는 TMAH 등의 유기 알칼리 엣첸트를 사용한 습식 에칭에 의해, 또는 HCl/수소 분위기 중에서 실행되는 고온 기상 에칭 프로세스에 의해, 높은 정밀도로 제어하는 것이 가능하다.
또한, 도 5의 (d) 내지 (f)의 구성에서는 상기 실리콘 기판(11)에 대하여 건식 에칭 및 상기 TMAH 등의 유기 알칼리 엣첸트를 사용한 습식 에칭을 순차적으로 적용함으로써, 상기 깊이 y1을 20~70nm로, 상기 깊이 y2를 10~60nm의 범위로 제어하고, 또한, 상기 각도 θ1을 40~60°, 각도 θ2를 90~150°의 범위로 제어하는 것이 바람직하다. 그 때, 본 발명에서는 상기 트렌치(11TA, 11TB)의 형성에 건식 에칭 공정 및 습식 에칭 공정을 조합시켜서 사용함으로써, 상기 각도(θ1, 02) 및 깊이(yl, y2)를 정확하게 제어하는 것이 가능하다. 이 경우에도, 상기 파셋트(14b 및 14c)를 Si의 (111)면에 의해 형성하는 경우에는 상기 각도(θ1 및 θ2)는 각각 56° 및 146°의 값을 취하지만, 도 5의 (d) 내지 (f)의 구성은 상기 파셋트(14b 및 14c)가 Si의 (111)면인 경우에 한정되는 것이 아니다.
상기 도 6의 (a) 내지 도 7의 (d) 중 어떤 방법에서도, 상기 트렌치(11TA, 11TB)의 형성에 앞서, 상기 실리콘 기판(11) 중에는 상기 측벽 절연막(13A, 13B)의 외측에, p형 소스 영역(11S) 및 p형 드레인 영역(11D)이 미리 형성되어 있으며, 상기 트렌치(11TA, 11TB)는 이러한 p형 확산 영역 내에, 상기 p형 확산 영역의 p/n 접합면을 초월하지 않도록 형성되어 있는 것에 주의해야 한다.
한편, 도 6의 (a) 내지 도 7의 (d) 중 어떤 방법에서도, 예를 들면, 도 9에 나타낸 바와 같이, 상기 트렌치(11TA, 11TB)를 소스/드레인 확산 영역(11S, 11D) 형성 전에, 상기 실리콘 기판(11)의 소자 영역(11A)에 형성된 n형 Si웰 중에 직접 형성하고, 그 후, p형 Si층을 Si 기상원료 및 p형 불순물 가스를 공급하면서 상기 트렌치(11TA, 11TB)의 표면에 선택 성장시켜도 좋다.
[제 2 실시예]
이하, 도 5의 (d)의 p채널 MOS트랜지스터의 제조 공정을 도 10의 (a) 내지 도 11의 (e)을 참조하면서 설명한다.
도 10의 (a)을 참조하여, p형 실리콘 기판(11)의 표면에는 상기 소자 영역(11A)이 상기 STI형 소자 분리 구조(11I)에 의해 획정되어 있으며, 이러한 소자 영역(11A)에 n형 불순물 원소를 이온 주입함으로써, 상기 소자 영역(11A)에 대응하여 n형 웰이 형성된다.
또한, 도 10의 (b)의 공정에서, 상기 실리콘 기판(11) 위에, 상기 소자 영역(11A)에 대응하여 상기 게이트 절연막(12) 및 폴리실리콘 게이트 전극(13)이 상기 실리콘 기판(11) 위에 균일하게 형성된 SiON막 및 폴리실리콘 막의 패터닝에 의해 형성되고, 또한, 상기 소자 영역(11A) 속에 상기 폴리실리콘 게이트 전극(13)을 마스크로, B+ 등의 p형 불순물 원소를 이온 주입함으로써, 상기 p형 소스 익스텐션 영역(11a) 및 p형 드레인 익스텐션 영역(11b)을 형성한다.
또한, 상기 폴리실리콘 게이트 전극(13) 위에 측벽 절연막(13A, 13B)을 형성 한 후, 다시 B+ 등의 p형 불순물 원소를 이온 주입함으로써, 상기 실리콘 기판(11) 중, 상기 소자 영역(11A) 중, 상기 측벽 절연막(13A, 13B)의 외측 부분에 p형 소스 영역(11S) 및 p형 드레인 영역(11D)을 형성한다.
이어서, 도 11의 (c)의 공정에서 상기 실리콘 기판(11) 중, 상기 측벽 절연막(13A, 13B)의 외측 소자 영역 부분을 최초 건식 에칭에 의해, 10~60nm의 깊이까지 에칭한다.
이러한 건식 건식 에칭에 의해, 상기 실리콘 기판(11) 중에는 먼저의 도 6의 (a)의 경우와 마찬가지로, 상기 실리콘 기판(11)의 주면에 수직인 측벽면과, 이것에 평행한 저면으로 획정된 트렌치가 형성되지만, 도 11의 (c)의 공정에서는 또한, TMAH를 엣첸트로서 사용한 습식 에칭에 의해 상기 수직 측벽면을 에칭함으로써, 파셋트(14b 및 14c)에 의해 측벽면이 쐐기형으로 획정된 트렌치(14TA 및 14TB)를 형성하고 있다. 도 11의 (c)의 상태에서는 상기 쐐기의 선단부가 상기 측벽 절연막(13A, 13B)의 외측면보다도 내측의 게이트 전극(13) 바로 아래에 형성되는 채널 영역 근방에 위치하고 있다.
또한, 도 11의 (d)의 공정에서, 도 11의 (c)의 구조를 자연 산화막 제거 공정 후, 수소 가스, 질소 가스, Ar 가스, He 가스 등의 불활성 가스를 충전하여 5~1330 Pa의 압력으로 유지된 감압 CVD 장치 중에 도입하고, 수소 분위기 중에서 400~550℃의 온도까지 온도 상승(Heat-UP)한 후, 상기 5~1330 Pa의 압력에서 최대 5분간 유지하고(H2-Bake), 상기 400~550℃의 기판 온도에서 상기 수소, 질소, He 또 는 Ar 등의 불활성 가스 분위기의 분압(分壓)을 5~1330 Pa로 유지한 상태에서, 또한, 실란(SiH4) 가스를 Si의 기상원료로 하여, 1~10 Pa의 분압에서, 게르만(GeH4) 가스를 Ge의 기상원료로 하여, 0.1~10 Pa의 분압에서, 또 디보란(B2H6) 가스를 불순물 가스로 하여, 1×10-5~1×10-3으로, 또한, 염화수소(HCl) 가스를 에칭 가스로 하여, 1~10 Pa의 분압에서, 1~40분간에 걸쳐 공급함으로써, 상기 트렌치(11TA, 11TB) 속에 p형SiGe 혼정층 영역(14A, 14B)을 에피택셜 성장시킨다(SiGe-Depo).
이러한 SiGe 혼정층(14A, 14B)의 에피택셜 성장에서는 상기 트렌치(11TA, 11TB)의 저면 또는 측벽면에, Si의 (100)면 또는 (111)면이 노출되어 있으면, 형성되는 SiGe 혼정층(14A, 14B)의 결정 품질은 특히 향상된다. 이러한 관점으로부터, 상기 트렌치(11TA, 11TB)로서, 도 11의 (c)에 나타내는 Si의 (111)면에 의해 이루어지는 파셋트(14b 및 14c)로 구성된 쐐기형의 측벽면을 갖는 구성은 특히 유리하다고 생각된다.
도 11의 (d)의 공정에서는 상기 SiGe 혼정층(14A, 14B)은 상기 트렌치(11TA, 11TB)를 충전하고, 실리콘 기판(11)과의 사이의 격자 정수차에 기인하는 일축성의 압축 응력을 상기 소자 영역(11A) 중, 게이트 절연막(12) 바로 아래의 채널 영역에 인가한다. 그 때, 상기 쐐기의 선단부가 상기 실리콘 기판(11) 중, 상기 측벽 절연막(13A, 13B) 바로 아래의 영역까지 침입하기 때문에, 상기 게이트 절연막(12) 바로 아래의 채널 영역에는 큰 압축 응력이 인가된다.
또한, 도 11의 (d)의 공정에서는 상기 SiGe 혼정층(14A, 14B) 위에, Si를 주 로 하는 p형 반도체층을 상기 SiGe 혼정층(14A, 14B)과 동일한 또는 그 이하의 온도에서, 실란 가스를 1~1O Pa의 분압에서, 또한, 디보란 가스를 1×1O-4~1×10-2 Pa의 분압에서, 1~10 Pa의 분압의 염화수소(HCl) 가스와 함께 공급함으로써, 0~20nm의 두께(Ys)로 형성하고, 이에 따라, 상기 SiGe 혼정층(14A, 14B) 위에 상기 캡층(15A, 15B)을 각각 형성한다(CapSi-Depo). 여기서 두께(Ys)가 0nm인 경우에는 상기 캡층(15A, 15B)은 형성되지 않는 것을 의미한다. 상기 캡층(15A, 15B)은 도 11의 (e)의 실리사이드 형성 공정을 염두에 두고 설치되는 것이며, 실리사이드 형성이 용이한 p형 실리콘층인 것이 바람직하지만, 0~20%의 원자 농도에서 Ge를 포함하고 있어도 좋다. 또한, 원자 농도에서 2%정도의 C(탄소)를 포함하는 SiGeC 혼정층이여도 좋다. 상기 캡층(15A, 15B)에 Ge를 포함시킬 경우에는 상기 캡층의 성장 공정시에, 또한, GeH4 가스를 0~0.4 Pa의 분압으로 공급하면 된다.
또한, 상기 측벽 절연막(13A, 13B)을 구성하는 재료가 Si를 비교적 다량으로 포함하는 경우, 상기 방법으로 SiGe를 성장한 경우, 선택성이 완전하지 않고, 상기 측벽 절연막(13A, 13B) 위에 SiGe의 핵이 성장되어 버리는 경우가 있다. 이러한 경우, 상기 도 11의 (d)의 구조를 상기 SiGe 혼정층(14A, 14B)의 성막 온도와 동일한, 또는, 보다 낮은 온도에서 염화수소(HCl) 가스를 단시간 공급하고, 상기 측벽 절연막(13A, 13B) 또는 소자 분리 구조(11I) 위에 존재하는 실리사이드 성장의 핵이 될 수 있는 부위를 에칭 제거하고(Post Etch), 얻어진 구조를 불활성 분위기 중에서 400℃ 이하의 온도까지 냉각(Cool Down)시키며, 상기 저압 CVD 장치로부터 빼 낸다. 이 Post Etch 공정은 예를 들면, 수소, 질소 또는 He로 이루어지는 불활성 또는 환원성 분위기 중, 처리압(壓)을 5~1000 Pa로 설정하고, 상기 염화수소 가스를 10~500 Pa의 분압에서, 전형적으로는 0~60분간 공급함으로써, 실행할 수 있다.
또한, 이와 같이 빼낸 도 11의 (d)의 기판을 도 11의 (e)의 공정에서 스퍼터 장치에 도입하고, 살리사이드법에 의해, 상기 캡층(15A, 15B) 속에, 니켈 실리사이드 또는 코발트 실리사이드에 의해 이루어지는 실리사이드막(16A, 16B)을 각각 형성한다. 또한, 도 11의 (e)의 공정에서는 동시에 상기 폴리실리콘 게이트 전극(13) 위에도 실리사이드막(16C)이 형성되어 있다.
이와 같이, 도 11의 (d)의 공정에서는 SiGe 혼정층을 550℃ 이하의 저온 프로세스로 형성할 수 있기 때문에, 상기 SiGe 혼정층 영역(14A, 14B)의 형성을 소스/드레인 영역(11S, 11D) 형성 후에 행하여도, 도시되지 않은 포켓 주입 영역이나 소스/드레인 익스텐션 영역(11a, 11b), 또한, 상기 소스/드레인 영역(11S, 11D)에서의 불순물 원소의 분포가 실질적으로 변화하는 경우가 없고, 원하는 트랜지스터 동작 특성을 확보할 수 있다.
그런데, 도 11의 (d)의 공정에서는 상기 SiGe 혼정층(14A, 14B)은 상기 게이트 절연막(12)과 실리콘 기판(11)의 계면보다 아래 부분에서는 상기 트렌치(11TA, 11TB)의 깊이에 대응한, 20~70nm의 두께(Y2)를 갖지만, 상기 SiGe 혼정층(14A, 14B)의 에피택셜 성장은 상기 게이트 절연막(12)과 실리콘 기판(11)의 계면을 초과하여, 0~30nm의 높이(Y1)까지 계속되는 것에 주의해야 한다. 여기서, 상기 높이(Y1)가 0nm인 경우에는 상기 SiGe 혼정층(14A, 14B)이 상기 게이트 절연막(12)과 실리콘 기판(11)의 계면을 초과하여 성장되지 않는 것을 의미한다.
도 11의 (d)의 공정에서, 상기 SiGe 혼정층(14A, 14B)을 상기 게이트 절연막(12)과 실리콘 기판(11)의 계면을 초과하여 성장시킴으로써, 인장 응력이 발생하는 실리사이드층(16A, 16B)을 압축 응력이 요구되는 채널 영역으로부터 이간하여 형성하는 것이 가능해 지고, 실리사이드막(16A, 16B)의 인장 응력에 의한, 상기 SiGe 혼정층(14A, 14B)을 형성함으로써 채널 영역에 유기된 일축성 압축 응력의 상쇄를 효과적으로 억제하는 것이 가능해 진다. 그 때, 상기 실리사이드층(16A, 16B)을 형성하는 살리사이드 프로세스를 상기 실리사이드층(16A, 16B)의 형성이 상기 캡층(15A, 15B)을 초과하여 SiGe 혼정층 영역(14A, 14B)에까지 미치지 않도록 제어하는 것이 바람직하다.
이와 같이, 상기 SiGe 혼정층(14A, 14B) 중, 상기 게이트 절연막(12)과 실리콘 기판(11)의 계면을 초과하여 성장한 부분은 상기 채널 영역에 면하는 측이 파셋트(14a)로 획정되고, 한편, 소자 분리 구조(11I)에 면하는 측이 파셋트(14e)로 획정되어 있지만, 상기 파셋트(14a)는 40~90°의 각도 θ3을 갖는 것이 바람직하고, 한편, 상기 파셋트(14b)는 40~60°의 각도 θ4를 갖는 것이 바람직하다.
특히, 상기 각도 θ3이 90°이하이므로, 상기 캡층(15A, 15B)에 형성되는 실리사이드층(16A, 16B)이 게이트 전극(13)의 측벽 절연막(13A 또는 13B)에 접하여 형성되지 않고, 이러한 실리사이드층(16A, 16B)을 통한 단락(短絡)이나, 실리사이드층(16A 또는 16B)과 게이트 전극(13) 사이의 기생 용량 발생의 문제를 억제할 수 있다.
이어서, 도 11의 (d)의 공정에서 형성되는 SiGe 혼정층(14A, 14B) 중의 Ge 농도와 상기 두께(Y1 및 Y2)의 관계에 대해서 고찰한다.
일반적으로, 이러한 구부러짐계(系)를 구성하는 에피택셜 구조에서는 임계막 두께를 초과하여 에피택셜 성장을 행하면, 에피택셜 구조 중에 전위 등의 결함이 발생하게 되고, 반도체 장치의 활성 영역으로서 사용할 수 있는 품질의 반도체층은 얻을 수 없는 것이 알려져 있다.
한편, 본 발명의 기초가 되는 실험의 결과, 이와 같이 반도체 장치의 소자 영역(11A)에, 한정된 면적에서 형성되는 SiGe 혼정층에서는 이차원적으로 연속하여 에피택셜 성장이 행해지는 모델과는 달리, 구부러짐계를 구성하는 반도체층의 막 두께를 소위 임계막 두께를 초과하여 증대시켜도, 성장하는 반도체층의 품질이 열화되지 않는 경우가 있는 것, 또한, 종래에는 전위(傳位) 등의 결함이 발생한다고 생각되었던 농도를 초과하여 Ge 농도를 증대시킨 경우에도, 성장하는 반도체층의 품질이 열화되지 않는 경우가 있는 것이 발견되었다. 또한, 이 실효적인 임계막 두께는 성장 온도가 낮을 수록 두껍게 하는 것이 가능하기 때문에, 본 발명에서는 국소적으로 저온 선택 성장한 SiGe 혼정 박막에 의해, 보다 효과적으로 채널에 구부러짐을 인가할 수 있다.
예를 들면, 상기 SiGe 혼정층(14A, 14B)으로서, 도 12에서 규정한 두께 Y1이 20nm이고, 두께 Y2가 60nm인 SiGe막을 사용한 경우, Ge를 종래의 한계로 생각되었던, 원자 농도에서 20%의 값을 초과하여, 24%까지 증대시켜도, SiGe 혼정층의 품질 저하는 발생하지 않는 것이 확인되었다. 단, 이 실험에서는 상기 SiGe 혼정층 (14A, 14B) 위에, 두께가 10nm인 p형 Si에 의해 이루어지는 캡층(15A, 15B)을 에피택셜로 성장시키고 있다.
또한, 상기 SiGe 혼정층(14A, 14B)의 에피택셜 성장은 Ge의 원자농도가 40%에 달할 때까지는 가능한 것이 확인되었다.
또한, 이와 같이, Ge 농도가 높은 SiGe 혼정층에서는 p형 불순물로서 도입되는 B의 용해도 한계(solubility limit)가 증대하고, 1 ×1022cm-3 정도의 불순물 농도도 가능한 것이 발견되었다. 상기 실험에서는 상기 SiGe 혼정층(14A, 14B)의 불순물 농도는 1×1018~1×1021cm-3의 범위로 설정하고 있다. 이에 대하여 Ge를 포함하지 않는, 또는 Ge 농도가 낮은 캡층(15A, 15B)에서는 B의 불순물 농도는 1×1018~1×1O20cm-3 정도로 설정하고 있다.
이와 같이, 본 발명에서는 상기 압축 응력원으로서 작용하는 SiGe 혼정층(14A, 14B) 중의 Ge 농도를 증대시킴으로써, 또한, 종래보다도 큰 일축성 압축 응력을 상기 p채널 M0S트랜지스터의 채널 영역에 인가하는 것이 가능해 진다.
[제 3 실시예]
도 13의 (a)는 위에서 설명한, 감압 CVD 장치 중에서 실행되는 도 11의 (d)의 프로세스를 요약한 본 발명의 제 3 실시예를 나타내는 도면이다.
도 13의 (a)을 참조하여, 피(被)처리 기판을 최초에 400℃ 이하의 온도에서 상기 감압 CVD 장치 중에 도입하고, 수소 분위기 중에서 400~550℃의 소정의 프로 세스 온도로 온도 상승(Heat Up)시킨다. 그 후, 상기 피처리 기판을 동일한 수소 분위기 중, 동일한 프로세스 온도로 유지하여 최대 5분간 수소 열처리(H2-Bake) 공정을 행하고, 계속해서, 동일한 프로세스 온도에서 상기 감압 CVD 장치 중에 도입되는 처리 가스를 변화시키고, 먼저 설명한 p형 SiGe 혼정층 영역(14A, 14B)의 상기 트렌치(11TA, 11TB) 중으로의 에피택셜 성장(SiGe Depo)을 행한다.
또한, 도 13의 (a)의 프로세스에서는 상기 p형 SiGe 혼정층 영역(14A, 14B)의 에피택셜 성장에 계속하여, 동일한 400~550℃의 프로세스 온도에서, 상기 감압 CVD 장치 중에 도입되는 처리 가스의 종류 또는 분압을 변화시키고, 상기 SiGe 혼정층 영역(14A, 14B) 위에, p형 Si 또는 p형 SiGe(C) 혼정에 의해 이루어지는 캡층(15A, 15B)을 에피택셜 성장시킨다(Cap Si Depo).
또한, 도 13의 (a)의 프로세스에서는 상기 캡층(15A, 15B)의 형성에 계속하여, 동일한 400~550℃의 프로세스 온도에서, 불활성 분위기 또는 수소 분위기 중, 염화수소 가스를 상기 감압 CVD 장치 중에 도입하고, 측벽 절연막(13A, 13B) 또는 소자 분리 구조(11I) 위로부터, 도 11의 (e)의 실리사이드 형성 공정시에 실리사이드 형성의 핵이 될 수 있는 구조를 에칭 제거하고(Post Etch), 그 후, 기판 온도를 수소 분위기 또는 불활성 분위기 중에서, 400℃ 이하로 강하시킨다(Cool Down).
이와 같이, 도 13의 (a)의 프로세스에서는 Heat Up 공정으로부터 Cool Down 공정까지를 상기 감압 CVD 장치 중에서 연속해서 행함으로써, 도중에 피처리 기판을 대기 중에 빼내는 경우가 없고, 오염이 없는 프로세스를 효율적으로 실행하는 것이 가능해 진다. 또한, 상기 H2-Bake 공정으로부터 Post Etch 공정까지의 프로세스를 동일한 기판 온도에서 실행함으로써, 기판 온도를 상승시키는 공정이 불필요하게 되고, 전체의 프로세스 수율을 크게 향상시킬 수 있다.
도 13의 (b)는 먼저 도 9에서 설명한, 소스 영역(11S) 및 드레인 영역(11D)을 상기 트렌치(11TA, 11TB)의 형성 후, 그 측벽면을 덮도록 p형 Si층을 에피택셜성장시킴으로써 형성하는 실시예에 대응한 프로세스를 나타낸다.
도 13의 (b)를 참조하여, 이 경우에는 상기 H2-Bake 공정 후, 상기 감압 CVD 장치 중에 실란 가스와 디보란 가스를 상기 400~550℃의 소정의 프로세스 온도에서, 각각 예를 들면, 1~10 Pa 및 1×10-4~1×1O-2 Pa의 분압으로 도입하고, 원하는 소스 영역(11S) 및 드레인 영역(11D)을 형성할 수 있다.
또한, 도 13의 (c)에 나타낸 바와 같이, 도 13의 (a)의 프로세스에서, 필요에 따라서 Post Etch 공정은 생략하는 것도 가능하다.
[제 4 실시예]
도 14는 먼저의 도 11의 (d)의 공정 또는 도 13의 (a) 내지 (c)의 프로세스에서 사용되는 감압 CVD 장치(40)의 구성을 나타내는 도면이다.
도 14를 참조하여, 상기 감압 CVD 장치(40)는 도 13의 (a) 내지 (c)의 프로세스가 실행되는 CVD 반응로(41)가 질소 가스 등의 불활성 가스가 충전된 기판 반송 챔버(42)를 통해서 사전 처리 챔버(43)와 결합된, 소위 클러스터형 기판 처리 장치이며, 도 13의 (c)의 상태 구조를 갖는 피처리 기판(W)이 도시를 생략한 게이 트 밸브를 통해서 상기 기판 반송 챔버(42)에 도입되고, 상기 기판 반송 챔버(42)로부터 사전 처리 챔버(43)로 반송된다.
상기 사전 처리 챔버(43)에서는 기판 표면의 자연 산화막을 제거하는 사전 처리 공정이, 예를 들면, 희불산(DHF) 처리 및 수세(水洗) 처리에 의해, 또는 수소 래디컬 클리닝 처리에 의해, 또는 HF 기상 처리에 의해 행해진다.
상기 사전 처리 공정이 끝난 피처리 기판은 상기 기판 반송 챔버(42)를 통해서, 대기에 노출되는 일 없이, 상기 CVD 반응로(41)로 반송되어, 도 13의 (a) 내지 (c) 중 어느 한 프로세스가 실행된다.
[제 5 실시예]
그런데, 앞서 설명한 p채널 MOS트랜지스터에서는 게이트 절연막(12)으로서 열산화막 또는 이보다도 비유전률이 높은 SiON막이 사용되는 경우가 많지만, 이러한 게이트 산화막(12)을 형성할 경우, 게이트 산화막(12)의 형성에 앞서, 상기 실리콘 기판(11)의 표면을 수소 분위기 중의 열처리에 의해 처리하고, 자연 산화막을 제거하는 공정이 일반적으로 행해지고 있다.
이러한 수소 분위기 중에서의 열처리 공정은 상기 실리콘 기판(11) 중으로의 트렌치(11TA, 11TB)의 형성에 앞서, 상기 실리콘 기판(11) 위에 소자 분리 구조(11I)만이 형성된 상태에서 행해지지만, 이러한 처리에 의해 실리콘 기판(11)의 표면으로부터 자연 산화막이 완전히 제거된 결과, 기판 표면에서의 Si 원자의 피닝이 해소되고, Si 원자는 상기 소자 분리 구조(11I)에 의해 획정된 소자 영역(11A)에서, 상기 실리콘 기판(11) 표면 위를 자유롭게 이동할 수 있게 된다.
이러한 실리콘 기판(11) 표면에서의 Si 원자의 자유로운 이동 결과, 상기 소자 영역(11A)에는 도 15의 (a) 내지 (c)에 나타낸 바와 같은 요철이 형성된다. 단, 도 15의 (a)는 상기 실리콘 기판(11) 중, 상기 소자 분리 영역(11I) 및 상기 소자 영역(11A)을 포함하는 부분의 평면도를, 도 15의 (b)는 도 15의 (a)의 게이트 폭방향 단면도를, 또한, 도 15의 (c)는 도 15의 (b)의 구조에서 상기 소자 영역(11A) 중에 트렌치(11TA, 11TB)를 형성하고, 이것을 p형 SiGe 혼정층(14A, 14B)에 의해 충전한 상태를 나타낸다.
도 15의 (b)를 참조하여, 상기 소자 영역(11A)이 비교적 큰 게이트 폭(GW)을 갖고 있을 경우, 상기 소자 영역(11A) 중에서는 상기 실리콘 기판(11)의 표면에 요철이 형성되고, 이 상태에서 상기 소자 영역(11A) 중에 도 15의 (c)와 같이 트렌치(11TA, 11TB)를 형성한 경우, 상기 실리콘 기판 표면의 요철 형상은 상기 트렌치(11TA, 11TB)의 저부에 전사되게 된다.
한편, 이러한 트렌치(11TA, 11TB)를 상기 SiGe 혼정층 영역(14A, 14B)에 의해 충전한 경우, SiGe 혼정층 영역(14A, 14B)의 표면에는 결정 성장시의 자기 제한 효과에 의해 평탄한 표면이 나타난다. 그래서, 이러한 경우, 표면이 평탄하며 저면이 물결 형상인 SiGe 혼정층 영역이 형성되게 되지만, 이러한 SiGe 혼정층에서는 결과적으로 SiGe 혼정의 체적은 도 15의 (c) 중, 점선으로 나타낸 레벨에서 증감이 상쇄되고, 평탄면 위에 SiGe 혼정층이 형성된 경우와 동일한 정도의 압축 응력이 상기 채널 영역에서 얻어지게 된다.
그런데, 상기 게이트 폭(GW)이 작은 경우에는 도 16의 (a) 및 도 16의 (b)에 나타낸 바와 같이, 상기 실리콘 기판(11)의 표면에는 볼록면만이 나타나고, 이 때문에 이러한 볼록면을 갖는 실리콘 기판 표면에 트렌치(11TA, 11TB)를 형성하고, 이것을 SiGe 혼정층 영역(14A, 14B)에 의해 충전한 경우, 상기 SiGe 혼정층 영역(14A, 14B)은 상기 자기 제한 효과의 결과 평탄면을 갖기 때문에, 상기 SiGe 혼정층 영역(14A, 14B)의 저면을 획정하는 볼록면의 효과에 의해, 실효적인 체적이 감소해버리고, 상기 채널 영역에 작용하는 압축 응력은 실질적으로 감소하게 된다.
그래서, 본 실시예에서는 상기 게이트 절연막(12)의 형성 직전에 행해지는 실리콘 기판 표면의 자연 산화막 제거 처리를 수소를 포함하지 않는 분위기 중, 즉, 예를 들면, 질소, Ar 또는 He 분위기 중, 900℃를 넘지 않는 온도에서 실행한다.
이러한 수소를 포함하지 않는 저온에서의 자연 산화막 제거 처리 결과, 도 16의 (c)에 나타낸 바와 같이 상기 트렌치(11A, 11B)의 저면에서의 볼록면의 형성이 억제되고, 이러한 트렌치(11A, 11B)를 충전하는 SiGe 혼정층(14A, 14B)의 실효적인 체적 감소가 회피된다. 즉, 본 실시예의 구성에 의해, 상기 채널 영역에 큰 일축성 압축 응력을 유기하는 것이 가능해 진다.
[제 6 실시예]
그런데, 도 11의 (d)의 공정에서는 상기 트렌치(11TA, 11TB)를 SiGe 혼정층(14A, 14B)에 의해 각각 충전할 때에, 상기 폴리실리콘 게이트 전극(13)의 표면이 노출되어 있으면, 이 부분에도 SiGe 혼정층의 체적이 발생하게 된다.
그래서, 도 11의 (d)의 공정에서는 상기 폴리실리콘 게이트 전극(13)을 형성할 때에, 도 17의 (a)에 나타낸 바와 같이, 상기 폴리실리콘 게이트 전극(13)이 형 성되는 폴리실리콘 막(13M) 위에, 상기 폴리실리콘 게이트 전극(13)에 대응하여 마스크(M)를 실리콘 산화막 또는 실리콘 질화막에 의해 형성하고, 도 17의 (b)의 공정에서, 도 17의 (a)의 구조를 수소/디보란 가스 혼합 분위기에, 300~550℃의 온도로 노출되고, 상기 폴리실리콘막(13M) 위에, 상기 게이트 전극(13)의 형성 영역에 대응하여, B막(13Bo)을 1~1Onm의 두께로 형성한다.
그래서, 도 17의 (c)의 공정에서 상기 폴리실리콘막(13M)을 패터닝해서 게이트 전극(13)을 형성하고, 또한, 측벽 절연막(13A, 13B)을 형성한 경우(도 17의 (c)에는 열산화막(12I)의 도시는 생략함), 상기 폴리실리콘 게이트 전극(13)의 상부에는 상기 붕소 마스크 패턴(13Bo)이 형성되어 있다.
이러한 붕소 마스크 패턴(13Bo) 위에는 SiGe층의 성장은 발생하지 않기 때문에, 도 11의 (d)의 공정에서 상기 SiGe 혼정층(14A, 14B)을 상기 트렌치(11TA, 11TB) 속에 성장시켜도, 동일한 SiGe 혼정층이 상기 폴리실리콘 게이트 전극(13) 위에 성장하는 경우는 없다.
또한, 도 17의 (b)의 공정에서, 상기 폴리실리콘막(13M) 중, 폴리실리콘 게이트 전극(13)을 형성하는 부분을 선택적으로 p형으로 도핑하는 것도 가능하다.
이상, 본 발명을 바람직한 실시예에 대해서 설명했지만, 본 발명은 특허 청구 범위에 기재한 요지 내에서 다양한 변형 및 변경이 가능하다.
(부기 1)
채널 영역을 포함하는 실리콘 기판과,
상기 실리콘 기판 위, 상기 채널 영역에 대응하여 게이트 절연막을 통해서 형성되고, 대향하는 한 쌍의 측벽면 위에 측벽 절연막을 각각 담지하는 게이트 전극과,
상기 실리콘 기판 중, 상기 게이트 전극의 양측에 상기 채널 영역을 사이에 끼워서 각각 형성된 p형 확산 영역에 의해 이루어지는 소스 익스텐션 영역 및 드레인 익스텐션 영역과,
상기 실리콘 기판 중, 상기 한 쌍의 측벽 절연막의 외측에, 각각 상기 소스 익스텐션 영역 및 드레인 익스텐션 영역에 연속해서 형성된 p형 확산 영역에 의해 이루어지는 소스 영역 및 드레인 영역과,
상기 실리콘 기판 중, 상기 한 쌍의 측벽 절연막의 외측에, 상기 소스 및 드레인 영역에 의해 둘러 싸이듯이, 상기 실리콘 기판에 대하여 에피택셜로 형성된 한 쌍의 SiGe 혼정층 영역으로 이루어지고,
상기 한 쌍의 SiGe 혼정층 영역의 각각은 상기 게이트 절연막과 실리콘 기판의 게이트 절연막 계면보다도 높은 레벨까지 성장하고 있으며,
상기 한 쌍의 SiGe 혼정층 영역의 각각은 서로 대향하는 측벽면이 상기 실리콘 기판의 주면에 대하여 각각 다른 각도를 이루는 복수의 파셋트로 구성되어 있는 것을 특징로 하는 반도체 장치.
(부기 2)
상기 실리콘 기판은 (100)면을 주면으로서 갖고, 상기 게이트 전극은 상기 실리콘 기판 위를 대략 <110> 방향 또는 대략 <100> 방향에 연장하여 형성되는 것을 특징으로 하는 부기 1에 기재된 반도체 장치.
(부기 3)
상기 SiGe 혼정층 영역의 각각은 원자 농도에서 20%를 초과하는 Ge를 포함하는 것을 특징으로 하는 부기 1 또는 2에 기재된 반도체 장치.
(부기 4)
상기 원자 농도는 40%를 초과하지 않는 것을 특징으로 하는 부기 3에 기재된 반도체 장치.
(부기 5)
상기 SiGe 혼정층 영역의 각각은 상기 게이트 절연막과 실리콘 기판의 계면보다 아래 부분이 20~70nm의 두께를 갖고, 상기 게이트 절연막과 실리콘 기판의 계면 이상의 부분이 0~30nm의 두께를 갖는 것을 특징으로 하는 부기 1 내지 4 중 어느 한 항에 기재된 반도체 장치.
(부기 6)
상기 복수의 파셋트의 각각은 평탄면을 갖는 것을 특징으로 하는 부기 1 내지 5 중 어느 한 항에 기재된 반도체 장치.
(부기 7)
상기 복수의 파셋트의 각각은 결정면에 의해 획정되는 것을 특징으로 하는 부기 1 내지 6 중 어느 한 항에 기재된 반도체 장치.
(부기 8)
상기 복수의 파셋트는 상기 SiGe 혼정층 영역 중, 상기 게이트 절연막 계면보다도 위의 최상부에서, 서로 대향하는 SiGe 혼정층 영역의 측벽면 사이의 거리가 상기 실리콘 기판 표면으로부터 상방을 향해서 증대하도록 형성된 최상부 파셋트를 포함하는 것을 특징으로 하는 부기 1 내지 7 중 어느 한 항에 기재된 반도체 장치.
(부기 9)
상기 복수의 파셋트는 상기 주면에 대하여 수직 방향으로 연장하여 형성되는 수직 파셋트를 포함하는 것을 특징으로 하는 부기 1 내지 8 중 어느 한 항의 반도체 장치.
(부기 10)
상기 복수의 파셋트는 서로 대향하는 SiGe 혼정층 영역의 측벽면 사이의 거리가 하방을 향해서 감소하도록 형성된 파셋트를 포함하는 것을 특징으로 하는 부기 1 내지 9 중 어느 한 항의 반도체 장치.
(부기 11)
상기 복수의 파셋트는 서로 대향하는 SiGe 혼정층 영역의 측벽면 사이의 거리가 상방을 향해서 감소하도록 형성된 파셋트를 포함하는 것을 특징으로 하는 부기 1 내지 10 중 어느 한 항에 기재된 반도체 장치.
(부기 12)
상기 복수의 파셋트는 상기 기판 주면에 대하여 수직 방향으로 연장하여 형성되는 수직 파셋트를 상기 최상부 파셋트에 연속해서 포함하고, 상기 수직 파셋트는 상기 SiGe 혼정층 영역의 최상부 아래에 형성되는 SiGe 혼정층 영역 주부(主部)의 측벽면을 획정하는 것을 특징으로 하는 부기 8에 기재된 반도체 장치.
(부기 13)
상기 복수의 파셋트는 상기 주부의 바로 아래에 형성되고 상기 SiGe 혼정층 영역의 저면을 포함하는 상기 SiGe 혼정층 영역의 최하부에서, 서로 대향하는 SiGe 혼정층 영역의 측벽면 사이의 거리가 상방을 향해서 감소하도록 형성된 파셋트를 상기 수직 파셋트에 연속해서 포함하는 것을 특징으로 하는 부기 12에 기재된 반도체 장치.
(부기 14)
상기 복수의 파셋트는 서로 대향하는 SiGe 혼정층 영역의 측벽면 사이의 거리가 하방을 향해서 감소하도록 형성된 주부 파셋트를 상기 최상부 파셋트에 연속해서 포함하고, 상기 주부 파셋트는 상기 SiGe 혼정층 영역의 최상부의 바로 아래에 형성되는 SiGe 혼정층 영역 주부의 측벽면을 획정하고,
또한, 상기 복수의 파셋트는 상기 주부의 바로 아래에 형성되어 상기 SiGe 혼정층 영역의 저면을 포함하는 상기 SiGe 혼정층 영역의 최하부에서, 서로 대향하는 SiGe 혼정층 영역의 측벽면 사이의 거리가, 상방을 향해서 감소하도록 형성된 하부 파셋트를 상기 주부 파셋트에 연속해서 포함하는 것을 특징으로 하는 부기 8에 기재된 반도체 장치.
(부기 15)
상기 주부 파셋트 및 하부 파셋트는 실질적으로 (111)면 또는 이것에 결정학적으로 등가인 면에 의해 구성되는 것을 특징으로 하는 부기 14에 기재된 반도체 장치.
(부기 16)
상기 복수의 파셋트는 서로 대향하는 SiGe 혼정층 영역의 측벽면 사이의 거리가 상방을 향해서 감소하도록 형성된 주부 파셋트를 상기 최상부 파셋트에 연속해서 포함하고, 상기 주부 파셋트는 상기 SiGe 혼정층 영역 최상부의 바로 아래에 형성되는 SiGe 혼정층 주부의 측벽면을 획정하는 것을 특징으로 하는 부기 8에 기재된 반도체 장치.
(부기 17)
상기 각각의 SiGe 혼정층 영역 위에는 실리사이드막이 형성되어 있으며, 상기 실리사이드막은 실질적으로 Ge를 포함하지 않는 것을 특징으로 하는 부기 1 내지 16 중 어느 한 항에 기재된 반도체 장치.
(부기 18)
상기 각각의 SiGe 혼정층 영역 위에는 p형 Si층이 에피택셜로 형성되어 있으며, 상기 p형 Si층 중에는 실리사이드층이 형성되어 있는 것을 특징로 하는 부기 1 내지 16 중 어느 한 항에 기재된 반도체 장치.
(부기 19)
상기 실리사이드층의 하면은 상기 게이트 절연막과 실리콘 기판의 계면보다도 위에 위치하도록 형성되는 것을 특징으로 하는 부기 18에 기재된 반도체 장치.
(부기 20)
상기 p형 Si층은 Ge를 실질적으로 포함하지 않는 것을 특징으로 하는 부기 18 또는 19에 기재된 반도체 장치.
(부기 21)
채널 영역의 양측에 SiGe 압축 응력 발생 영역을 갖는 반도체 장치의 제조 방법으로서,
실리콘 기판 위에 게이트 절연막을 형성하는 공정과,
상기 실리콘 기판 위에, 상기 게이트 절연막을 통해서 게이트 전극을 상기 채널 영역에 대응하여 형성하는 공정과,
상기 실리콘 기판 중, 상기 게이트 전극의 양측에, 한 쌍의 p형 확산 영역을 형성하는 공정과,
상기 실리콘 기판 중, 상기 게이트 전극의 양측에, 상기 채널 영역으로부터 각각의 측벽 절연막을 분리하여, 한 쌍의 p형 확산 영역을 형성하는 공정과,
상기 실리콘 기판 중, 각각 소스 및 드레인 영역에 대응하여, 에칭에 의해, 한 쌍의, 각각은 복수의 파셋트로 획정된 측벽면을 갖는 트렌치를 상기 트렌치의 측벽면과 저면이 상기 소스 영역 또는 드레인 영역을 구성하는 p형 확산 영역에 의해 연속적으로 덮여지도록 형성하는 공정과,
상기 트렌치를 p형 SiGe층의 에피택셜 성장에 의해 충전하는 공정으로 이루어지고,
상기 p형 SiGe층의 에피택셜 성장은 400~550℃의 온도에서 실행되는 것을 특징으로 하는 반도체 장치의 제조 방법.
(부기 22)
상기 p형 SiGe층의 에피택셜 성장에 앞서, 상기 트렌치의 노출 표면에 대하여, 클리닝 및 자연 산화막 제거를 포함하는 사전 처리를 행하는 공정과, 상기 사 전 처리 공정 후, 상기 트렌치의 노출 표면에 대하여, 수소 분위기 중에서 열처리를 행하는 공정을 포함하는 것을 특징으로 하는 부기 21에 기재된 반도체 장치의 제조 방법.
(부기 23)
상기 수소 분위기 중의 열처리 공정은 상기 SiGe층의 에피택셜 성장과 동일한 온도에서 실행되는 것을 특징으로 하는 부기 22에 기재된 반도체 장치의 제조 방법.
(부기 24)
채널 영역의 양측에 SiGe 압축 응력 발생 영역을 갖는 반도체 장치의 제조 방법으로서,
실리콘 기판 위에 게이트 절연막을 형성하는 공정과,
상기 실리콘 기판 위에, 상기 게이트 절연막을 통해서 게이트 전극을 상기 채널 영역에 대응하여 형성하는 공정과,
상기 실리콘 기판 중, 상기 게이트 전극의 양측에, 한 쌍의 p형 확산 영역을 형성하는 공정과,
상기 실리콘 기판 중, 각각 소스 및 드레인 영역에 대응하여, 에칭에 의해, 한 쌍의, 각각은 복수의 파셋트로 획정된 측벽면을 갖는 트렌치를 상기 채널 영역으로부터 이간하여 형성하는 공정과,
상기 트렌치의 측벽면과 저면을, p형으로 도핑된 Si에피택셜층에 의해 덮는 공정과,
상기 Si에피택셜층 위에 p형 SiGe 혼정층을 에피택셜 성장시키고, 상기 트렌치를 충전하는 공정에 의해 이루어지고,
상기 p형 SiGe층의 에피택셜 성장은 400~550℃의 온도에서 실행되는 것을 특징으로 하는 반도체 장치의 제조 방법.
(부기 25)
상기 p형 Si층의 에피택셜 성장에 앞서, 상기 트렌치의 노출 표면에 대하여, 클리닝 및 자연 산화막 제거를 포함하는 사전 처리를 행하는 공정과, 상기 사전 처리 공정 후, 상기 트렌치의 노출 표면에 대하여, 수소 분위기 중에서 열처리를 행하는 공정을 포함하는 것을 특징으로 하는 부기 24에 기재된 반도체 장치의 제조 방법.
(부기 26)
상기 수소 분위기 중의 열처리 공정은 상기 p형 SiGe 혼정층의 에피택셜 성장과 동일한 온도에서 실행되는 것을 특징으로 하는 부기 25에 기재된 반도체 장치의 제조 방법.
(부기 27)
상기 p형 SiGe 혼정층의 에피택셜 성장은 저압 CVD법에 의해, Si 기상원료와 Ge 기상원료에, p형 불순물 가스를 첨가해서 실행되는 것을 특징으로 하는 부기 21 내지 26 중 어느 한 항에 기재된 반도체 장치의 제조 방법.
(부기 28)
상기 p형 SiGe 혼정층의 에피택셜 성장은 상기 Si 기상원료와 Ge 기상원료를 상기 SiGe 혼정층 중의 Ge 농도가 20% 이상, 28% 미만이 되는 유량으로 공급하면서 실행되는 것을 특징으로 하는 부기 27에 기재된 반도체 장치의 제조 방법.
(부기 29)
상기 p형 SiGe층의 에피택셜 성장은 상기 실리콘 기판 표면과 게이트 절연막의 계면을 초과하여 실행되는 것을 특징으로 하는 부기 21 내지 28 중 어느 한 항에 기재된 반도체 장치의 제조 방법.
(부기 30)
또한, 상기 p형 SiGe 혼정층의 에피택셜 성장 공정 후, 상기 p형 SiGe 혼정층 위에, Si를 주로 하고, Ge를 실질적으로 포함하지 않는 p형 반도체층을 에피택셜 성장하는 공정을 포함하는 것을 특징으로 하는 부기 21 내지 29 중 어느 한 항에 기재된 반도체 장치의 제조 방법.
(부기 31)
또한, 상기 p형 SiGe 혼정층의 에피택셜 성장 공정 후, 상기 p형 SiGe 혼정층 위에, Si를 주로 하고, Ge 농도가 20%를 초과하지 않는 p형 반도체에 의해 이루어지는 캡층을, 에피택셜 성장하는 공정을 포함하는 것을 특징으로 하는 부기 21 내지 29 중 어느 한 항에 기재된 반도체 장치.
(부기 32)
상기 p형 캡층을 에피택셜 성장하는 공정은 상기 p형 SiGe 혼정층의 에피택셜 성장 공정과 실질적으로 동일한 온도, 또는 그 이하의 온도에서 실행되는 것을 특징으로 하는 부기 29 또는 30에 기재된 반도체 장치의 제조 방법.
(부기 33)
또한, 상기 캡층 위에 실리사이드막을 상기 실리사이드막의 하면이 상기 캡층과 p형 SiGe 혼정층의 계면을 초과하지 않도록 형성하는 공정을 포함하는 것을 특징으로 하는 부기 31 또는 32에 기재된 반도체 장치의 제조 방법.
(부기 34)
상기 캡층의 형성 공정 후, 상기 실리사이드막 전에, 상기 측벽 절연막의 표면을 에칭 가스에 의해, 상기 p형 SiGe 혼정층의 에피택셜 성장 공정과 실질적으로 동일한 온도, 또는 그 이하의 온도로 처리하는 공정을 포함하는 것을 특징으로 하는 부기 33에 기재된 반도체 장치의 제조 방법.
(부기 35)
상기 p형 SiGe 혼정층을 에피택셜 성장하는 공정은 상기 게이트 전극 표면을 붕소막으로 덮은 상태에서 실행되는 것을 특징으로 하는 부기 21 내지 34 중 어느 한 항에 기재된 반도체 장치의 제조 방법.
(부기 36)
상기 트렌치를 형성하는 공정은 건식 에칭 공정과 습식 에칭 공정을 포함하는 것을 특징으로 하는 부기 21 내지 35 중 어느 한 항에 기재된 반도체 장치의 제조 방법.
(부기 37)
상기 게이트 절연막을 형성하는 공정은 상기 실리콘 기판 표면으로부터 자연 산화막을 제거하는 공정과,
상기 자연 산화막을 제거한 실리콘 기판 표면에, 상기 게이트 절연막을 형성하는 공정에 의해 이루어지고,
상기 자연 산화막을 제거하는 공정은 수소를 포함하지 않는 비산화 분위기중, 900℃ 이하의 온도에서 열처리하는 공정에 의해 이루어지는 것을 특징으로 하는 부기 21 내지 36 중 어느 한 항에 기재된 반도체 장치의 제조 방법.
본 발명에 의하면, 상기 채널 영역의 양측에 p형 SiGe 혼정층을 에피택셜로 성장시킴으로써, 상기 채널 영역에 일축성의 압축 응력이 인가되고, 상기 채널 영역을 수송하는 홀의 이동도가 대폭 향상된다. 그 때, 본 발명에서는 상기 한 쌍의 p형 SiGe 혼정 영역의 각각을 서로 대향하는 측벽면이, 상기 실리콘 기판의 주면에 대하여 각각 다른 각도를 이루는 복수의 파셋트에 의해 구성되도록 형성함으로써, 상기 채널 영역에 인가되는 일축성 압축 응력을 최적화할 수 있고, 반도체 장치의 동작 속도를 종래의, 상기 측벽면이 연속적인 곡면으로 획정되고, 상기 채널 영역을 사이에 끼워서 대향하는 한 쌍의 SiGe 혼정층 영역 사이의 거리가 게이트 절연막과 실리콘 기판의 계면으로부터 실리콘 기판 하방을 향해서 급속하게 증대하는 구성에 비해서, 더욱, 향상시키는 것이 가능해 진다. 특히, 본 발명에서는 상기 SiGe 혼정층 영역의 측벽면을 상기 SiGe 혼정층 영역이 상기 게이트 절연막과 실리콘 기판의 계면하에서, 상기 채널 영역을 사이에 끼워서 상기 게이트 전극의 측벽 절연막 바로 아래의 영역에 침입하는 쐐기형의 형상으로 함으로써, 이러한 채널 영역에서 실리콘 기판에 인가되는 일축성 압축 응력을 이러한 쐐기형 선단부에서의 응력 집중의 효과도 포함하여, 최대화하는 것이 가능하다. 또 본 발명에 의하면, 상기 p형 SiGe 혼정층 영역의 각각이, 상기 실리콘 기판 위의 한정된 면적에 형성되기 때문에, 상기 p형 혼정층 영역 중의 Ge 농도를 연속적인 이차원막의 경우의 경계막 두께에 대응하는 농도를 초과하고, 원자 농도에서 약 40%까지 증대시키는 것이 가능하며, 압축 응력에 따른 반도체 장치의 동작 속도의 향상을 최대화하는 것이 가능하다. 단, 상기 Ge 원자농도가 28%의 값을 초과하면, 상기 p형 SiGe 혼정 영역에서 결정 품질의 열화가 시작되기 때문에, 상기 Ge 원자의 농도는 28% 이하로 억제하는 것이 바람직하다. 또한, 본 발명에 의하면, 상기 p형 SiGe 혼정층 영역을 상기 반도체 장치의 게이트 절연막과 실리콘 기판의 계면을 초과하여 성장시킴으로써, 반도체 장치의 소스/드레인 영역에 형성되는 실리사이드층이 발생하는 인장 응력에 의한, 상기 채널 영역에서의 일축성 압축 응력의 상쇄 효과를 경감하는 것이 가능해 진다. 특히, 상기 p형 SiGe 혼정층 영역 위에 p형 Si층 또는 Ge 농도가 낮은 p형 Si층을 에피택셜로 성장함으로써, Ge 농도가 높은 SiGe 혼정층 위에서의 실리사이드층 형성에 따른 곤란이 해소된다. 이러한, p채널 M0S트랜지스터에서의 채널 영역으로의 압축 응력의 인가에 의한 홀 이동도의 증대 효과는 특히, 실리콘 기판이 소위 (100)기판이며, 상기 실리콘 기판 위에 게이트 전극을 <110> 방향으로 형성한 경우에 가장 현저하게 드러난다.
본 발명에 의하면, 상기 게이트 전극 및 그 양측의 p형 확산 영역을 형성한 후에 상기 트렌치를 형성하고, 또한, 이러한 트렌치를 400~550℃의 저온 프로세스에 의해, p형 SiGe 혼정층에 의해 충전할 수 있기 때문에, 먼저 형성된 확산 영역 의 불순물 원소 농도 분포가 붕괴되는 경우가 없고, 원하는 특성을 갖는 반도체 장치를 구성하는 것이 가능해 진다. 또한, 이러한 저온 성장의 결과, 상기 p형 SiGe 혼정층 중에 원자의 농도에서 40%에 달하는 Ge를 도입하는 것이 가능해 진다. 또한, 본 발명에 의하면, 이와 같이 저온에서 에피택셜 성장시킨 SiGe 혼정층 위에 Ge를 실질적으로 포함하지 않는, 또는, Ge 농도가 20% 미만인 Si에피택셜 캡층을 형성함으로써, 반도체 장치의 소스/드레인 영역에 전기적으로 접속하여, 실리사이드층을 형성하는 것이 가능해 진다. 이러한 구성에서는 실리사이드층은 상기 캡층 중에, 즉, 상기 게이트 절연막과 실리콘 기판의 계면보다도 훨씬 상방에 위치하기 때문에, 실리사이드층 중에 발생하는 인장 응력이, 채널 영역에서 발생하는 일축성 압축 응력을 상쇄하는 효과가 억제된다. 또한, 비교적 저농도의 Ge를 포함하는 캡층을 형성함으로써 Ge 농도의 증대에 따르는 실리사이드의 내열성이나 형태의 열화를 억제하고, 실리사이드의 안정 형성을 가능하게 하는 효과도 있다. 본 발명에서는 상기 SiGe 혼정층을 먼저 실리콘 기판 중에 트렌치를 형성하고, 또한, 상기 트렌치의 표면에 p형 실리콘 에피택셜층을 성장시킨 후에 형성하는 것도 가능하며, 이러한 경우에도, 먼저 게이트 전극 바로 아래에 이온 주입에 의해 형성되어 있는 소스 익스텐션 영역이나 드레인 익스텐션 영역의 불순물 원소 분포 프로파일이 변화되는 것이 효과적으로 회피된다.
또한, 이러한 채널 영역에 SiGe 혼정층에 의해 압축 응력을 인가하는 구성의 초미세화·초고속 반도체 장치에서는 소자 분리 영역 형성 후에, 게이트 절연막 형성에 앞서 채널 영역에서의 자연 산화막 제거 공정이 행해지지만, 이러한 자연 산 화막 제거 공정에서 사용되는 고온 수소 분위기 중에서의 열처리의 결과, 실리콘 기판 표면을 Si 원자가 자유롭게 이동하고, 소자 영역 표면이 위로 볼록한 형상으로 활처럼 구부지는 것이 알려져 있다. 이러한 활처럼 구부러진 실리콘 표면을 에칭하여 상기 트렌치를 형성한 경우, 트렌치 저부에도 대응한 활처럼 구부러진 형상이 발생하게 되지만, 그 위에 에피택셜로 성장시킨 SiGe 혼정층 영역은 자기 제한 프로세스에 의해 평탄한 파셋트를 형성한다. 이것은 압축 응력원이 되는 SiGe 혼정층의 체적이 상기 소자 영역 표면의 활처럼 구부러진만큼 감소하는 것을 의미하고 있으며, 또한, 상기 SiGe 혼정층이 발생하는 압축 응력이 감소하는 것을 의미하고 있다. 이에 대하여, 본 발명에서는 상기 게이트 절연막 형성에 앞서 자연 산화막 제거 공정시의 열처리 온도를 900℃ 이하로 설정하고, 또한, 상기 열처리를 수소를 포함하지 않는 불활성 분위기 중에서 행함으로써, 이러한 압축 응력의 저감을 회피하고 있다.

Claims (10)

  1. 채널 영역을 포함하는 실리콘 기판과,
    상기 실리콘 기판 위, 상기 채널 영역에 대응하여 게이트 절연막을 통해서 형성되고, 대향하는 한 쌍의 측벽면 위에 측벽 절연막을 각각 담지(擔持)하는 게이트 전극과,
    상기 실리콘 기판 중, 상기 게이트 전극의 양측에 상기 채널 영역을 사이에 끼워서 각각 형성된 p형 확산 영역에 의해 이루어지는 소스 익스텐션(extension) 영역 및 드레인 익스텐션 영역과,
    상기 실리콘 기판 중, 상기 한 쌍의 측벽 절연막의 외측에, 각각 상기 소스 익스텐션 영역 및 드레인 익스텐션 영역에 연속하여 형성된 p형 확산 영역에 의해 이루어지는 소스 영역 및 드레인 영역과,
    상기 실리콘 기판 중, 상기 한 쌍의 측벽 절연막의 외측에, 상기 소스 및 드레인 영역에 의해 둘러 싸이도록, 상기 실리콘 기판에 대하여 에피택셜(epitaxial)로 형성된 한 쌍의 SiGe 혼정층 영역(mixed crystal region)에 의해 이루어지고,
    상기 한 쌍의 SiGe 혼정층 영역의 각각은 상기 게이트 절연막과 실리콘 기판의 게이트 절연막 계면(界面)보다도 높은 레벨까지 성장하고 있으며,
    상기 한 쌍의 SiGe 혼정층 영역의 각각은 서로 대향하는 측벽면이 상기 실리콘 기판의 주면(主面)에 대하여 각각 다른 각도를 이루는 복수의 파셋트(facet)로 구성되어 있는 것을 특징으로 하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 복수의 파셋트의 각각은 평탄면을 갖는 것을 특징으로 하는 반도체 장치.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 복수의 파셋트의 각각은 결정면에 의해 획정되는 것을 특징으로 하는 반도체 장치.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 복수의 파셋트는 상기 SiGe 혼정층 영역 중, 상기 게이트 절연막 계면보다도 위의 최상부에서, 서로 대향하는 SiGe 혼정층 영역의 측벽면 사이의 거리가 상기 실리콘 기판 표면으로부터 상방을 향해서 증대하도록 형성된 최상부 파셋트를 포함하는 것을 특징으로 하는 반도체 장치.
  5. 제 1 항 또는 제 2 항에 있어서,
    상기 복수의 파셋트는 상기 주면에 대하여 수직 방향으로 연장하여 형성되는 수직 파셋트를 포함하는 것을 특징으로 하는 반도체 장치.
  6. 제 1 항 또는 제 2 항에 있어서,
    상기 복수의 파셋트는 서로 대향하는 SiGe 혼정층 영역의 측벽면 사이의 거리가 하방을 향해서 감소하도록 형성된 파셋트를 포함하는 것을 특징으로 하는 반도체 장치.
  7. 제 1 항 또는 제 2 항에 있어서,
    상기 복수의 파셋트는 서로 대향하는 SiGe 혼정층 영역의 측벽면 사이의 거리가 상방을 향해서 감소하도록 형성된 파셋트를 포함하는 것을 특징으로 하는 반도체 장치.
  8. 채널 영역의 양측에 SiGe 압축 응력 발생 영역을 갖는 반도체 장치의 제조 방법으로서,
    실리콘 기판 위에 게이트 절연막을 형성하는 공정과,
    상기 실리콘 기판 위에, 상기 게이트 절연막을 통해서 게이트 전극을 상기 채널 영역에 대응하여 형성하는 공정과,
    상기 실리콘 기판 중, 상기 게이트 전극의 양측에, 한 쌍의 p형 확산 영역을 형성하는 공정과,
    상기 실리콘 기판 중, 상기 게이트 전극의 양측에, 상기 채널 영역으로부터 각각의 측벽 절연막을 분리하여, 한 쌍의 p형 확산 영역을 형성하는 공정과,
    상기 실리콘 기판 중, 각각 소스 및 드레인 영역에 대응하여, 에칭에 의해, 한 쌍의, 각각은 복수의 파셋트로 획정된 측벽면을 갖는 트렌치를 상기 트렌치의 측벽면과 저면이 상기 소스 영역 또는 드레인 영역을 구성하는 p형 확산 영역에 의해 연속적으로 덮여지도록 형성하는 공정과,
    상기 트렌치를 p형 SiGe층의 에피택셜 성장에 의해 충전하는 공정에 의해 이루어지고,
    상기 p형 SiGe층의 에피택셜 성장은 400~550℃의 온도에서 실행되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 채널 영역의 양측에 SiGe 압축 응력 발생 영역을 갖는 반도체 장치의 제조 방법으로서,
    실리콘 기판 위에 게이트 절연막을 형성하는 공정과,
    상기 실리콘 기판 위에, 상기 게이트 절연막을 통해서 게이트 전극을 상기 채널 영역에 대응하여 형성하는 공정과,
    상기 실리콘 기판 중, 상기 게이트 전극의 양측에, 한 쌍의 p형 확산 영역을 형성하는 공정과,
    상기 실리콘 기판 중, 각각 소스 및 드레인 영역에 대응하고, 에칭에 의해, 한 쌍의, 각각은 복수의 파셋트로 획정된 측벽면을 갖는 트렌치를 상기 채널 영역으로부터 이간해서 형성하는 공정과,
    상기 트렌치의 측벽면과 저면을 p형으로 도핑된 Si에피택셜층에 의해 덮는 공정과,
    상기 Si에피택셜층 위에 p형 SiGe 혼정층을 에피택셜 성장시키고, 상기 트렌치를 충전하는 공정에 의해 이루어지고,
    상기 p형 SiGe층의 에피택셜 성장은 400~550℃의 온도에서 실행되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 제 8 항 또는 제 9 항에 있어서,
    상기 트렌치를 형성하는 공정은 이방성 건식 에칭 공정과 이방성 습식 에칭 공정의 조합에 의해 실행되는 것을 특징으로 하는 반도체 장치의 제조 방법.
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