KR100746232B1 - 스트레인드 채널을 갖는 모스 트랜지스터 및 그 제조방법 - Google Patents

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Abstract

스트레인드 채널을 갖는 반도체 장치를 제공한다. 상기 반도체 장치는 반도체 기판 상에 형성된 게이트 패턴 및 상기 반도체 기판 내에 형성된 불순물 영역을 구비한다. 상기 불순물 영역은 상기 게이트 패턴 하부의 채널 영역에 인접하도록 제공된다. 상기 불순물 영역 내에 에피성장층이 제공된다. 상기 에피성장층은 상기 게이트 패턴으로부터 이격된 제1 에피성장층 및 상기 제1 에피성장층으로부터 상기 게이트 패턴을 향하여 연장되는 제2 에피성장층을 갖는다. 상기 반도체 장치의 제조방법 또한 제공된다.
선택적 에피성장, 스트레인드 채널

Description

스트레인드 채널을 갖는 모스 트랜지스터 및 그 제조방법{MOS transistor having a strained channel and method of fabricating the same}
도 1 내지 도 6은 본 발명의 일 실시예에 따른 모스 트랜지스터의 제조방법 및 그에 의해 제조된 모스 트랜지스터를 설명하기 위한 단면도들이다.
도 7 내지 도 9는 본 발명의 다른 실시예에 따른 모스 트랜지스터의 제조방법 및 그에 의해 제조된 모스 트랜지스터를 설명하기 위한 단면도들이다.
본 발명은 반도체 장치 및 그 제조방법에 관한 것으로, 특히 스트레인드 채널을 갖는 모스 트랜지스터 및 그 제조방법에 관한 것이다.
최근 반도체 장치는 고집적화 및 고속화가 요구되고 있으며, 반도체 장치의 미세화에 따른 한계를 극복하기 위한 다양한 방법들이 연구되고 있다. 특히, 반도체 장치의 스위칭 소자로서 널리 사용되고 있는 모스(Metal-Oxide-Semiconductor; MOS) 트랜지스터에 있어서 채널(channel) 내의 캐리어(carrier)의 이동 도(mobility)는 드레인 전류와 스위칭 특성에 직접적인 영향을 미치므로 소자의 고집적화와 고속화를 이루는데 있어 핵심적으로 고려해야 할 사항이다. 따라서, 고성능의 반도체 장치를 구현하기 위하여 모스 트랜지스터의 채널 부분에 스트레인 효과(strain effect)를 주는 스트레스를 적용하여 캐리어의 이동도를 향상시키는 다양한 방법들이 연구되고 있다.
스트레인드 채널층을 갖는 종래의 모스 트랜지스터를 형성하는 방법에 따르면, 게이트 전극의 양측에 있는 실리콘 기판을 식각하여 리세스(recess) 영역을 형성하고, 리세스 영역 내에 에피택셜 성장(epitaxial growth) 기술을 사용하여 실리콘 게르마늄(SiGe)층을 성장시킨다. 그 결과, 실리콘 게르마늄층은 게이트 전극 하부의 실리콘 기판의 결정격자에 수평 방향의 압축응력(Compressive stress)을 발생시키어 압축 스트레인드 채널층을 형성한다. 이에 따라, 채널 영역에서의 정공의 이동도가 증가하여 모스 트랜지스터의 스위칭 속도를 개선시킨다.
실리콘 게르마늄층을 소오스/드레인 영역으로 사용하는 모스 트랜지스터의 제조방법이 대한민국 공개특허 번호(Korean laid-open patent No.) 10-2004-56034호에 “반도체 소자의 제조방법(Method of fabricating a semiconductor device)”라는 제목으로 차(Cha)에 의해 개시된 바 있다. 차(Cha)에 따르면, 반도체 기판 상에 게이트 전극을 형성하고, 게이트 전극을 덮는 장벽 산화막을 형성한다. 이어서, 상기 장벽 산화막을 식각 마스크로 사용하여 상기 반도체 기판을 이방성 식각하여 게이트 전극 양 옆의 반도체 기판 내에 리세스된 영역들을 형성한다. 상기 리세스된 영역들 내에 에피택셜 기술을 사용하여 실리콘 게르마늄층을 형성하고, 상기 실 리콘 게르마늄층 내에 불순물을 주입하여 엘디디형의 소오스/드레인 영역을 형성한다.
상술한 대한민국 공개특허 번호 10-2004-56034호에 있어서, 상기 반도체 기판이 실리콘 기판인 경우에, 상기 실리콘 게르마늄층은 게이트 전극 하부의 채널 영역에 스트레스를 가하여 스트레인드 채널층을 제공할 수 있다. 그러나, 상기 스트레인드 효과를 극대화시키기 위해서는 상기 리세스된 영역의 깊이가 증가하여야 한다. 다시 말해서, 상기 게이트 전극의 양 옆에 형성되는 실리콘 게르마늄층의 깊이를 증가시켜야 한다. 이 경우에, 상기 실리콘 게르마늄층 내에 형성되는 소오스/드레인 영역의 접합 누설전류가 증가할 수 있다. 이는, 상기 실리콘 게르마늄층을 에피택셜 성장 기술을 사용하여 형성할 때, 상기 리세스된 영역의 측벽 및 바닥면 상에서 각각 횡적 및 수직으로(laterally and vertically) 성장되는 실리콘 게르마늄층들 사이의 계면에 결정결함들이 생성될 수 있고 상기 결정결함들을 갖는 실리콘 게르마늄층들 내에 소오스/드레인 영역들이 형성되기 때문이다. 결과적으로, 차(Cha)에 따르면, 소오스/드레인 영역의 접합 누설전류 특성의 저하 없이 스트레인드 채널 효과를 극대화시키기가 어려울 수 있다.
본 발명이 이루고자 하는 기술적 과제는 소오스/드레인 영역의 접합 누설전류 특성의 저하 없이 채널 영역의 스트레인드 효과를 극대화시키기에 적합한 모스 트랜지스터 및 그 제조방법을 제공하는 데 있다.
본 발명이 이루고자 하는 기술적 과제들은 앞에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 일 양태에 따르면, 스트레인드 채널을 갖는 반도체 장치가 제공된다. 상기 반도체 장치는 반도체 기판 상에 형성된 게이트 패턴을 포함한다. 상기 반도체 기판 내에 불순물 영역이 제공된다. 상기 불순물 영역은 상기 게이트 패턴 하부의 채널 영역에 인접하도록 제공된다. 상기 불순물 영역 내에 에피성장층이 제공된다. 상기 에피성장층은 상기 게이트 패턴으로부터 이격된 제1 에피성장층 및 상기 제1 에피성장층으로부터 상기 게이트 패턴을 향하여 연장된 제2 에피성장층을 포함한다.
본 발명의 다른 양태에 따르면, 스트레인드 채널을 갖는 반도체 장치의 제조방법이 제공된다. 상기 방법은 반도체 기판 상에 게이트 패턴을 형성하는 것과, 상기 게이트 패턴의 측벽 상의 스페이서 및 상기 스페이서에 인접한 상기 반도체 기판 내의 불순물 영역을 형성하는 것을 포함한다. 상기 불순물 영역을 등방성 식각하여 상기 스페이서의 하부 영역으로 연장된 제1 리세스 영역을 형성한다. 상기 제1 리세스 영역은 상기 불순물 영역 내에 형성된다. 상기 스페이서 및 상기 게이트 패턴을 식각 마스크들로 사용하여 상기 불순물 영역을 이방성 식각하여 상기 불순물 영역 내에 제2 리세스 영역을 형성한다. 상기 제1 리세스 영역 및 상기 제2 리 세스 영역을 채우는 에피성장층을 형성한다.
이하부터는 본 발명의 예시되는 실시예를 보여주는 도면을 참조하여 본 발명을 좀 더 상세하게 설명한다. 그러나, 본 발명은 다른 형태로 실시될 수 있으며, 여기서 설명하는 실시예에 의해 한정되어 해석되어서는 아니된다. 이러한 실시예들은 본 명세서가 충분하고 완전하도록 하고, 본 기술 분야의 통상의 지식을 가진 자가 본 발명의 범위를 충분히 해석할 수 있도록 하기 위해 제공되는 것이다. 도면에 있어서, 각 층과 영역들의 크기와 상대적인 크기들은 명확성을 기하기 위하여 과장되어 있다. 명세서 전체에 걸쳐, 같은 도면부호는 같은 구성요소를 지칭한다.
도 1 내지 도 6은 본 발명의 일 실시예에 따른 반도체 장치의 제조방법을 설명하기 위한 단면도들이다.
도 1을 참조하면, 반도체 기판(100)을 준비한다. 반도체 기판(100)은 단결정 반도체 기판 또는 단결정 반도체 바디층을 갖는 에스오아이(SOI: Silicon On Insulator) 기판일 수 있다. 상기 단결정 반도체 기판 또는 단결정 반도체 바디층은 실리콘층(Si), 게르마늄층(Ge) 또는 실리콘 게르마늄층(SiGe) 등을 포함할 수 있다.
상기 반도체 기판(100)의 소정 영역 내에 절연영역(102)을 형성하여 활성영역(102a)을 정의한다. 상기 절연영역(102)은 통상의 트랜치(Trench) 소자분리 기술을 사용하여 형성할 수 있다. 상기 활성영역(102a) 상에 게이트 절연막), 게이트 도전막 및 캐핑 절연막을 순차적으로 형성하고, 상기 캐핑 절연막, 게이트 도전막 및 게이트 절연막을 패터닝(patterning)하여 상기 활성영역(102a)의 상부를 가로지르는 게이트 패턴(110)을 형성한다. 그 결과, 상기 게이트 패턴(110)은 차례로 적층된 게이트 절연막 패턴(104), 게이트 전극(106) 및 게이트 캐핑 절연막(108)을 포함하도록 형성될 수 있다.
도 2를 참조하면, 상기 게이트 패턴(110)을 이온주입 마스크로 사용하여 상기 활성영역 내로 제1 불순물 이온들을 주입하여 상기 게이트 패턴(110)의 양 옆에 각각 제1 및 제2 저농도 불순물 영역들(114a, 114b)을 형성한다. 상기 제1 불순물 이온들은 상기 반도체 기판(100)과 다른 도전형의 불순물 이온들일 수 있다.
상기 게이트 패턴(110)의 측벽 상에 제1 스페이서(112)를 형성한다. 상기 제1 스페이서(112)는 실리콘 산화막 또는 실리콘 질화막으로 형성할 수 있다. 이어서, 상기 제1 스페이서(112)를 갖는 기판에 경사 이온주입 공정을 적용하여 상기 제1 및 제2 저농도 불순물 영역들(114a, 114b)을 각각 둘러싸는 제1 및 제2 할로 영역들(116a, 116b)을 형성할 수 있다. 상기 할로 영역들(116a, 116b)은 상기 반도체 기판(100)과 동일한 도전형의 불순물 이온들을 주입하여 형성할 수 있다. 본 발명의 일 실시예에서, 상기 저농도 불순물 영역들(114a, 114b) 및 상기 할로 영역들(116a, 116b)을 형성하기 위한 이온주입 공정들은 상기 제1 스페이서(112)를 형성한 후에 실시될 수도 있다.
도 3을 참조하면, 상기 제1 스페이서(112)의 외측벽 상에 제2 스페이서(118)을 형성한다. 상기 제2 스페이서(118)는 실리콘 산화막 또는 실리콘 질화막으로 형 성할 수 있다. 상기 제1 및 제2 스페이서들(112, 118)은 스페이서(119)를 구성한다. 상기 게이트 패턴(110) 및 스페이서(119)를 이온주입 마스크들로 사용하여 상기 활성영역(102a) 내로 제2 불순물 이온들을 주입하여 상기 게이트 패턴(110)의 양 옆에 각각 제1 및 제2 고농도 불순물 영역들(120a, 120b)을 형성한다. 상기 제2 불순물 이온들은 상기 제1 불순물 이온들과 동일한 도전형을 갖는 불순물 이온들일 수 있다. 상기 고농도 불순물 영역들(120a, 120b)은 상기 저농도 불순물 영역들(114a, 114b) 및 상기 할로 영역들(116a, 116b)보다 깊은 접합을 갖도록 형성될 수 있다. 또한, 상기 제1 및 제2 고농도 불순물 영역들(120a, 120b)은 상기 제1 및 제2 저농도 불순물 영역들(114a, 114b)보다 높은 불순물 농도를 갖도록 형성될 수 있다. 그 결과, 상기 스페이서(119)의 하부에 제1 및 제2 저농도 불순물 영역들(114a, 114b)이 잔존할 수 있다.
상기 제1 저농도 불순물 영역(114a) 및 상기 제1 고농도 불순물 영역(120a)은 제1 불순물 영역(121a), 즉 소오스 영역을 구성하고, 상기 제2 저농도 불순물 영역(114b) 및 상기 제2 고농도 불순물 영역(120b)은 제2 불순물 영역(121b), 즉 드레인 영역을 구성한다.
도 4를 참조하면, 게이트 패턴(110) 상의 게이트 캐핑 절연막(도 1의 108) 및 상기 스페이서(119)를 식각 마스크로 이용하여 상기 활성영역(102a)에 제 1 식각 공정을 적용하여 상기 스페이서(119) 하부의 제1 및 제2 저농도 불순물 영역들(114a, 114b) 내로 연장된 제1 리세스 영역들(122a, 122b)을 형성한다. 제 1 식각 공정은 등방성 식각(Isotropic etching) 기술을 이용하여 진행할 수 있다. 이 경우에, 제1 리세스 영역들(122a, 122b)은 상기 할로 영역들(116a, 116b) 또는 상기 반도체 기판(100)이 노출되지 않도록 얕은 깊이로 형성된다. 다시 말해서, 상기 제 1 리세스 영역들(122a, 122b)은 상기 제1 식각공정의 식각 가스 또는 식각 시간 등의 공정 조건을 조절하여 상기 저농도 불순물 영역들(114a, 114b)보다 얕은 깊이를 갖도록 형성될 수 있다. 예를 들면, 상기 제1 리세스 영역들(122a, 122b)은 100 내지 300Å의 깊이를 갖도록 형성될 수 있다. 제 1 식각 공정은 6불화 황(Sulfur Hexaflouride, SF6)을 포함하는 식각 가스를 사용하여 실시할 수 있다.
도 5를 참조하면, 상기 게이트 캐핑 절연막(108) 및 스페이서(119)를 식각 마스크로 이용하여 상기 불순물 영역들(121a, 121b)에 제 2 식각 공정을 적용하여 상기 불순물 영역들(121a, 121b) 내에 각각 제2 리세스 영역들(124a, 124b)을 형성한다. 상기 제2 리세스 영역들(124a, 124b)은 이방성 식각 공정(anisotropic etching process)을 사용하여 형성할 수 있다. 그 결과, 상기 제2 리세스 영역들(124a, 124b) 역시 상기 불순물 영역들(121a, 121b) 하부의 반도체 기판(100)이 노출되지 않도록 적절한 깊이를 갖도록 형성될 수 있고, 상기 스페이서(119) 하부에 상기 제1 리세스 영역들(122a, 122b)이 잔존할 수 있다.
상기 제2 리세스 영역들(124a, 124b)은 상기 제1 리세스 영역들(122a, 122b)보다 깊도록 형성될 수 있다. 예들 들면, 상기 제2 리세스 영역들(124a, 124b)은 반도체 기판(100)의 표면으로부터 500 내지 700 Å의 깊이를 갖도록 형성될 수 있다. 상기 제1 불순물 영역(121a) 내의 상기 제1 및 제2 리세스 영역들(122a, 124a)은 소오스측 리세스 영역(source-side recess region; 125a)을 구성하고, 상기 제2 불순물 영역(121b) 내의 상기 제1 및 제2 리세스 영역들(122b, 124b)은 드레인측 리세스 영역(drain-side recess region; 125b)을 구성한다.
도 6을 참조하면, 상기 소오스측 리세스 영역(125a) 및 드레인측 리세스 영역(125b) 내에 각각 소오스측 에피성장층(126a) 및 드레인측 에피성장층(126b)을 형성한다. 상기 에피성장층들(126a, 126b)은 상기 불순물 영역들(121a, 121b)을 씨드층으로 채택하는 선택적 에피택셜 성장(selective epitaxial growth; SEG) 기술을 사용하여 형성할 수 있다. 또한, 상기 에피성장층들(126a, 126b)은 반도체 기판과 다른 격자상수를 갖는 반도체층으로 형성될 수 있다. 예를 들면, 상기 반도체 기판(100)이 실리콘 기판인 경우에, 상기 에피성장층들(126a, 126b)은 실리콘 게르마늄층으로 형성할 수 있다. 그 결과, 상기 에피성장층들(126a, 126b)은 상기 제1 및 제2 불순물 영역들(121a, 121b) 사이의 채널 영역에 압축응력을 제공하여 상기 채널 영역을 스트레인드 채널로 변환시킬 수 있다.
본 실시예에서, 상기 소오스측 에피성장층(126a)은 제1 불순물 영역(121a) 내의 상기 제1 및 제2 리세스 영역들(도 5의 122a 및 124a)을 각각 채우는 제1 및 제2 에피성장층들(126a’, 126a”)을 포함하도록 형성될 수 있고, 상기 드레인측 에피성장층(126b)은 상기 제2 불순물 영역(121b) 내의 상기 제1 및 제2 리세스 영역들(도 5의 122a 및 124a)을 각각 채우는 제1 및 제2 에피성장층들(126a’, 126a”)을 포함하도록 형성될 수 있다. 이 경우에, 상기 에피성장층들(126a, 126b), 특히 상기 제2 에피성장층들(126a”, 126b”) 내에 결정결함들(D)이 생성될 수 있다. 이는 상기 에피성장층들(126a, 126b)이 형성될 때 상기 제2 리세스 영역들(124a, 124b)의 측벽들 및 바닥면들 상에서 각각 횡적 및 수직으로 성장되는 에피택셜층들 사이의 계면들에 불연속적인 결정 구조가 형성되기 때문이다. 그럼에도 불구하고, 본 실시예에 따르면, 상기 에피성장층들(126a, 126b) 내의 결정결함들(D)이 제1 및 제2 불순물 영역들(121a, 121b)의 접합 누설전류 특성에 직접적으로 영향을 주지 않는다. 이는 상기 에피성장층들(126a, 126b)이 상기 제1 및 제2 불순물 영역들(121a, 121b) 내에 형성되기 때문이다.
더 나아가서, 상술한 본 실시예에 따르면, 상기 에피성장층들(126a, 126b)의 각각은 상기 채널 영역에 인접한 제1 에피성장층(126a’ 또는 126b’) 및 상기 제1 에피성장층(126a’ 또는 126b’)보다 깊은 제2 에피성장층(126a” 또는 126b”)을 포함하도록 형성된다. 따라서, 상기 채널 영역의 스트레인 효과가 극대화될 수 있다.
도 7 내지 도 9는 본 발명의 다른 실시예에 따른 반도체 장치의 제조방법을 설명하기 위한 단면도들이다.
도 7을 참조하면, 반도체 기판(100)의 소정영역에 도 1을 참조하여 설명된 것과 동일한 방법을 사용하여 절연영역(102)을 형성하여 활성영역(102a)을 한정한다. 상기 활성영역(102a)의 상부를 가로지르는 게이트 패턴(111’)을 형성한다. 상기 게이트 패턴(111’)은 상기 활성영역(102a) 상에 게이트 절연막 및 게이트 도전막을 차례로 형성하고, 상기 게이트 도전막 및 게이트 절연막을 패터닝함으로써 형성될 수 있다. 그 결과, 상기 게이트 패턴(111’)은 차례로 적층된 게이트 절연막 패턴(104) 및 게이트 전극(106)을 포함하도록 형성될 수 있다.
도 8을 참조하면, 도 2 내지 도 5를 참조하여 설명된 것과 동일한 방법들을 사용하여 상기 활성영역(102a) 내에 제1 및 제2 불순물 영역들(121a, 121b)과 아울러서 소오스측 리세스 영역(125a) 및 드레인측 리세스 영역(125b)을 형성한다. 이 경우에, 상기 게이트 전극(도 7의 106)이 상기 반도체 기판(100)과 동일한 물질막(예를 들면, 폴리실리콘막)으로 형성된 경우에, 상기 게이트 전극(106)은 상기 리세스 영역들(125a, 125b)을 형성하는 동안 식각될 수 있다. 그 결과, 상기 게이트 절연막 패턴(104) 상부에 게이트 리세스 영역(125c)이 형성될 수 있다. 상기 리세스 영역들(125a, 125b)이 형성된 후에, 상기 게이트 절연막 패턴(104) 상에 상기 게이트 전극(106)의 일부, 즉 게이트 전극 잔여물(gate electrode residue; 106a)이 잔존하는 것이 바람직하다. 다시 말해서, 상기 게이트 전극(106)은 상기 리세스 영역들(125a, 125b)을 형성하는 동안 상기 게이트 전극(106)이 완전히 제거되지 않도록 충분한 두께로 형성되는 것이 바람직하다.
도 9를 참조하면, 도 6을 참조하여 설명된 것과 동일한 방법을 사용하여 상기 소오스측 리세스 영역(125a) 및 드레인측 리세스 영역(125b)을 각각 채우는 소오스측 에피성장층(126a) 및 드레인측 에피성장층(126b)을 형성한다. 본 실시예에서, 상기 에피성장층들(126a, 126b)을 형성하는 동안 상기 게이트 리세스 영역(125c)은 상기 에피성장층들(126a, 126b)과 동일한 게이트 반도체층(126c)으로 채워질 수 있다. 상기 게이트 전극 잔여물(106a) 및 상기 게이트 반도체층(126c)은 게이트 전극(126g)을 구성하고, 상기 게이트 전극(126g) 및 상기 게이트 절연막 패턴(104)은 게이트 패턴(111)을 구성한다.
이제, 도 6 및 도 9를 참조하여 본 발명의 실시예들에 따른 반도체 장치들을 설명하기로 한다.
도 6을 다시 참조하면, 실리콘 기판과 같은 반도체 기판(100)의 소정영역에 절연 영역(102)이 제공되어 활성영역(102a)을 한정한다. 상기 활성영역(102a)의 상부를 가로지르도록 게이트 패턴(110)이 제공된다. 상기 게이트 패턴(110)의 측벽 상에 스페이서(119)가 제공되고, 상기 스페이서(119)는 상기 게이트 패턴(110)의 측벽 상의 제1 스페이서(112) 및 상기 제1 스페이서(112)의 외측벽 상의 제2 스페이서(118)를 포함할 수 있다. 상기 게이트 패턴(110) 하부의 채널 영역의 양 옆에 각각 제1 및 제2 불순물 영역들(121a, 121b)이 제공된다.
상기 제1 불순물 영역(121a)은 제1 저농도 불순물 영역(114a) 및 제1 고농도 불순물 영역(120a)을 포함할 수 있고, 상기 제1 저농도 불순물 영역(114a)은 상기 스페이서(119) 하부에 위치할 수 있다. 이와 마찬가지로, 상기 제2 불순물 영역(121b)은 제2 저농도 불순물 영역(114b) 및 제2 고농도 불순물 영역(120b)을 포함할 수 있고, 상기 제2 저농도 불순물 영역(114b) 역시 상기 스페이서(119) 하부에 위치할 수 있다. 상기 고농도 불순물 영역들(120a, 120b)은 상기 저농도 불순물 영역들(114a, 114b)보다 깊은 접합을 가질 수 있다. 상기 제1 및 제2 불순물 영역들(121a, 121b)은 상기 반도체 기판(100)과 다른 도전형을 갖는 불순물 영역들일 수 있다.
상기 제1 및 제2 저농도 불순물 영역들(114a, 114b)은 각각 제1 및 제2 할로 영역들(116a, 116b)에 의해 둘러싸여질 수 있다. 상기 할로 영역들(116a, 116b)은 상기 반도체 기판(100)과 동일한 도전형을 갖는 불순물 영역들이다.
상기 제1 불순물 영역(121a) 내에 소오스측 에피성장층(126a)이 제공되고, 상기 제2 불순물 영역(121b) 내에 드레인측 에피성장층(126b)이 제공된다. 상기 에피성장층들(126a, 126b)은 상기 반도체 기판(100)과 다른 격자상수를 갖는 반도체층일 수 있다. 예를 들면, 상기 반도체 기판(100)이 실리콘 기판인 경우에, 상기 에피성장층들(126a, 126b)은 실리콘 게르마늄층일 수 있다.
상기 소오스측 에피성장층(126a)은 상기 제1 저농도 불순물 영역(114a) 내의 제1 에피성장층(126a’) 및 상기 제1 고농도 불순물 영역(120a) 내의 제2 에피성장층(126a”)을 포함할 수 있다. 이와 마찬가지로, 상기 드레인측 에피성장층(126b)은 상기 제2 저농도 불순물 영역(114b) 내의 제1 에피성장층(126b’) 및 상기 제2 고농도 불순물 영역(120b) 내의 제2 에피성장층(126b”)을 포함할 수 있다. 상기 제2 에피성장층들(126a”, 126b”)은 상기 제1 에피성장층들(126a’, 126b’)보다 깊을 수 있다.
상술한 실시예에 따르면, 채널 영역에 인접하도록 제1 에피성장층들(126a’, 126b’)이 제공되고, 상기 제1 에피성장층들(126a’, 126b’)보다 깊은 제2 에피성장층들(126a”, 126b”)이 제공된다. 또한, 상기 제1 및 제2 에피성장층들(126a’, 126b’, 126a”, 126b”)은 반도체 기판(100)과 다른 격자상수를 갖는 반도체층으로 이루어진다. 따라서, 상기 에피성장층들(126a’, 126b’, 126a”, 126b”)은 상기 채널 영역에 스트레스를 가하여 상기 채널 영역의 스트레인 효과를 극대화시킬 수 있다.
도 9에 도시된 반도체 장치는 게이트 패턴의 구조에 있어서 도 6의 실시예와 다르다. 즉, 도 6에 보여진 반도체 장치의 게이트 패턴(110)은 차례로 적층된 게이트 절연막, 게이트 전극 및 게이트 캐핑 절연막을 포함하는 데 반하여, 도 9에 보여진 반도체 장치의 게이트 패턴(111)은 차례로 적층된 게이트 절연막(104), 게이트 전극(126g)만을 포함한다. 도 9의 반도체 장치 역시 도 6의 반도체 장치와 동일한 효과를 보일 수 있음은 당업자에게 자명할 것이다.
이상에서 상세히 설명한 바와 같이, 본 발명은 불순물 영역 내에 형성된 에피성장층을 포함하고, 에피성장층이 게이트 패턴에 인접하도록 연장되는 제1 에피성장층 및 상기 제1 에피성장층보다 깊은 제2 에피성장층을 구비한다. 따라서, 접합 누설 전류 특성의 저하없이 채널 스트레인 효과를 극대화시킬 수 있다.
도면과 명세서에서 본 발명의 실시예들을 기술하였고, 비록 특정한 용어가 사용되었지만, 이는 포괄적으로 설명하기 위한 의미로 사용된 것이고, 이하의 청구항에서 설명되는 본 발명의 권리범위 해석함에 있어 제한하는 목적으로 사용되는 것은 아니다.

Claims (21)

  1. 반도체 기판 상에 형성된 게이트 패턴;
    상기 반도체 기판 내에 형성되고 상기 게이트 패턴 하부의 채널 영역에 인접한 불순물 영역; 및
    상기 불순물 영역 내에 형성된 에피성장층을 포함하되,
    상기 에피성장층은 상기 게이트 패턴으로부터 이격된 제1 에피성장층 및 상기 제1 에피성장층으로부터 상기 게이트 패턴을 향하여 연장되는 제2 에피성장층을 갖는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 제2 에피성장층은 상기 제1 에피성장층보다 얕은 반도체 장치.
  3. 제 2 항에 있어서,
    상기 제 1 에피성장층은 상기 반도체 기판의 표면으로부터 500 내지 700 Å의 깊이를 가지며,
    상기 제 2 에피성장층은 상기 반도체 기판의 표면으로부터 100 내지 300 Å의 깊이를 가지는 반도체 장치.
  4. 제 1 항에 있어서,
    상기 에피성장층은 상기 반도체 기판과 다른 격자상수를 갖는 반도체층인 반도체 장치.
  5. 제 4 항에 있어서,
    상기 에피성장층은 실리콘 게르마늄(SiGe)층을 포함하는 반도체 장치.
  6. 제 1 항에 있어서,
    상기 게이트 패턴은 차례로 적층된 게이트 절연막, 게이트 전극 및 게이트 캐핑 절연막을 포함하는 반도체 장치.
  7. 제 1 항에 있어서,
    상기 게이트 패턴은 차례로 적층된 게이트 절연막 및 게이트 전극을 포함하는 반도체 장치.
  8. 제 1 항에 있어서,
    상기 게이트 패턴의 측벽 상의 스페이서를 더 포함하되, 상기 제2 에피성장층은 상기 스페이서의 하부에 위치하는 반도체 장치.
  9. 제 8 항에 있어서,
    상기 스페이서는
    상기 게이트 패턴의 측벽 상의 제1 스페이서; 및
    상기 제1 스페이서의 외측벽을 덮는 제2 스페이서를 포함하는 반도체 장치.
  10. 제 1 항에 있어서,
    상기 불순물 영역은
    상기 게이트 패턴으로부터 이격된 고농도 불순물 영역; 및
    상기 고농도 불순물 영역으로부터 상기 게이트 패턴을 향하여 연장되고 상기 고농도 불순물 영역 보다 낮은 불순물 농도를 갖는 저농도 불순물 영역을 포함하는 반도체 장치.
  11. 제 10 항에 있어서,
    상기 저농도 불순물 영역을 둘러싸는 할로 영역을 더 포함하되, 상기 할로 영역은 상기 반도체 기판과 동일한 도전형의 불순물로 도우핑된 반도체 장치.
  12. 반도체 기판 상에 게이트 패턴을 형성하고,
    상기 게이트 패턴의 측벽 상의 스페이서 및 상기 스페이서에 인접한 상기 반도체 기판 내의 불순물 영역을 형성하고,
    상기 불순물 영역을 등방성 식각하여 상기 스페이서의 하부 영역으로 연장된 제1 리세스 영역을 형성하되, 상기 제1 리세스 영역은 상기 불순물 영역 내에 형성되고,
    상기 스페이서 및 상기 게이트 패턴을 식각 마스크들로 사용하여 상기 불순물 영역을 이방성 식각하여 상기 불순물 영역 내에 제2 리세스 영역을 형성하고,
    상기 제1 리세스 영역 및 상기 제2 리세스 영역을 채우는 에피성장층을 형성하는 것을 포함하는 반도체 장치의 제조방법.
  13. 제 12 항에 있어서,
    상기 게이트 패턴을 형성하는 것은
    상기 반도체 기판 상에 게이트 절연막 및 게이트 도전막을 차례로 형성하고,
    상기 게이트 도전막 및 상기 게이트 절연막을 패터닝하는 것을 포함하되,
    상기 패터닝된 게이트 도전막은 상기 등방성 식각 공정 및 상기 이방성 식각공정 동안 식각되어 게이트 리세스 영역을 제공하고, 상기 게이트 리세스 영역은 상기 에피성장층을 형성하는 동안 상기 에피성장층과 동일한 물질막으로 채워지는 반도체 장치의 제조방법.
  14. 제 12 항에 있어서,
    상기 게이트 패턴을 형성하는 것은
    상기 반도체 기판 상에 게이트 절연막, 게이트 도전막 및 캐핑 절연막을 차례로 형성하고,
    상기 캐핑 절연막, 상기 게이트 도전막 및 상기 게이트 절연막을 패터닝하는 것을 포함하는 반도체 장치의 제조방법.
  15. 제 12 항에 있어서,
    상기 스페이서 및 상기 불순물 영역을 형성하는 것은
    상기 게이트 패턴을 이온주입 마스크로 사용하여 상기 반도체 기판 내로 불순물 이온들을 주입하여 저농도 불순물 영역을 형성하고,
    상기 게이트 패턴의 측벽 상에 스페이서를 형성하고,
    상기 게이트 패턴 및 상기 스페이서를 이온주입 마스크들로 사용하여 상기 반도체 기판 내로 불순물 이온들을 주입하여 상기 저농도 불순물 영역보다 높은 불순물 농도를 갖는 고농도 불순물 영역을 형성하는 것을 포함하는 반도체 장치의 제조방법.
  16. 제 15 항에 있어서,
    상기 스페이서를 형성하는 것은
    상기 게이트 패턴의 측벽 상에 제1 스페이서를 형성하고,
    상기 제1 스페이서의 외측벽 상에 제2 스페이서를 형성하는 것을 포함하는 반도체 장치의 제조방법.
  17. 제 16 항에 있어서,
    상기 제2 스페이서를 형성하기 전에, 상기 게이트 패턴의 양 가장자리 하부의 상기 반도체 기판 내로 경사진 이온주입 공정을 적용하여 상기 반도체 기판과 동일한 도전형을 갖는 할로 영역을 형성하는 것을 더 포함하는 반도체 장치의 제조방법.
  18. 제 12 항에 있어서,
    상기 제2 리세스 영역은 상기 제1 리세스 영역보다 깊도록 형성되는 반도체장치의 제조방법.
  19. 제 12 항에 있어서,
    상기 제 1 리세스 영역은 100 내지 300 Å의 깊이를 가지도록 형성되고,
    상기 제 2 리세스 영역은 500 내지 700 Å의 깊이를 가지도록 형되는 반도체 장치의 제조방법.
  20. 제 12 항에 있어서,
    상기 에피성장층은 상기 반도체 기판과 다른 격자상수를 갖는 반도체층으로 형성하는 반도체 장치의 제조방법.
  21. 제 20 항에 있어서,
    상기 에피성장층은 실리콘 게르마늄(SiGe)을 포함하는 반도체 장치의 제조방법.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101050405B1 (ko) 2009-07-03 2011-07-19 주식회사 하이닉스반도체 스트레인드채널을 갖는 반도체장치 제조 방법

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20100087256A (ko) 2009-01-26 2010-08-04 인터내셔널 비지네스 머신즈 코포레이션 개선된 트랜지스터 소자 및 제조 방법
US8216893B2 (en) 2009-01-26 2012-07-10 International Business Machines Corporation Stress enhanced transistor devices and methods of making
DE102009010882B4 (de) * 2009-02-27 2012-04-19 Globalfoundries Dresden Module One Limited Liability Company & Co. Kg Transistor mit einer eingebetteten Halbleiterlegierung in Drain- und Sourcegebieten, die sich unter die Gateelektrode erstreckt und Verfahren zum Herstellen des Transistors
US8816409B2 (en) * 2010-07-15 2014-08-26 United Microelectronics Corp. Metal-oxide semiconductor transistor
CN102487006B (zh) 2010-12-01 2014-05-07 中芯国际集成电路制造(北京)有限公司 半导体器件及其形成方法
US9196542B2 (en) * 2013-05-22 2015-11-24 United Microelectronics Corp. Method for manufacturing semiconductor devices
CN104465789B (zh) * 2013-09-24 2017-09-22 中芯国际集成电路制造(上海)有限公司 Mos晶体管及对应的形成方法
US9691898B2 (en) * 2013-12-19 2017-06-27 Taiwan Semiconductor Manufacturing Co., Ltd. Germanium profile for channel strain
US9698249B2 (en) * 2014-01-17 2017-07-04 Taiwan Semiconductor Manufacturing Company Ltd. Epitaxy in semiconductor structure and manufacturing method of the same
US10546943B2 (en) * 2018-04-24 2020-01-28 Globalfoundries Inc. Methods, apparatus, and system for reducing leakage current in semiconductor devices
US11264499B2 (en) * 2019-09-16 2022-03-01 Globalfoundries U.S. Inc. Transistor devices with source/drain regions comprising an interface layer that comprises a non-semiconductor material
US20230197800A1 (en) * 2021-12-20 2023-06-22 Intel Corporation Non-reactive epi contact for stacked transistors
US20230197569A1 (en) * 2021-12-20 2023-06-22 Intel Corporation Frontside and backside epi contact

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040056034A (ko) * 2002-12-23 2004-06-30 주식회사 하이닉스반도체 반도체 소자의 제조 방법
US6989570B2 (en) * 2002-04-03 2006-01-24 Stmicroelectronics S.A. Strained-channel isolated-gate field effect transistor, process for making same and resulting integrated circuit
KR20060076150A (ko) * 2004-12-28 2006-07-04 후지쯔 가부시끼가이샤 반도체 장치 및 그 제조 방법
KR20060134772A (ko) * 2005-06-22 2006-12-28 후지쯔 가부시끼가이샤 반도체 장치 및 그 제조 방법

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5908313A (en) * 1996-12-31 1999-06-01 Intel Corporation Method of forming a transistor
US6621131B2 (en) * 2001-11-01 2003-09-16 Intel Corporation Semiconductor transistor having a stressed channel
US7282415B2 (en) * 2005-03-29 2007-10-16 Freescale Semiconductor, Inc. Method for making a semiconductor device with strain enhancement
US7442618B2 (en) * 2005-07-16 2008-10-28 Chartered Semiconductor Manufacturing, Ltd Method to engineer etch profiles in Si substrate for advanced semiconductor devices
DE102006009226B9 (de) * 2006-02-28 2011-03-10 Advanced Micro Devices, Inc., Sunnyvale Verfahren zum Herstellen eines Transistors mit einer erhöhten Schwellwertstabilität ohne Durchlass-Strombeeinträchtigung und Transistor
US7544997B2 (en) * 2007-02-16 2009-06-09 Freescale Semiconductor, Inc. Multi-layer source/drain stressor
US7572706B2 (en) * 2007-02-28 2009-08-11 Freescale Semiconductor, Inc. Source/drain stressor and method therefor

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6989570B2 (en) * 2002-04-03 2006-01-24 Stmicroelectronics S.A. Strained-channel isolated-gate field effect transistor, process for making same and resulting integrated circuit
KR20040056034A (ko) * 2002-12-23 2004-06-30 주식회사 하이닉스반도체 반도체 소자의 제조 방법
KR20060076150A (ko) * 2004-12-28 2006-07-04 후지쯔 가부시끼가이샤 반도체 장치 및 그 제조 방법
KR20060134772A (ko) * 2005-06-22 2006-12-28 후지쯔 가부시끼가이샤 반도체 장치 및 그 제조 방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101050405B1 (ko) 2009-07-03 2011-07-19 주식회사 하이닉스반도체 스트레인드채널을 갖는 반도체장치 제조 방법

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