JP2009016423A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【課題】SOI層を有するMOSFETにおいてフリンジ容量を抑制しつつ、大きなチャネル領域歪みを誘起できる半導体装置及びその製造方法を提供することを目的とする。
【解決手段】シリコン基板と、前記シリコン基板の上に選択的に設けられた第1導電型のシリコン層と、前記第1導電型のシリコン層の上に設けられた埋め込み酸化膜と、前記埋め込み酸化膜の上に設けられ、チャネル領域を含む第1の半導体層と、前記チャネル領域の上に設けられたゲート絶縁膜と、前記ゲート絶縁膜の上に設けられたゲート電極と、前記第1導電型のシリコン層と前記埋め込み酸化膜と前記第1の半導体層の両側において前記シリコン基板の上に設けられ、シリコンとは異なる格子定数を有する半導体により形成され、前記第1の半導体層に対してゲート長方向に格子歪みを与える前記第1導電型と異なる第2導電型のソース領域及びドレイン領域と、を備えたことを特徴とする半導体装置を提供する。
【選択図】図1
【解決手段】シリコン基板と、前記シリコン基板の上に選択的に設けられた第1導電型のシリコン層と、前記第1導電型のシリコン層の上に設けられた埋め込み酸化膜と、前記埋め込み酸化膜の上に設けられ、チャネル領域を含む第1の半導体層と、前記チャネル領域の上に設けられたゲート絶縁膜と、前記ゲート絶縁膜の上に設けられたゲート電極と、前記第1導電型のシリコン層と前記埋め込み酸化膜と前記第1の半導体層の両側において前記シリコン基板の上に設けられ、シリコンとは異なる格子定数を有する半導体により形成され、前記第1の半導体層に対してゲート長方向に格子歪みを与える前記第1導電型と異なる第2導電型のソース領域及びドレイン領域と、を備えたことを特徴とする半導体装置を提供する。
【選択図】図1
Description
本発明は、半導体装置及びその製造方法に関し、特に格子歪みチャネル領域を有する電界効果トランジスタを有する半導体装置及びその製造方法に関する。
MOSFET(Metal-Oxide-Semiconductor Field Effect Transistor)の高速動作を実現するため、チャネル領域に格子歪みを導入する方法がある。例えば、ソース/ドレイン領域にシリコンゲルマニウムあるいはシリコンカーボンを埋め込むことにより、チャネル領域に対してゲート長方向の一軸の圧縮あるいは伸張の歪みを誘起することができる。
pチャネル領域MOSFETの場合、ゲート長方向の一軸圧縮歪みによってチャネル領域におけるキャリアの移動度が向上するため、ソース/ドレイン領域をシリコンゲルマニウムで構成することにより、MOSFETの動作速度が向上する。nチャネル領域MOSFETの場合にはゲート長方向の一軸伸張歪みによってキャリアの移動度が向上するため、ソース/ドレイン領域をシリコンよりも格子定数の小さいシリコンカーボンで構成することで動作速度の向上が可能である。
pチャネル領域MOSFETの場合、ゲート長方向の一軸圧縮歪みによってチャネル領域におけるキャリアの移動度が向上するため、ソース/ドレイン領域をシリコンゲルマニウムで構成することにより、MOSFETの動作速度が向上する。nチャネル領域MOSFETの場合にはゲート長方向の一軸伸張歪みによってキャリアの移動度が向上するため、ソース/ドレイン領域をシリコンよりも格子定数の小さいシリコンカーボンで構成することで動作速度の向上が可能である。
一方、MOSFETの微細化に伴う短チャネル効果を抑制するため、SOI(Silicon On Insulator)基板上に作製したMOSFETが検討されている。SOI−MOSFETのチャネル領域に歪みを印加する手法として、SOI層中に形成されたソース領域及びドレイン領域の上にシリコンゲルマニウム層を形成し、このシリコンゲルマニウム中のゲルマニウムをSOI層中に熱拡散させることによって、シリコンゲルマニウム領域をチャネル領域に近づけた構造が開示されている(特許文献1)。
米国特許出願公開第2005/0285192号明細書
しかし、特許文献1に開示された構造の場合、ゲート電極とシリコンゲルマニウム層(通常、不純物が注入されており、ソース/ドレイン領域と電気的に接続している)との距離が近いため、寄生的なフリンジ容量が大きく、動作速度が低下してしまう。また、ソース/ドレイン領域中のゲルマニウム濃度分布の均一性に難があり、チャネル領域に対して十分に大きな歪みを印加することができない。
本発明は、SOI層を有するMOSFETにおいてフリンジ容量を抑制しつつ、大きなチャネル領域歪みを誘起できる半導体装置及びその製造方法を提供する。
本発明の一態様によれば、シリコン基板と、前記シリコン基板の上に選択的に設けられた第1導電型のシリコン層と、前記第1導電型のシリコン層の上に設けられた埋め込み酸化膜と、前記埋め込み酸化膜の上に設けられ、チャネル領域を含む第1の半導体層と、前記チャネル領域の上に設けられたゲート絶縁膜と、前記ゲート絶縁膜の上に設けられたゲート電極と、前記第1導電型のシリコン層と前記埋め込み酸化膜と前記第1の半導体層の両側において前記シリコン基板の上に設けられ、シリコンとは異なる格子定数を有する半導体により形成され、前記第1の半導体層に対してゲート長方向に格子歪みを与える前記第1導電型と異なる第2導電型のソース領域及びドレイン領域と、を備えたことを特徴とする半導体装置が提供される。
本発明の他の一態様によれば、シリコン基板と、前記シリコン基板の上に選択的に設けられた第1導電型のシリコン層と、前記第1導電型のシリコン層の上に設けられた埋め込み酸化膜と、前記埋め込み酸化膜の上に立設された、チャネル領域を含む板状の第1の半導体層と、前記チャネル領域の側面に設けられたゲート絶縁膜と、前記ゲート絶縁膜を介して前記チャネル領域の側面に設けられたゲート電極と、前記埋め込み酸化膜と前記第1の半導体層の両側において前記シリコン基板の上に設けられ、シリコンとは異なる格子定数を有する半導体により形成され、前記第1の半導体層に対してゲート長方向に格子歪みを与える前記第1導電型と異なる第2導電型のソース領域及びドレイン領域と、を備えたことを特徴とする半導体装置が提供される。
本発明の他の一態様によれば、シリコン基板と、第1の半導体層と、前記シリコン基板と前記第1の半導体層との間に設けられた埋め込み酸化膜と、を有する積層体の前記第1の半導体層の側から前記シリコン基板に第1導電型の不純物を注入して、第1導電型のシリコン層を形成する工程と、前記第1の半導体層上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜の上にゲート電極を形成する工程と、前記ゲート電極及び前記ゲート絶縁膜をパターニングする工程と、前記ゲート電極及び前記ゲート絶縁膜をマスクとして、前記第1の半導体層、前記埋め込み酸化膜及び前記第1導電型のシリコン層をエッチングする工程と、前記第1の半導体層、前記埋め込み酸化膜及び前記第1導電型のシリコン層をエッチング除去した前記シリコン基板の上に、シリコンとは異なる格子定数を有する半導体層をエピタキシャル成長によって形成する工程と、を備えたことを特徴とする半導体装置の製造方法が提供される。
本発明の他の一態様によれば、シリコン基板と、第1の半導体層と、前記シリコン基板と前記第1の半導体層との間に設けられた埋め込み酸化膜と、を有する積層体の前記第1の半導体層の上にマスクを形成する工程と、前記マスクにより被覆されていない前記第1の半導体層をエッチングし、前記第1半導体層をゲート長方向に延在するパターンに形成する工程と、前記マスク及び前記第1の半導体層により覆われていない前記シリコン基板に第1導電型の不純物を導入する工程と、前記シリコン基板に導入した前記第1導電型の不純物を拡散させて、前記第1の半導体層の下方に第1導電型のシリコン層を形成する工程と、前記マスクを除去する工程と、前記第1の半導体層の上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜の上にゲート電極を形成する工程と、前記ゲート電極及び前記ゲート絶縁膜をパターニングする工程と、前記ゲート電極及び前記ゲート絶縁膜をマスクとして、前記第1の半導体層及び前記埋め込み酸化膜をエッチングする工程と、前記第1の半導体層と前記埋め込み酸化膜を除去した前記シリコン基板の上に、シリコンとは異なる格子定数を有する半導体層をエピタキシャル成長によって形成する工程と、を備えたことを特徴とする半導体装置の製造方法が提供される。
本発明によれば、SOI層を有するMOSFETにおいてフリンジ容量を抑制しつつ、大きなチャネル領域歪みを誘起できる半導体装置及びその製造方法が提供される。
以下、図面を参照しつつ、本発明の実施の形態について説明する。
(第1の実施の形態)
図1は、本発明の第1の実施の形態に係る半導体装置の断面模式図である。
また、図2は、本実施形態の半導体装置の上面図である。ここで、図1は、図2のA−A線断面図に対応する。なお、図2以降の各図については、既出の図面に表したものと同様の要素について同一の符号を付して詳細な説明は適宜省略する。
(第1の実施の形態)
図1は、本発明の第1の実施の形態に係る半導体装置の断面模式図である。
また、図2は、本実施形態の半導体装置の上面図である。ここで、図1は、図2のA−A線断面図に対応する。なお、図2以降の各図については、既出の図面に表したものと同様の要素について同一の符号を付して詳細な説明は適宜省略する。
図1に例示した半導体装置はpチャネル領域SOI−MOSFETであり、シリコン基板1と、このシリコン基板1の上の一部に形成されn型不純物が導入されたパンチスルー抑制層11と、このパンチスルー抑制層11の上に形成された埋め込み酸化膜12と、埋め込み酸化膜12の上に形成されたSOI層8と、パンチスルー抑制層11と埋め込み酸化膜12とSOI層8を両側から挟むようにシリコン基板1の上に形成されp型の不純物が導入されたシリコンゲルマニウム層9と、を有する。また、SOI層8の上にはゲート絶縁膜2を介してゲート電極3が形成されている。ゲート電極3の両側には、サイドウォール4が形成されている。
ゲート電極3の下には、チャネル領域5が形成され、チャネル領域5を挟むようにSOI層8中にエクステンション領域14が形成されている。そして、エクステンション領域14に接するシリコンゲルマニウム層9がソース領域6及びドレイン領域7として機能する。
ここで、強い短チャネル効果耐性を得るためには、ゲート長をLとしたとき、SOI層8の厚さはL/4以下であることが望ましい。つまり、サブ50nmの世代において、SOI層8の厚さは約10nm以下であることが望ましい。ただし、SOI層8が薄すぎるとキャリア移動度の急激な低下が見られることから、SOI層8厚さは、3nm以上であることが望ましい。
一方、埋め込み酸化膜12の厚みが薄いほど、シリコン基板1から成長させるシリコンゲルマニウム層9の量(厚み)を低減できる。しかし、埋め込み酸化膜12が薄すぎるとチャネル領域−基板間の容量が増大してしまうことから、埋め込み酸化膜12の厚さは、5nm以上であることが望ましい。ただし、埋め込み酸化膜12が厚すぎると、シリコン基板1から成長させるシリコンゲルマニウム9の量(厚み)が大きくなりすぎて、結晶性が低下する恐れがあるため、埋め込み酸化膜12の厚さは200nm以下であることが望ましく、100nm以下であるとシリコンゲルマニウム層9の結晶性をより良好にできまた成長時間もさらに短くて済む点でより望ましい。
シリコンゲルマニウム(SiGe)はシリコン(Si)と比べて格子定数が大きいため、シリコンゲルマニウム層9とシリコンチャネル領域5には、ゲート長方向の一軸圧縮歪みSが生じる。この圧縮歪みSにより、チャネル領域5における正孔の移動度が増加し、トランジスタの性能を向上させることができる。
図3は、比較例の半導体装置を表す模式断面図である。
本比較例においては、埋め込み酸化膜12の上に形成されたSOI層8中に形成されたソース領域6及びドレイン領域7の上にシリコンゲルマニウム層9が形成されている。この構造の場合、ソース領域6及びドレイン領域7を除去してしまうと、下地の埋め込み酸化膜12が露出するため、この上にシリコンゲルマニウム層9をエピタキシャル成長することができない。つまり、埋め込み酸化膜12の上に設けられた薄膜のSOI層8を除去してシリコンゲルマニウム層9を形成することは困難であり、図3に表したようにSOI層に形成されたソース領域6及びドレイン領域7の上にシリコンゲルマニウム層9をエピタキシャル成長せざるを得ない。
本比較例においては、埋め込み酸化膜12の上に形成されたSOI層8中に形成されたソース領域6及びドレイン領域7の上にシリコンゲルマニウム層9が形成されている。この構造の場合、ソース領域6及びドレイン領域7を除去してしまうと、下地の埋め込み酸化膜12が露出するため、この上にシリコンゲルマニウム層9をエピタキシャル成長することができない。つまり、埋め込み酸化膜12の上に設けられた薄膜のSOI層8を除去してシリコンゲルマニウム層9を形成することは困難であり、図3に表したようにSOI層に形成されたソース領域6及びドレイン領域7の上にシリコンゲルマニウム層9をエピタキシャル成長せざるを得ない。
本比較例の構造でも、チャネル領域5に圧縮歪みを印加することが可能である。しかし、シリコンゲルマニウム層9とチャネル領域5とが離れているため、図1及び図2に表した本実施形態の半導体装置と比べて、誘起される歪みの量は小さい。また、ゲート電極3とシリコンゲルマニウム層9(通常、不純物が注入されており、ソース/ドレイン領域と電気的に接続している)との距離が近いため、寄生的なフリンジ容量が大きくなり、トランジスタの動作速度が低下してしまう。図3の構造において、ソース領域6とドレイン領域7の上に成長させたシリコンゲルマニウム9中のゲルマニウムをSOI層8中に熱拡散させることによって、シリコンゲルマニウム領域をチャネル領域5に近づけた構造も提案されている(特許文献1)。しかし、この構造の場合にも、やはりゲート電極3とシリコンゲルマニウム層9との間のフリンジ容量は大きい。また、ソース領域6及びドレイン領域7におけるゲルマニウム濃度分布の均一性に難があり、チャネル領域5に十分に大きな圧縮歪みを印加することが容易でない。
図4は、本実施形態及び比較例の半導体装置のゲート電極中央部における深さ方向(基板表面に垂直な方向、図1のB−B方向)の応力分布の計算結果を表すグラフ図である。 ここでは、縦軸の応力の値が負となっているが、これは圧縮の応力が発生していることを意味する。この計算では、ゲート長40nm、ゲート高さ50nm、サイドウォール4の幅30nm、SOI層8の膜厚10nm、埋め込み酸化膜12の膜厚20nm、シリコンゲルマニウム層9の厚さ35nm、シリコンゲルマニウム中の真性応力2GPaとした。
図4から、ソース領域6及びドレイン領域7の上にシリコンゲルマニウム層9を形成した比較例の構造(図3)に比べて、本実施形態においてはチャネル領域5により大きな応力が誘起されることがわかる。これは、本実施形態においては、SOI層8の両側に設けたシリコンゲルマニウム層9から応力(圧縮応力)を印加できるからである。また、本実施形態においては、SOI層8内部の応力分布も比較的均一である。
このようにチャネル領域5に生じた圧縮応力により、pチャネル領域MOSFETの動作速度が向上する。図4に表した結果をもとに、本実施形態の半導体装置における正孔移動度(MOSFETの性能に直結する特性パラメータ)を概算すると、比較例の構造と比べて11%程度の向上が予想される。nチャネル領域MOSFETの場合には、図1及び図2に表したものと同様の構造において、シリコンゲルマニウムの代わりにシリコンカーボンを用い、チャネル領域5に伸張歪みを誘起することで、動作速度の向上が実現できる。
図3に表した比較例の構造の場合には、ゲート電極3とソース領域6及びドレイン領域7上にせり上げて形成されたシリコンゲルマニウム層9との間に生ずる寄生フリンジ容量が問題である。これに対して、本実施形態の半導体装置の場合には、シリコンゲルマニウム層9をチャネル領域5よりも上方に設ける必要がないため、シリコンゲルマニウム層9とゲート電極3との間の距離を広くして寄生容量を低減でき、性能の向上が実現できる。ただし、本実施形態において、寄生容量が問題とならない範囲でシリコンゲルマニウム層9をチャネル領域5よりも上方に設けてもよい。このようにすれば、シリコンゲルマニウム層9からチャネル領域5に対して印加する歪みをさらに大きくできる。
一方、シリコンゲルマニウム層9のゲルマニウム濃度が高いほど、シリコンとの格子定数差が大きくなり、チャネル領域5に対してより大きな圧縮歪みを誘起できる。チャネル領域歪みにより正孔移動度を10%程度向上させるには、シリコンゲルマニウム層9のゲルマニウム濃度は3原子%以上であることが望ましい。ただし、ゲルマニウム濃度が高くなりすぎると、結晶の質が低下し、結晶欠陥などがより多く発生するようになるため、ゲルマニウム濃度は50原子%以下であることが望ましい。
一方、シリコンゲルマニウムの代わりにシリコンカーボンを用いた場合には、シリコンカーボン中のカーボン濃度は、0.03原子%以上2原子%以下とすることが望ましい。カーボン濃度が0.03原子%より低いと、十分な歪みを生じさせることができず、一方、カーボン濃度が2原子%よりも高いと、シリコンとの格子定数の差が大きくなりすぎ、良好な結晶をエピタキシャル成長させることが困難となるからである。
一方、本実施形態においては、チャネル領域5の下方に設けた埋め込み酸化膜12の直下のみに、高濃度の不純物を注入したパンチスルー抑制層11を形成している。こうすることにより、ドレイン−基板間の寄生容量を抑えつつ、ソース−ドレイン間のパンチスルーを抑制することが可能である。パンチスルー抑制層11の不純物濃度としては、空乏層の広がりを抑えつつ、過大な接合リーク電流を流さないようにするために、1×1018cm−3以上で、1×1020cm−3以下とすることが望ましい。
次に、本実施形態の半導体装置の製造方法について説明する。
図5及び図6は、本実施形態の半導体装置の製造工程の要部を例示する工程断面図である。
まず、図5(a)に表したように、シリコン基板1の上に埋め込み酸化膜12、SOI層8からなる積層構造を形成する。
続いて、図5(b)に表したように、埋め込み酸化膜12の下のシリコン基板1にn型不純物を注入してパンチスルー抑制層11を形成する。
続いて、図5(c)に表したように、SOI層8の上に絶縁膜と導電膜を形成してこれらをパターニングすることによりゲート絶縁膜2とゲート電極3を形成する。さらに、パターニングしたゲート電極3とゲート絶縁膜2をマスクとしてp型不純物を注入してエクステンション領域14を形成し、さらにゲート電極3とゲート絶縁膜2の両側にサイドウォール4を形成する。サイドウォール4の材料としては、例えばSiO2やSi3N4などを用いることができる。なお、ゲート電極の表面は、次のエッチング工程において、SOI層と埋め込み酸化膜層のエッチング速度と高い選択比を有する材料、例えばSi3N4などで覆われていることが望ましい。
図5及び図6は、本実施形態の半導体装置の製造工程の要部を例示する工程断面図である。
まず、図5(a)に表したように、シリコン基板1の上に埋め込み酸化膜12、SOI層8からなる積層構造を形成する。
続いて、図5(b)に表したように、埋め込み酸化膜12の下のシリコン基板1にn型不純物を注入してパンチスルー抑制層11を形成する。
続いて、図5(c)に表したように、SOI層8の上に絶縁膜と導電膜を形成してこれらをパターニングすることによりゲート絶縁膜2とゲート電極3を形成する。さらに、パターニングしたゲート電極3とゲート絶縁膜2をマスクとしてp型不純物を注入してエクステンション領域14を形成し、さらにゲート電極3とゲート絶縁膜2の両側にサイドウォール4を形成する。サイドウォール4の材料としては、例えばSiO2やSi3N4などを用いることができる。なお、ゲート電極の表面は、次のエッチング工程において、SOI層と埋め込み酸化膜層のエッチング速度と高い選択比を有する材料、例えばSi3N4などで覆われていることが望ましい。
続いて、図6(a)に表したように、ゲート電極3とサイドウォール4をマスクとして、SOI層8、埋め込み酸化膜12、パンチスルー抑制層11をエッチングし、シリコン基板1を露出させる。埋め込み酸化膜12をエッチングする際には、RIE(Reactive Ion Etching)などの垂直性の高いエッチング条件を採用し、埋め込み酸化膜12の側面がSOI層8に対して凹まない構造とすることが、短チャネル効果耐性向上の観点から望ましい。
続いて、図6(b)に表したように、SOI層8、埋め込み酸化膜12、パンチスルー抑制層11を除去した領域に、シリコン基板1からシリコンゲルマニウム層9を選択的にエピタキシャル成長させる。このエピタキシャル成長においてp型不純物を高濃度に添加したシリコンゲルマニウムを成長させると、シリコンゲルマニウム層はソース領域6/ドレイン領域7として機能する。なお、ソース領域6/ドレイン領域7はエピタキシャル成長後にシリコンゲルマニウム層9に不純物をイオン注入して形成しても構わない。
以上説明した工程により形成したシリコンゲルマニウム層9の存在により、SOI層8中のチャネル領域5にはゲート長方向の一軸圧縮歪みが誘起される。
(第2の実施の形態)
図7は、本発明の第2の実施の形態に係る半導体装置の模式上面図である。
また、図8は、本実施形態の半導体装置の模式断面図である。ここで、図8(a)は、図7のA−A線断面図であり、図8(b)は、図7のB−B線断面図である。
図7は、本発明の第2の実施の形態に係る半導体装置の模式上面図である。
また、図8は、本実施形態の半導体装置の模式断面図である。ここで、図8(a)は、図7のA−A線断面図であり、図8(b)は、図7のB−B線断面図である。
本実施形態の半導体装置は、pチャネル領域SOI−FinFETであり、シリコン基板1と、シリコン基板1の上の一部に形成されn型不純物が導入されたパンチスルー抑制層11と、パンチスルー抑制層11上に形成された埋め込み酸化膜12と、埋め込み酸化膜12の上に立設されたゲート幅方向の幅が狭い板状のSOI層(Fin層)8と、埋め込み酸化膜12とSOI層8とを挟むようにその両側に形成されp型不純物が導入されたシリコンゲルマニウム層9と、を有する。
SOI層8の上面及び側面にはゲート絶縁膜2を介してゲート電極3が取り囲むように形成されている。ゲート電極3のゲート長方向の両側にはサイドウォール4が形成されている。
ゲート電極3の下に形成されたFinチャネル領域10の両側には、SOI層8中に形成されたエクステンション領域14が設けられている。エクステンション領域14の外側に形成されたシリコンゲルマニウム層9がソース領域6、ドレイン領域7として機能する。
ゲート電極3の下に形成されたFinチャネル領域10の両側には、SOI層8中に形成されたエクステンション領域14が設けられている。エクステンション領域14の外側に形成されたシリコンゲルマニウム層9がソース領域6、ドレイン領域7として機能する。
ここで、強い短チャネル効果耐性を得るためには、ゲート長をLとしたとき、SOI層(Fin層)8の幅(図7において左右方向の長さ)は、L/2以下であることが望ましい。つまり、サブ50nmの世代において、Fin層8の幅は約20nm以下とすることが望ましい。ただし、Fin層8が薄すぎるとキャリア移動度の急激な低下が見られることから、Fin層8の幅は3nm以上であることが望ましい。
本実施形態においても、第1実施形態に関して前述した半導体装置と同様に、シリコンゲルマニウム層9とFinチャネル領域10にはゲート長方向の一軸圧縮歪みSが生じ、pチャネル領域SOI−FinFETの動作速度が向上する。
図9は、比較例の半導体装置を表す模式断面図である。
本比較例においては、SOI層8中に形成されたソース領域6及びドレイン領域7の上にシリコンゲルマニウム層9が形成されている。ここで、シリコンゲルマニウム層9もソース領域6、ドレイン領域7の一部として機能する。
本比較例においては、SOI層8中に形成されたソース領域6及びドレイン領域7の上にシリコンゲルマニウム層9が形成されている。ここで、シリコンゲルマニウム層9もソース領域6、ドレイン領域7の一部として機能する。
本比較例においても、図3に関して前述した比較例と同様に、SOI層の断線を防ぐため、ソース領域及びドレイン領域の下部にはシリコン層を残す必要がある。つまり、ソース領域6及びドレイン領域7を除去してしまうと、下地の埋め込み酸化膜12が露出するため、この上にシリコンゲルマニウム層9をエピタキシャル成長することができない。つまり、埋め込み酸化膜12の上に設けられた薄膜のSOI層8を除去してシリコンゲルマニウム層9を形成することは困難であり、図9に表したようにSOI層に形成されたソース領域6及びドレイン領域7の上にシリコンゲルマニウム層9をエピタキシャル成長せざるを得ない。
その結果として、Finチャネル領域10の上部には両側のシリコンゲルマニウム層9から歪みが誘起されるが、Finチャネル領域10の下部には歪みがあまり誘起されず、性能向上が妨げられる。
これに対して、図7及び図8に表した本実施形態の半導体装置においては、Finチャネル領域10の全体に大きな歪みを均一に印加することができる。その結果として、チャネル領域10の移動度を向上させ、トランジスタの性能を効果的に改善することができる。 本実施形態においても、nチャネル領域SOI−FinFETの場合には、図7及び図8に表した構造でシリコンゲルマニウムの代わりにシリコンカーボンを用い、チャネル領域に伸張歪みを誘起することで、動作速度の向上が実現できる。また、チャネル領域部の埋め込み酸化膜12の直下のみに、高濃度の不純物を注入したパンチスルー抑制層11を形成しているため、ドレイン−基板間の寄生容量を抑えつつ、ソース−ドレイン間のパンチスルーを抑制することができる。
次に、本実施形態の半導体装置の製造方法について説明する。
図10及び図11は、本実施形態の半導体装置の製造工程の要部を表す模式図である。すなわち、図10(a)は断面図、図10(b)は上面図、図10(c)は図10(b)のD−D線断面図、図11(a)は図10(b)のD−D線断面図、図11(b)は図10(b)のE−E線断面図、図11(c)は、図10(b)のA−A線断面図である。
図10及び図11は、本実施形態の半導体装置の製造工程の要部を表す模式図である。すなわち、図10(a)は断面図、図10(b)は上面図、図10(c)は図10(b)のD−D線断面図、図11(a)は図10(b)のD−D線断面図、図11(b)は図10(b)のE−E線断面図、図11(c)は、図10(b)のA−A線断面図である。
ます、図10(a)に表したように、シリコン基板1の上に埋め込み酸化膜12、SOI層8からなる積層構造を形成した後、SOI層8の上にハードマスク絶縁膜13を形成する。
続いて、ハードマスク絶縁膜13をパターニングした後、図10(b)及び(c)に表したように、ハードマスク絶縁膜13をマスクとしてSOI層8をエッチングし、SOI層8をゲート幅方向に狭くする。
続いて、図11(a)及び(b)に表したように、ハードマスク絶縁膜13とSOI層8をマスクとして、埋め込み酸化膜12の下のシリコン基板1にn型不純物を注入し、さらに熱処理を施してシリコン基板中に注入した不純物を拡散させてパンチスルー抑制層11を形成する。この際に、図11(a)に表したように幅の狭いFinチャネル領域直下のシリコン基板1にはn型不純物が拡散してパンチスルー抑制層11が形成されるが、図11(b)に表したように幅の広いソース/ドレイン領域直下のシリコン基板1にはn型不純物が拡散せず、パンチスルー抑制層が形成されずに低ドープのままである。このようにして、自己整合的にFinチャネル領域の直下のシリコン基板のみにパンチスルー抑制層11を形成することが可能となる。
続いて、ハードマスク絶縁膜13を除去し、SOI層8上にゲート絶縁膜2とゲート電極3を形成してから両層のパターニングを行い、パターニングしたゲート電極とゲート絶縁膜の両側にサイドウォール4を形成する。
続いて、ゲート電極3とサイドウォール4をマスクとして、SOI層8、埋め込み酸化膜12をエッチングし、シリコン基板1を露出させる。埋め込み酸化膜12をエッチングする際には垂直性の高いエッチング条件を採用し、埋め込み酸化膜がSOI層に対して凹まない構造となることが短チャネル効果耐性向上の観点から望ましい。
続いて、SOI層8と埋め込み酸化膜12を除去した領域に、図11(c)に表したように、シリコン基板1からシリコンゲルマニウム層9を選択的にエピタキシャル成長させる。このエピタキシャル成長においてp型不純物を高濃度に添加したシリコンゲルマニウムを成長させると、シリコンゲルマニウム層9はソース/ドレイン領域の一部として機能する。
以上説明した工程により形成したシリコンゲルマニウム層9の存在によって、SOI層8のチャネル領域10にはゲート長方向の一軸圧縮歪みが誘起される。
以上説明した工程により形成したシリコンゲルマニウム層9の存在によって、SOI層8のチャネル領域10にはゲート長方向の一軸圧縮歪みが誘起される。
(第3の実施の形態)
図12は、本発明の第3の実施の形態に係る半導体装置の断面模式図である。
本実施形態においては、第1実施形態に関して前述した構造において、パンチスルー抑制層11と埋め込み酸化膜層12とSOI層8を両側から挟むようにシリコン基板1上に形成された半導体層を、シリコンゲルマニウム層9の単層ではなく、シリコン層15とこのシリコン層15の上に形成されたシリコンゲルマニウム層9の2層により構成している。
図12は、本発明の第3の実施の形態に係る半導体装置の断面模式図である。
本実施形態においては、第1実施形態に関して前述した構造において、パンチスルー抑制層11と埋め込み酸化膜層12とSOI層8を両側から挟むようにシリコン基板1上に形成された半導体層を、シリコンゲルマニウム層9の単層ではなく、シリコン層15とこのシリコン層15の上に形成されたシリコンゲルマニウム層9の2層により構成している。
第1実施形態に関して前述した半導体装置と同様に、チャネル領域5を挟むシリコンゲルマニウム層9により、チャネル領域5にはゲート長方向の一軸圧縮歪みが誘起され、pチャネル領域MOSFETの動作速度が向上する。nチャネル領域MOSFETの場合には、シリコンゲルマニウム層の代わりにシリコンカーボン層を用いることで、動作速度を向上させることが可能である。
この半導体装置の製造方法は、ゲート電極3とサイドウォール4の両側のSOI層8、埋め込み酸化膜12、パンチスルー抑制層11を除去した領域に、シリコン基板1からシリコン層15とシリコンゲルマニウム層9を順次エピタキシャル成長させる点だけが、第1実施形態に係る半導体装置の製造方法と異なる。このエピタキシャル成長に際しては、シリコン層15の成長の際には不純物を添加せず、シリコンゲルマニウム層9の成長の際にはp型不純物を高濃度に添加することが望ましい。このようにすることで、高濃度のp型不純物を含むシリコンゲルマニウム層9(ソース/ドレイン領域として働く)と、高濃度のn型不純物を含むパンチスルー抑制層11とが接する面積が減少し、接合リーク電流が低下する。
なお、本実施形態において、パンチスルー抑制層11と埋め込み酸化膜層12とSOI層8を両側から挟み込む半導体層を、シリコンゲルマニウム層9の単層で構成し、シリコンゲルマニウム層9の下部の成長の際には不純物を添加せず、上部の成長の際にはp型不純物を高濃度に添加しても、同様の接合リーク電流の低下が期待できる。つまり、図12において、シリコン層15の代わりに、p型不純物をドープしない、または低ドープとしたシリコンゲルマニウム層を形成してもよい。こうすれば、接合リーク電流を抑制しつつ、チャネル領域5に対してより効果的に圧縮歪みを印加することが可能となる。
(第4の実施の形態)
図13は、本発明の第4の実施の形態に係る半導体装置の模式断面図である。
また、図14は、本実施形態の半導体装置の模式上面図である。ここで図13は、図14のA−A線断面図に対応する。
この半導体装置は、第2実施形態に関して前述した半導体装置において、埋め込み酸化膜層12とSOI層8を両側から挟むようにシリコン基板1上に形成された半導体層を、シリコンゲルマニウム層の単層ではなく、シリコン層15とその上部に形成されたシリコンゲルマニウム層9の2層により構成している。第2実施形態の半導体装置と同様に、チャネル領域10を挟むシリコンゲルマニウム層9により、チャネル領域10にはゲート長方向の一軸圧縮歪みが誘起され、pチャネル領域MOSFETの動作速度が向上する。ここでも、nチャネル領域MOSFETの場合には、シリコンゲルマニウム層の代わりにシリコンカーボン層を用いることで、動作速度を向上させることが可能である。
図13は、本発明の第4の実施の形態に係る半導体装置の模式断面図である。
また、図14は、本実施形態の半導体装置の模式上面図である。ここで図13は、図14のA−A線断面図に対応する。
この半導体装置は、第2実施形態に関して前述した半導体装置において、埋め込み酸化膜層12とSOI層8を両側から挟むようにシリコン基板1上に形成された半導体層を、シリコンゲルマニウム層の単層ではなく、シリコン層15とその上部に形成されたシリコンゲルマニウム層9の2層により構成している。第2実施形態の半導体装置と同様に、チャネル領域10を挟むシリコンゲルマニウム層9により、チャネル領域10にはゲート長方向の一軸圧縮歪みが誘起され、pチャネル領域MOSFETの動作速度が向上する。ここでも、nチャネル領域MOSFETの場合には、シリコンゲルマニウム層の代わりにシリコンカーボン層を用いることで、動作速度を向上させることが可能である。
この半導体装置の製造に際しては、図11(c)に関して前述した工程において、ゲート電極3とサイドウォール4の両側の、SOI層8と埋め込み酸化膜12を除去した領域に、シリコン基板1からシリコン層15とシリコンゲルマニウム層9を順次エピタキシャル成長させる点だけが、第2実施形態の製造方法と異なる。このエピタキシャル成長において、シリコン層の成長の際には不純物を添加せず、シリコンゲルマニウム層の成長の際にはp型不純物を高濃度に添加することが望ましい。このようにすることで、第3実施形態に係る半導体装置と同様に、シリコンゲルマニウム層−パンチスルー抑制層間の接合リーク電流が低下する。
なお、本実施形態においても、埋め込み酸化膜層12とSOI層8を両側から挟む半導体層を、シリコンゲルマニウム層9の単層で構成し、シリコンゲルマニウム層の下部の成長の際には不純物を添加せず、上部の成長の際にはp型不純物を高濃度に添加しても、同様の接合リーク電流の低下が期待できる。つまり、図13において、シリコン層15の代わりに、p型不純物をドープしない、または低ドープとしたシリコンゲルマニウム層を形成してもよい。こうすれば、接合リーク電流を抑制しつつ、チャネル領域10に対してより効果的に圧縮歪みを印加することが可能となる。
(第5の実施の形態)
図15は、本発明の第5の実施の形態に係る半導体装置の断面模式図である。
本実施形態においては、第1実施形態に関して前述した構造において、SOI層8の側面8Sとパンチスルー抑制層11の側面11Sが埋め込み酸化膜層12の側面12Sよりも後退している。すなわち、埋め込み酸化膜層12の側面12Sのほうが、SOI層8の側面8Sとパンチスルー抑制層11の側面11Sよりも外側に突出した構造を有する。
図15は、本発明の第5の実施の形態に係る半導体装置の断面模式図である。
本実施形態においては、第1実施形態に関して前述した構造において、SOI層8の側面8Sとパンチスルー抑制層11の側面11Sが埋め込み酸化膜層12の側面12Sよりも後退している。すなわち、埋め込み酸化膜層12の側面12Sのほうが、SOI層8の側面8Sとパンチスルー抑制層11の側面11Sよりも外側に突出した構造を有する。
このようにすると、SOI層8の下にこれよりも突出した埋め込み酸化膜12を設けることができるので、短チャネル効果に対する耐性をさらに向上させることができる。そして、本実施形態においても、第1実施形態に関して前述した半導体装置と同様に、チャネル領域5を挟むシリコンゲルマニウム層9により、チャネル領域5にはゲート長方向の一軸圧縮歪みが誘起され、pチャネル領域MOSFETの動作速度が向上する。nチャネル領域MOSFETの場合には、シリコンゲルマニウム層の代わりにシリコンカーボン層を用いることで、動作速度を向上させることが可能である。
図16及び図17は、本実施形態の半導体装置の製造工程の一部を表す工程断面図である。
まず、図5(a)及び(b)に関して前述したものと同様の工程により、図16(a)に表したように、シリコン基板1の上にパンチスルー抑制層11、埋め込み酸化膜12、SOI層8からなる積層構造を形成し、その上に、ゲート絶縁膜2を介してゲート電極3を形成し、パターニングしたゲート電極3とゲート絶縁膜2をマスクとしてp型不純物を注入してエクステンション領域14を形成し、さらにゲート電極3とゲート絶縁膜2の両側にサイドウォール4を形成する。
まず、図5(a)及び(b)に関して前述したものと同様の工程により、図16(a)に表したように、シリコン基板1の上にパンチスルー抑制層11、埋め込み酸化膜12、SOI層8からなる積層構造を形成し、その上に、ゲート絶縁膜2を介してゲート電極3を形成し、パターニングしたゲート電極3とゲート絶縁膜2をマスクとしてp型不純物を注入してエクステンション領域14を形成し、さらにゲート電極3とゲート絶縁膜2の両側にサイドウォール4を形成する。
次に、図16(b)に表したように、ゲート電極3とサイドウォール4をマスクとして、SOI層8をエッチングし、埋め込み酸化膜12を露出させる。このエッチングに際しては、酸化膜に対してシリコンのエッチング速度が早くなるエッチング条件でエッチングを行う。
続いて、図16(c)に表したように、SOI層8をマスクとして埋め込み酸化膜12をエッチングする。この際には、埋め込み酸化膜12のサイドエッチングをできるだけ生じさせないように、垂直性の高いエッチング条件にてエッチングを行うことが望ましい。
その後、図17(a)に表したように、パンチスルー抑制層11をエッチングする。この際には、埋め込み酸化膜12に対してシリコンのエッチング速度が相対的に高くなる条件にてエッチングを実行する。またさらに、シリコンのサイドエッチングが生じやすくなるように、垂直性の低いエッチング条件にてエッチングを行うことが望ましい。
このようにしてシリコンのエッチングを実行すると、パンチスルー抑制層11とともにSOI層8においてもサイドエッチングが進行し、SOI層8の側面8Sが埋め込み酸化膜12の側面12Sに対して相対的に後退する。その結果として、図15に表した構造を形成することができる。
その後、図17(b)に表したように、シリコン基板1の上に、シリコンゲルマニウム層9をエピタキシャル成長させることにより、本実施形態の半導体装置が完成する。
その後、図17(b)に表したように、シリコン基板1の上に、シリコンゲルマニウム層9をエピタキシャル成長させることにより、本実施形態の半導体装置が完成する。
以上説明した工程により形成したシリコンゲルマニウム層9の存在によって、SOI層8のチャネル領域10にはゲート長方向の一軸圧縮歪みが誘起される。そして、SOI層8の側面8Sを埋め込み酸化膜12の側面12Sよりも後退させることにより、短チャネル効果に対する耐性をさらに向上させることができる。
なお、本実施形態は、第2〜第4実施形態のいずれとも組み合わせて同様の効果を得ることができる。
なお、本実施形態は、第2〜第4実施形態のいずれとも組み合わせて同様の効果を得ることができる。
以上、具体例を参照しつつ本発明の実施の形態について説明した。しかし、本発明は、上述した各具体例に限定されるものではない。例えば、図1〜図17に関して前述した各具体例のいずれか2つあるいはそれ以上を技術的に可能な範囲で組み合わせたのも、本発明の範囲に包含される。
また、第2実施形態または第4実施形態に関して前述したFinFETにおいて、複数のFinを併設したいわゆるマルチFinFETについても、本発明を同様に適用して同様の作用効果が得られる。
図18〜図21は、マルチFinFETを例示する模式図である。すなわち、図18はその上面図、図19は図18からゲート3、サイドウォール4、ゲート絶縁膜2を除去した模式図、図20は図19におけるA−A線断面図、図21は図19におけるB−B線断面図である。なお、図20及び図21においては、ゲート3なども表した。
本具体例のマルチFinFETは、ソース領域6とドレイン領域7との間に複数のFinチャネル領域10が併設された構造を有する。これら複数のFinチャネル領域10は、共通のゲート3によりそのスイッチングが制御される。このようなマルチFinFETは、高い電流駆動力が得られる点で有利である。そして、本実施形態によれば、シリコンゲルマニウム層9を設けてFinチャネル領域10のゲート長方向に一軸性の圧縮応力を付加することにより、移動度を向上させ、さらに電流駆動力を向上させることができる。
本具体例のマルチFinFETは、ソース領域6とドレイン領域7との間に複数のFinチャネル領域10が併設された構造を有する。これら複数のFinチャネル領域10は、共通のゲート3によりそのスイッチングが制御される。このようなマルチFinFETは、高い電流駆動力が得られる点で有利である。そして、本実施形態によれば、シリコンゲルマニウム層9を設けてFinチャネル領域10のゲート長方向に一軸性の圧縮応力を付加することにより、移動度を向上させ、さらに電流駆動力を向上させることができる。
その他、本発明は、その要旨を逸脱しない範囲で種々変形して実施することが可能であり、これらすべては本発明の範囲に包含される。
1 シリコン基板
2 ゲート絶縁膜
3 ゲート電極
4 サイドウォール
5 シリコンチャネル領域
5 チャネル領域
6 ソース領域
7 ドレイン領域
8 SOI層
8S 側面
9 シリコンゲルマニウム層
10 チャネル領域
11 パンチスルー抑制層
11S 側面
12 埋め込み酸化膜
12S 側面
13 ハードマスク絶縁膜
14 エクステンション領域
15 シリコン層
2 ゲート絶縁膜
3 ゲート電極
4 サイドウォール
5 シリコンチャネル領域
5 チャネル領域
6 ソース領域
7 ドレイン領域
8 SOI層
8S 側面
9 シリコンゲルマニウム層
10 チャネル領域
11 パンチスルー抑制層
11S 側面
12 埋め込み酸化膜
12S 側面
13 ハードマスク絶縁膜
14 エクステンション領域
15 シリコン層
Claims (11)
- シリコン基板と、
前記シリコン基板の上に選択的に設けられた第1導電型のシリコン層と、
前記第1導電型のシリコン層の上に設けられた埋め込み酸化膜と、
前記埋め込み酸化膜の上に設けられ、チャネル領域を含む第1の半導体層と、
前記チャネル領域の上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜の上に設けられたゲート電極と、
前記第1導電型のシリコン層と前記埋め込み酸化膜と前記第1の半導体層の両側において前記シリコン基板の上に設けられ、シリコンとは異なる格子定数を有する半導体により形成され、前記第1の半導体層に対してゲート長方向に格子歪みを与える前記第1導電型と異なる第2導電型のソース領域及びドレイン領域と、
を備えたことを特徴とする半導体装置。 - シリコン基板と、
前記シリコン基板の上に選択的に設けられた第1導電型のシリコン層と、
前記第1導電型のシリコン層の上に設けられた埋め込み酸化膜と、
前記埋め込み酸化膜の上に立設された、チャネル領域を含む板状の第1の半導体層と、
前記チャネル領域の側面に設けられたゲート絶縁膜と、
前記ゲート絶縁膜を介して前記チャネル領域と側面に設けられたゲート電極と、
前記埋め込み酸化膜と前記第1の半導体層の両側において前記シリコン基板の上に設けられ、シリコンとは異なる格子定数を有する半導体により形成され、前記第1の半導体層に対してゲート長方向に格子歪みを与える前記第1導電型と異なる第2導電型のソース領域及びドレイン領域と、
を備えたことを特徴とする半導体装置。 - 前記第1導電型のシリコン層の不純物濃度は、1×1018cm−3以上1×1020cm−3以下であることを特徴とする請求項1または2に記載の半導体装置。
- 前記第1の半導体層は、シリコンにより形成されたことを特徴とする請求項1〜3のいずれか1つに記載の半導体装置。
- 前記第2導電型は、p型であり、
前記シリコンとは異なる格子定数を有する半導体は、シリコンゲルマニウムであることを特徴とする請求項1〜4のいずれか1つに記載の半導体装置。 - 前記第2導電型は、n型であり、
前記シリコンとは異なる格子定数を有する半導体は、シリコンカーボンであることを特徴とする請求項1〜5のいずれか1つに記載の半導体装置。 - 前記シリコン基板と、前記ソース領域及びドレイン領域と、の間に設けられシリコンにより形成された層をさらに備えたことを特徴とする請求項1〜6のいずれか1つに記載の半導体装置。
- 前記シリコン基板と、前記ソース領域及びドレイン領域と、の間に設けられ、前記ソース領域及びドレイン領域よりも不純物濃度が低い半導体層をさらに備えたことを特徴とする請求項1〜6のいずれか1つに記載の半導体装置。
- シリコン基板と、第1の半導体層と、前記シリコン基板と前記第1の半導体層との間に設けられた埋め込み酸化膜と、を有する積層体の前記第1の半導体層の側から前記シリコン基板に第1導電型の不純物を注入して、第1導電型のシリコン層を形成する工程と、
前記第1の半導体層上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜の上にゲート電極を形成する工程と、
前記ゲート電極及び前記ゲート絶縁膜をパターニングする工程と、
前記ゲート電極及び前記ゲート絶縁膜をマスクとして、前記第1の半導体層、前記埋め込み酸化膜及び前記第1導電型のシリコン層をエッチングする工程と、
前記第1の半導体層、前記埋め込み酸化膜及び前記第1導電型のシリコン層をエッチング除去した前記シリコン基板の上に、シリコンとは異なる格子定数を有する半導体層をエピタキシャル成長によって形成する工程と、
を備えたことを特徴とする半導体装置の製造方法。 - シリコン基板と、第1の半導体層と、前記シリコン基板と前記第1の半導体層との間に設けられた埋め込み酸化膜と、を有する積層体の前記第1の半導体層の上にマスクを形成する工程と、
前記マスクにより被覆されていない前記第1の半導体層をエッチングし、前記第1半導体層をゲート長方向に延在するパターンに形成する工程と、
前記マスク及び前記第1の半導体層により覆われていない前記シリコン基板に第1導電型の不純物を導入する工程と、
前記シリコン基板に導入した前記第1導電型の不純物を拡散させて、前記第1の半導体層の下方に第1導電型のシリコン層を形成する工程と、
前記マスクを除去する工程と、
前記第1の半導体層の上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜の上にゲート電極を形成する工程と、
前記ゲート電極及び前記ゲート絶縁膜をパターニングする工程と、
前記ゲート電極及び前記ゲート絶縁膜をマスクとして、前記第1の半導体層及び前記埋め込み酸化膜をエッチングする工程と、
前記第1の半導体層と前記埋め込み酸化膜を除去した前記シリコン基板の上に、シリコンとは異なる格子定数を有する半導体層をエピタキシャル成長によって形成する工程と、
を備えたことを特徴とする半導体装置の製造方法。 - 前記シリコンとは異なる格子定数を有する半導体層をエピタキシャル成長する前に、第2導電型の不純物の濃度が相対的に低い半導体層を前記シリコン基板の上にエピタキシャル成長し、その上に、第2導電型の不純物濃度が相対的に高く前記シリコンとは異なる格子定数を有する半導体層をエピタキシャル成長することを特徴とする請求項9または10に記載の半導体装置の製造方法。
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2007
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