KR101835655B1 - 핀 전계 효과 트랜지스터 및 이의 제조 방법 - Google Patents

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Abstract

본 발명은 핀 전계 효과 트랜지스터 및 이의 제조 방법을 제공한다. 이 핀 전계 효과 트랜지스터에서는 핀 바디의 상부면과 측면이 각각 상기 핀 바디와 서로 다른 격자 크기를 가지는 제 1 에피택시얼층 및 제 2 에피택시얼층과 접하므로, 상기 핀 바디에 서로 다른 스트레스를 인가할 수 있다. 이로써 이동도 특성을 다양하게 조절할 수 있다.

Description

핀 전계 효과 트랜지스터 및 이의 제조 방법{FinFET and method of fabricating the same}
본 발명은 핀 전계 효과 트랜지스터 및 이의 제조 방법에 관한 것이다.
실리콘 반도체 기술을 이용한 시스템의 크기가 작아지고 낮은 전력소모를 필요로 하면서 소자 크기가 작아지는 추세이다. 이에 따라 트랜지스터의 게이트 크기가 계속하여 작아지게 되어 숏채널 효과 등과 같은 문제가 발생하게 되었다. 벌크 실리콘 기판을 이용하는 MOS 트랜지스터 제조기술로는 MOS 트랜지스터를 고집적화시키는데 한계가 발생하게 되어, SOI 기판을 이용하는 MOS 트랜지스터에 대한 연구가 활발하게 진행되고 있다. 그러나, SOI 기판을 이용한 MOS 트랜지스터는 바디 실리콘이 기판과 연결되지 않고 플로팅되어 있기 때문에, 플로팅 바디효과와 열전도가 잘 이루어지지 않아 소자의 성능이 떨어지는 문제가 있었다.
최근에는, 채널의 양쪽에 게이트가 존재하는 이중 게이트 트랜지스터로서, 핀 전계 효과 트랜지스터(FinFET)가 제안되었다. 핀 전계 효과 트랜지스터는 전류가 흐르는 채널의 양측에 게이트 전극이 존재하므로, 게이트 전극에 의한 채널의 제어특성을 개선할 수 있다. 상기 핀 전계 효과 트랜지스터에서, 게이트 전극에 의한 채널의 제어특성이 큰 경우, 소오스와 드레인사이의 누설전류를 종래의 단일 게이트 트랜지스터에 비하여 크게 개선할 수 있으므로, DIBL(drain induced barrier leakage) 특성을 개선할 수 있다. 또한, 채널양측에 게이트 전극이 존재하여 소자의 문턱전압을 동적으로 변화시킬 수 있으므로, 채널의 온-오프 특성이 종래의 단일 게이트 트랜지스터에 비하여 개선되고 숏채널효과를 억제할 수 있다.
그러나, 핀 전계 효과 트랜지스터도 고집적화에 따라 소자의 크기가 점점 축소됨에 따라 핀을 구성하는 실리콘의 고유 이동도 특성에 의해 전류구동능력을 향상시키는데 한계가 있었다.
본 발명이 해결하고자 하는 과제는 이동도 특성을 다양하게 조절할 수 있는 핀 전계 효과 트랜지스터를 제공하는데 있다.
본 발명이 해결하고자 하는 다른 과제는 상기 핀 전계 효과 트랜지스터의 제조 방법을 제공하는데 있다.
상기 과제를 달성하기 위한 본 발명에 따른 핀 전계 효과 트랜지스터는, 기판 상으로 돌출된 핀 바디(fin body); 상기 핀 바디의 하부 측면을 덮는 소자분리막; 상기 핀 바디의 상부면과 접하는 제 1 에피택시얼층; 및 상기 핀 바디의 상부 측면과 접하는 제 2 에피택시얼층을 포함하며, 상기 핀 바디는 상기 제 1 에피택시얼층 및 상기 제 2 에피택시얼층과 다른 격자구조를 가진다.
상기 제 1 에피택시얼층은 상기 제 2 에피택시얼층과 다른 격자구조를 가질 수 있다.
상기 핀 바디는 제 1 방향으로 길쭉할 수 있으며, 상기 핀 전계 효과 트랜지스터는, 상기 제 1 방향과 교차하는 제 2 방향으로 연장되며 상기 핀 바디의 상부면과 측면을 감싸는 게이트 전극; 및 상기 게이트 전극과 상기 제 1 에피택시얼층 사이 그리고 상기 게이트 전극과 상기 제 2 에피택시얼층 사이에 개재되는 게이트 절연막을 더 포함할 수 있다.
상기 핀 전계 효과 트랜지스터는, 상기 게이트 전극의 양측에서, 상기 제 2 에피택시얼층 상에 배치되는 제 3 에피택시얼층을 더 포함할 수 있다.
상기 제 3 에피택시얼층은 상기 핀 바디, 상기 제 1 및 제 2 에피택시얼층들과 서로 다른 격자 크기를 가질 수 있다.
상기 제 2 에피택시얼층은 연장되어 상기 제 1 에피택시얼층의 측면 및 상부면을 덮을 수 있다.
상기 제 1 에피택시얼층은 연장되어 상기 제 2 에피택시얼층의 측면을 덮을 수 있다.
상기 다른 과제를 달성하기 위한 본 발명에 따른 반도체 장치의 제조 방법은, 기판을 패터닝하여 상기 기판으로부터 돌출된 핀 바디를 형성하는 단계; 상기 핀 바디의 하부 측면을 덮는 소자분리막을 형성하는 단계; 상기 핀 바디의 상부면과 접하는 제 1 에피택시얼층을 형성하는 단계; 및 상기 핀 바디의 상부 측면과 접하는 제 2 에피택시얼층을 형성하는 단계를 포함한다.
상기 제 2 에피택시얼층은 상기 제 1 에피택시얼층의 측면과 상부면과 접하도록 형성될 수 있다.
상기 제 2 에피택시얼층을 형성하는 단계는 상기 제 1 에피택시얼층을 형성하는 단계 보다 먼저 진행될 수 있으며, 이때 상기 제 2 에피택시얼층을 형성하는 단계는, 상기 핀 바디의 상부면을 덮는 마스크 패턴을 형성하는 단계를 포함할 수 있다.
상기 제 1 에피택시얼층을 형성하는 단계는, 상기 마스크 패턴을 제거하여 상기 핀 바디의 상부면을 노출시키는 단계; 및 상기 핀 바디의 상부면, 및 상기 제 2 에피택시얼층의 상부면 및 측면을 덮는 제 1 에피택시얼층을 형성하는 단계를 포함할 수 있다.
본 발명에 따른 핀 전계 효과 트랜지스터는 핀 바디의 상부면과 측면이 각각 상기 핀 바디와 서로 다른 격자 크기를 가지는 제 1 에피택시얼층 및 제 2 에피택시얼층과 접하므로, 상기 핀 바디에 서로 다른 스트레스를 인가할 수 있다. 이로써 이동도 특성을 다양하게 조절할 수 있다.
도 1은 본 발명의 일 실시예에 따른 핀 전계 효과 트랜지스터의 사시도이다.
도 2a 및 2b는 각각 도 1을 A-A'선 및 B-B' 선으로 자른 단면도들이다.
도 3 내지 8은 도 1의 사시도를 가지는 핀 전계 효과 트랜지스터의 제조 과정을 순차적으로 나타내는 공정 사시도들이다.
도 9는 본 발명의 다른 실시예에 따른 핀 전계 효과 트랜지스터의 사시도이다.
도 10a 및 10b는 각각 도 9를 A-A'선 및 B-B' 선으로 자른 단면도들이다.
도 11 내지 15는 도 9의 사시도를 가지는 핀 전계 효과 트랜지스터의 제조 과정을 순차적으로 나타내는 공정 사시도들이다.
도 16은 본 발명의 또 다른 실시예에 따른 핀 전계 효과 트랜지스터의 사시도이다.
도 17은 도 16을 B-B' 선으로 자른 단면도이다.
도 18은 본 발명의 또 다른 실시예에 따른 핀 전계 효과 트랜지스터의 사시도이다.
도 19는 도 18을 B-B' 선으로 자른 단면도이다.
이하, 참조된 도면을 참조하여 본 발명의 실시예들에 따른 반도체 소자 및 그 형성방법이 설명된다. 설명되는 실시예들은 본 발명의 사상을 당업자가 용이하게 이해할 수 있도록 제공되는 것으로, 이에 의해 본 발명이 한정되지 않는다. 본 발명의 실시예들은 본 발명의 기술적 사상 및 범위 내에서 다른 형태로 변형될 수 있다. 본 명세서에서 '및/또는'은 전후에 나열한 구성요소들 중 적어도 하나를 포함하는 의미로 사용되었다. 본 명세서에서 일 구성요소가 다른 구성요소 '상에' 위치한다는 것은 일 구성요소 상에 다른 구성요소가 직접 위치한다는 의미는 물론, 상기 일 구성요소 상에 제3 의 구성요소가 더 위치할 수 있다는 의미도 포함한다. 본 명세서 각 구성요소 또는 부분 등을 제1, 제2 등의 표현을 사용하여 지칭하였으나, 이는 명확한 설명을 위해 사용된 표현으로 이에 의해 한정되지 않는다. 도면에 표현된 구성요소들의 두께 및 상대적인 두께는 본 발명의 실시예들을 명확하게 표현하기 위해 과장된 것일 수 있다.
도 1은 본 발명의 일 실시예에 따른 핀 전계 효과 트랜지스터의 사시도이다. 도 2a 및 2b는 각각 도 1을 A-A'선 및 B-B' 선으로 자른 단면도들이다.
도 1, 2a 및 2b를 참조하면, 기판(1)으로부터 제 1 방향(D1)으로 핀 바디(5)가 돌출된다. 상기 핀 바디(5)는 상기 기판(1)과 동일한 반도체 물질 및 격자 크기를 가질 수 있다. 예를 들면, 상기 기판(1)과 상기 핀 바디(5)는 실리콘 단결정일 수 있다. 상기 핀 바디(5)는 상기 제 1 방향(D1)과 교차하는 제 2 방향(D2)으로 길쭉한 형태를 가질 수 있다. 상기 핀 바디(5)의 하부 측면은 소자분리막(9)으로 덮인다.
상기 핀 바디(5)의 상부면은 제 1 에피택시얼층(11)으로 덮인다. 상기 제 1 에피택시얼층(11)은 상기 핀 바디(5)와 서로 다른 격자 크기를 가지는 반도체 물질로 이루어질 수 있다. 상기 핀 바디(5)가 실리콘 단결정일 경우, 상기 제 1 에피택시얼층(11)은 예를 들면 실리콘 게르마늄(SiGe), 게르마늄(Ge), 탄소(C), 및 탄화 실리콘(SiC) 중에 하나로 이루어질 수 있다. 만약 상기 제 1 에피택시얼층(11)이 상기 핀 바디(5) 보다 격자 크기가 큰 실리콘 게르마늄이나 게르마늄으로 이루어질 경우, 상기 핀 바디(5)의 상부면에는 인장(tensile) 스트레스가 인가되고, 상기 제 1 에피택시얼층(11)에는 압축(compressive) 스트레스가 인가될 수 있다. 상기 핀 바디(5)의 측면에는 제 2 에피택시얼층(13)이 접한다. 상기 제 2 에피택시얼층(13)은 상기 핀 바디(5)와 서로 다른 격자 크기를 가지는 반도체 물질로 이루어질 수 있다. 또한, 상기 제 2 에피택시얼층(13)은 상기 제 1 에피택시얼층(11)과 서로 다른 격자 크기를 가질 수 있다. 만약에, 상기 핀 바디(5)가 실리콘 단결정이고 상기 제 1 에피택시얼층(11)이 상기 핀 바디(5) 보다 격자 크기가 큰 실리콘 게르마늄이나 게르마늄으로 이루어질 경우, 상기 제 2 에피택시얼층(13)은 상기 핀 바디(5) 보다 격자 크기가 작은 탄소나 탄화실리콘 중에 하나로 이루어질 수 있다. 이때, 상기 제 2 에피택시얼층(13)에 의해 상기 핀 바디(5)의 양측면에는 양측(bi-axial) 압축 스트레스가 인가되고 상기 제 2 에피택시얼층(13)에는 인장 스트레스가 인가될 수 있다. 또는 상기 제 1 에피택시얼층(11)이 상기 핀 바디(5)의 격자 크기보다 작은 격자 크기를 가지고 상기 제 2 에피택시얼층(13)이 상기 핀 바디(5)의 격자 크기보다 큰 격자 크기를 가질 수 있다. 또는 상기 제 1 에피택시얼층(11)과 상기 제 2 에피택시얼층(13)은 동일한 격자 크기를 가지는 동일한 물질로 이루어질 수 있다. 상기 제 1 에피택시얼층(11)과 상기 제 2 에피택시얼층(13)에 의해 상기 핀 바디(5)는 상부면과 측면으로 스트레스가 인가되어 캐리어 이동도(carrier mobility) 특성을 다양하게 조절하거나 향상시킬 수 있다.
상기 제 2 에피택시얼층(13)은 연장되어 상기 제 1 에피택시얼층(11)의 측면 및 상부면을 덮을 수 있다. 상기 제 2 에피택시얼층(13) 상에는 상기 제 2 방향(D2)과 교차하는 제 3 방향(D3)으로 연장되는 게이트 전극(17)이 배치된다. 상기 게이트 전극(17)은 상기 핀 바디(5)의 상부면 및 측면을 감싼다. 상기 게이트 전극(17)은 불순물이 도핑된 폴리실리콘, 금속 실리사이드 및 금속막 중에 적어도 하나를 포함할 수 있다. 상기 게이트 전극(17)과 상기 제 2 에피택시얼층(13) 사이에는 게이트 절연막(15)이 개재될 수 있다. 상기 게이트 절연막(15)은 실리콘 산화막이나 이보다 높은 유전율을 가지는 금속 산화막으로 형성될 수 있다. 상기 게이트 전극(17)의 양측의 상기 제 2 에피택시얼층(13)은 노출된다. 노출된 상기 제 2 에피택시얼층(13) 및 그 하부의 상기 제 1 에피택시얼층(11) 및 상기 핀 바디(5)의 일부에는 불순물이 도핑된 소오스/드레인 영역이 배치될 수 있다.
상기 게이트 전극(17)과 중첩되어 채널 영역이 될 수 있는 상기 제 2 에피택시얼층(13), 상기 제 1 에피택시얼층(11) 및 상기 핀 바디(5)에는 이들의 서로 다른 격자 크기들 때문에 유발되는 다양한 스트레스에 의해, 상기 채널 영역의 캐리어 이동도(carrier mobility) 특성을 다양하게 조절할 수 있다. 이로써 핀 전계 효과 트랜지스터의 전류 레벨(Current level)을 다양하게 조절할 수 있다.
다음은 상기 핀 전계 효과 트랜지스터의 제조 방법을 설명하기로 한다.
도 3 내지 8은 도 1의 사시도를 가지는 핀 전계 효과 트랜지스터의 제조 과정을 순차적으로 나타내는 공정 사시도들이다.
도 3을 참조하면, 기판(1) 상에 마스크 패턴(3)을 형성한다. 상기 마스크 패턴(3)은 예를 들면 실리콘 질화막으로 형성될 수 있다. 상기 마스크 패턴(3)은 제 2 방향(D2)으로 연장되는 라인 형태를 가질 수 있다. 상기 마스크 패턴(3)을 식각 마스크로 이용하여 상기 기판(1)을 식각하여 상기 기판(1)으로부터 돌출된 핀 바디(5)와 그 양측에 트렌치(7)를 형성한다.
도 4 및 5를 참조하면, 상기 마스크 패턴(3)을 선택적으로 제거하여 상기 핀 바디(5)의 상부면을 노출시킨다. 소자분리막(9)을 형성하여 상기 트렌치(7)를 채운 후에, 평탄화 식각 공정을 진행하여 상기 핀 바디(5)의 상부면을 노출시킨다. 상기 소자분리막(9)은 예를 들면 실리콘 질화막, 실리콘 산화막 및 실리콘 산화질화막 중에 적어도 하나를 포함할 수 있다.
또는 상기 마스크 패턴(3)이 형성된 상태에서 상기 소자분리막(9)을 형성하여 상기 트렌치(7)를 채운 후에 상기 마스크 패턴(3)을 제거하여 상기 핀 바디(5)의 상부면을 노출할 수도 있다.
도 6을 참조하면, 노출된 상기 핀 바디(5)의 상부면에 제 1 에피택시얼층(11)을 형성한다. 상기 제 1 에피택시얼층(11)은 SEG(selective epitaxial growth)로 형성될 수 있다. 상기 핀 바디(5)가 실리콘 단결정으로 형성될 경우, 상기 제 1 에피택시얼층(11)은 예를 들면 실리콘 게르마늄(SiGe), 게르마늄(Ge), 탄소(C), 및 탄화 실리콘(SiC) 중에 하나로 형성될 수 있다.
도 7 및 8을 참조하면, 상기 핀 바디(5)의 양 측의 상기 소자분리막(9)의 상부를 리세스시키어 상기 핀 바디(5)의 상부 측면을 노출시킨다. 노출된 상기 핀 바디(5)의 양측면, 상기 제 1 에피택시얼층(11)의 양 측면 및 상부면을 덮는 제 2 에피택시얼층(13)을 형성한다. 상기 제 2 에피택시얼층(13)도 EG(selective epitaxial growth)로 형성될 수 있다. 상기 제 2 에피택시얼층(13)은 예를 들면 실리콘 게르마늄(SiGe), 게르마늄(Ge), 탄소(C), 및 탄화 실리콘(SiC) 중에 하나로 형성될 수 있다.
후속으로 도 1을 참조하면, 상기 제 2 에피택시얼층(13)의 상부면 및 측면을 덮는 게이트 절연막(15)을 형성하고 게이트 도전막을 적층한 후 패터닝하여 게이트 전극(17)을 형성한다. 후속으로 상기 게이트 전극(17)을 이온주입 마스크로 이용하여 상기 게이트 전극(17)의 양측에 노출된 상기 제 2 에피택시얼층(13) 및 그 이하의 상기 제 1 에피택시얼층(11) 및 상기 핀 바디(5)에 불순물을 주입하여 소오스/드레인 영역을 형성할 수 있다.
도시하지는 않았지만, 상기 제 2 에피택시얼층(13) 상에는 금속 실리사이드막이 추가로 배치될 수 있다.
도 9는 본 발명의 다른 실시예에 따른 핀 전계 효과 트랜지스터의 사시도이다. 도 10a 및 10b는 각각 도 9를 A-A'선 및 B-B' 선으로 자른 단면도들이다.
도 9, 10a 및 10b를 참조하면, 핀 바디(5)의 상부 측면은 제 1 에피택시얼층(11)과 접하고 상기 핀 바디(5)의 상부면은 제 2 에피택시얼층(13)과 접할 수 있다. 상기 제 2 에피택시얼층(13)은 연장되어 상기 제 1 에피택시얼층(11)의 상부면 및 측면을 덮을 수 있다. 그 외의 구성은 도 1을 참조하여 설명한 바와 같을 수 있다.
도 11 내지 15는 도 9의 사시도를 가지는 핀 전계 효과 트랜지스터의 제조 과정을 순차적으로 나타내는 공정 사시도들이다.
도 11을 참조하면, 도 5와 같은 상태에서 상기 핀 바디(5)의 상부면을 덮는 마스크 패턴(10)을 형성한다. 또는 도 3의 상태에서 마스크 패턴(3)을 제거하지 않은 상태에서 도 5에서처럼 소자분리막(9)을 형성할 수도 있다.
도 12를 참조하면, 상기 마스크 패턴(10)을 식각 마스크로 이용하여 상기 소자 분리막(9)의 상부를 리세스시키어 상기 핀 바디(5)의 측면을 노출시킨다.
도 13을 참조하면, 노출된 상기 핀 바디(5)의 측면에 선택적으로 제 1 에피택시얼층(11)을 형성한다. 상기 제 1 에피택시얼층(11)은 SEG 방법으로 형성될 수 있다. 상기 제 1 에피택시얼층(11)은 상기 마스크 패턴(10) 및 상기 소자분리막(9)의 표면에서는 자라지 않는다. 상기 제 1 에피택시얼층(11)은 예를 들면 실리콘 게르마늄(SiGe), 게르마늄(Ge), 탄소(C), 및 탄화 실리콘(SiC) 중에 하나로 형성될 수 있다.
도 14를 참조하면, 상기 마스크 패턴(10)을 선택적으로 제거하여 상기 핀 바디(5)의 상부면을 노출시킨다.
도 15를 참조하면, 제 2 에피택시얼층(13)을 형성하여 상기 핀 바디(5)의 노출된 상부면, 상기 제 1 에피택시얼층(11)의 상부면 및 측면을 덮는다. 상기 제 2 에피택시얼층(13)은 예를 들면 실리콘 게르마늄(SiGe), 게르마늄(Ge), 탄소(C), 및 탄화 실리콘(SiC) 중에 하나로 형성될 수 있다.
그 외의 공정은 위에서 설명한 바와 동일/유사할 수 있다.
도 16은 본 발명의 또 다른 실시예에 따른 핀 전계 효과 트랜지스터의 사시도이다. 도 17은 도 16을 B-B' 선으로 자른 단면도이다.
도 16 및 17을 참조하면, 도 1의 구조에서, 게이트 전극(17)의 양측에 인접한 핀 바디(5)의 상부와 제 2 에피택시얼층(13)의 상부는 리세스된다. 리세스된 상기 핀 바디(5)의 상부면과 상기 제 2 에피택시얼층(13)의 상부면에는 제 3 에피택시얼층(20)이 배치된다. 상기 제 3 에피택시얼층(20)은 상기 핀 바디(5)와 다른 격자 크기를 가지는 반도체 물질을 포함할 수 있다. 상기 제 3 에피택시얼층(20)은 상기 제 1 및 제 2 에피택시얼층(11, 13) 중에 적어도 어느 하나와 같거나 또는 모두 다른 격자크기의 물질로 이루어질 수 있다. 상기 제 3 에피택시얼층(20)에는 불순물이 도핑되어 소오스/드레인 영역의 기능을 할 수 있다. 상기 제 3 에피택시얼층(20)의 불순물은 상기 제 3 에피택시얼층(20)을 형성하는 동안 인시튜 도핑 방법으로 도핑될 수 있다.
한편, 도 16을 A-A'선으로 자른 단면도는 도 2a와 같다. 따라서, 상기 게이트 전극(17) 하부의 구조는 도 1 및 2a를 참조하여 설명한 바와 같다.
도 16 및 17의 핀 전계 효과 트랜지스터를 형성하는 과정은 다음과 같다. 먼저, 도 1의 상태에서, 상기 기판(1) 전면을 덮는 마스크막을 형성하고, 상기 마스크막을 패터닝하여 상기 게이트 전극(17)의 양측의 상기 제 2 에피택시얼층(13)을 노출시키는 개구부를 형성한다. 상기 개구부를 통해 상기 제 2 에피택시얼층(13), 상기 제 1 에피택시얼 층(11) 및 상기 핀 바디(5)의 상부를 일부 리세스시킨 후, 리세스된 영역 상에 제 3 에피택시얼층(20)을 SEG등의 방법으로 형성한다.
도 18은 본 발명의 또 다른 실시예에 따른 핀 전계 효과 트랜지스터의 사시도이다. 도 19는 도 18을 B-B' 선으로 자른 단면도이다.
도 18 및 19를 참조하면, 도 9의 구조에서, 게이트 전극(17)의 양측에 인접한 핀 바디(5), 제 1 에피택시얼층(11) 및 제 2 에피택시얼층(13)의 상부들은 리세스된다. 리세스된 상기 핀 바디(5), 상기 제 1 에피택시얼층(11) 및 상기 제 2 에피택시얼층(13)의 상부면들에는 제 3 에피택시얼층(20)이 배치된다. 상기 제 3 에피택시얼층(20)은 상기 핀 바디(5)와 다른 격자 크기를 가지는 반도체 물질을 포함할 수 있다. 상기 제 3 에피택시얼층(20)은 상기 제 1 및 제 2 에피택시얼층(11, 13) 중에 적어도 어느 하나와 같거나 또는 모두 다른 격자크기의 물질로 이루어질 수 있다. 상기 제 3 에피택시얼층(20)에는 불순물이 도핑되어 소오스/드레인 영역의 기능을 할 수 있다. 상기 제 3 에피택시얼층(20)의 불순물은 상기 제 3 에피택시얼층(20)을 형성하는 동안 인시튜 도핑 방법으로 도핑될 수 있다.
한편, 도 18을 A-A'선으로 자른 단면도는 도 10a와 같다. 따라서, 상기 게이트 전극(17) 하부의 구조는 도 9 및 10a를 참조하여 설명한 바와 같다.
도 18 및 19의 핀 전계 효과 트랜지스터를 형성하는 과정은 다음과 같다. 먼저, 도 9의 상태에서, 상기 기판(1) 전면을 덮는 마스크막을 형성하고, 상기 마스크막을 패터닝하여 상기 게이트 전극(17)의 양측의 상기 제 2 에피택시얼층(13)을 노출시키는 개구부를 형성한다. 상기 개구부를 통해 상기 제 2 에피택시얼층(13), 상기 제 1 에피택시얼 층(11) 및 상기 핀 바디(5)의 상부를 일부 리세스시킨 후, 리세스된 영역 상에 제 3 에피택시얼층(20)을 SEG등의 방법으로 형성한다.
1: 기판
3,10: 마스크 패턴
5: 핀바디
7: 트렌치
9: 소자분리막
11: 제 1 에피택시얼층
13: 제 2 에피택시얼층
20: 제 3 에피택시얼층
15: 게이트 절연막
17: 게이트 전극

Claims (10)

  1. 기판 상으로부터 돌출되며 채널 영역으로 사용되는 핀 바디(fin body);
    상기 핀 바디의 측면과 상부면을 감싸는 게이트 전극;
    상기 게이트 전극 아래에서 상기 핀 바디의 상부면과 접하는 제 1 에피택시얼층; 및
    상기 게이트 전극 아래에서 상기 핀 바디의 상부 측면과 접하는 제 2 에피택시얼층을 포함하되,
    상기 게이트 전극 아래에서 상기 핀 바디, 상기 제 1 에피택시얼층 및 상기 제 2 에피택시얼층은 서로 다른 격자 구조의 반도체 물질로 형성되는 핀 전계 효과 트랜지스터.
  2. 제 1 항에 있어서,
    상기 게이트 전극 아래에서 상기 핀 바디의 상부면은 상기 제 2 에피택시얼층의 하부면보다 상기 제 2 에피택시얼층의 상부면에 더 가까운 핀 전계 효과 트랜지스터.
  3. 제 1 항에 있어서,
    상기 핀 바디는 제 1 방향으로 길쭉하며,
    상기 게이트 전극은 상기 제 1 방향과 교차하는 제 2 방향으로 연장되며,
    상기 게이트 전극의 양측의 상기 핀 바디와 상기 제 2 에피택시얼층 상부는 리세스되는 핀 전계 효과 트랜지스터.
  4. 제 3 항에 있어서,
    상기 게이트 전극의 양측에서, 리세스된 상기 핀 바디와 상기 제 2 에피택시얼층 상에 배치되는 제 3 에피택시얼층을 더 포함하는 핀 전계 효과 트랜지스터.
  5. 제 4 항에 있어서,
    상기 제 3 에피택시얼층에 불순물이 도핑되어 소오스/드레인 영역을 구성하는 것을 특징으로 하는 핀 전계 효과 트랜지스터.
  6. 제 4 항에 있어서,
    상기 제 3 에피택시얼층은 상기 핀 바디, 상기 제 1 및 제 2 에피택시얼층들과 서로 다른 격자 크기를 가지는 핀 전계 효과 트랜지스터.
  7. 제 1 항에 있어서,
    상기 제 2 에피택시얼층은 연장되어 상기 제 1 에피택시얼층의 측면 및 상부면을 덮는 핀 전계 효과 트랜지스터.
  8. 제 1 항에 있어서,
    상기 제 1 에피택시얼층은 연장되어 상기 제 2 에피택시얼층의 측면을 덮는 핀 전계 효과 트랜지스터.
  9. 기판을 패터닝하여 상기 기판으로부터 돌출되며 채널 영역으로 사용되는 핀 바디를 형성하는 단계;
    상기 핀 바디의 상부면과 접하는 제 1 에피택시얼층을 형성하는 단계;
    상기 핀 바디의 상부 측면과 접하는 제 2 에피택시얼층을 형성하는 단계; 및
    상기 제 1 에피택시얼층과 상기 제 2 에피택시얼층 상에 게이트 전극을 형성하는 단계를 포함하되,
    상기 게이트 전극 아래에서 상기 핀 바디, 상기 제 1 에피택시얼층 및 상기 제 2 에피택시얼층은 서로 다른 격자 구조의 반도체 물질로 형성되는 핀 전계 효과 트랜지스터의 제조 방법.
  10. 제 9 항에 있어서,
    상기 제 1 에피택시얼층은 연장되어 상기 제 2 에피택시얼층의 측면을 덮도록 형성되는 핀 전계 효과 트랜지스터의 제조 방법.
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