CN105097530A - 一种鳍片场效应晶体管及其制作方法 - Google Patents
一种鳍片场效应晶体管及其制作方法 Download PDFInfo
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Abstract
本发明涉及一种鳍片场效应晶体管及其制作方法，包括：提供半导体衬底；在所述半导体衬底上形成鳍片结构；在所述鳍片结构上形成外延层；在所述外延层上形成栅极结构。根据本发明方法制作的鳍片场效应晶体管与根据现有技术制作鳍片场效应晶体管相比，在栅极和沟道之间具有大面积的接触区，同时，在达到了相同工作电流的情况下，本发明制作的鳍片场效应晶体管的尺寸比现有技术中鳍片场效应晶体管的尺寸更小。
Description
技术领域
本发明涉及半导体制造工艺，具体地，本发明涉及一种制作鳍片场效应晶体管及其制作方法。
背景技术
集成电路(IC)已经从单个硅芯片上制作的少量互连的器件发展成数以百万计的器件。当前IC提供远超过原有想象的性能和复杂性。为了实现复杂性和电路密度(即能够被封装到给定芯片面积上的器件数目)的改进，最小器件特征的尺寸，也称为器件“特征尺寸CD”，已经随着各代IC而变得更小。现在以跨度少于四分之一微米的特征尺寸来制作半导体器件。
随着半导体技术的不断发展，集成电路性能的提高主要是通过不断缩小集成电路器件的尺寸以提高它的速度来实现。目前，由于在追求高器件密度、高性能和低成本中半导体工业已经进入到纳米技术工艺节点，半导体器件的制备受到各种物理极限的限制。
随着CMOS器件的不断缩小而带来的制造和设计方面的挑战，促使三维设计如鳍片场效应晶体管(FinFET)的发展。相对于现有的平面晶体管，所述FinFET器件在沟道控制以及降低浅沟道效应等方面具有更加优越的性能；并且所述FinFET器件增大了栅极和沟道的接触面积。
现有技术中FinFET的形成方法为先形成鳍片结构(Fin)，接着在所述鳍片结构上形成栅极，然后在所述鳍片结构上所述栅极的两侧外延形成源漏极，如图1A和1B所示，其中，图1B为图1A中沿A-A的方向做截面图对应的FinFET的截面示意图。根据现有技术制作的鳍片场效应晶体管的栅极和沟道的接触面积为S1，S1＝L*W+2H*L。然而，随着鳍片尺寸的日益缩小，鳍片厚度(W)逐渐变薄，栅极和沟道的接触面积也随之变小。
因此，需要一种制作新的鳍片场效应晶体管的方法，以使鳍片场效应晶体管的栅极和沟道的接触面积变大。
发明内容
在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
为了有效解决上述问题，本发明提出了一种鳍片场效应晶体管的制作方法，包括：提供半导体衬底；在所述半导体衬底上形成鳍片结构；在所述鳍片结构上形成外延层；在所述外延层上形成栅极结构。
优选地，还包括在形成所述栅极结构之后采用注入工艺或者热扩散工艺以形成源漏极的步骤。
优选地，还包括在形成所述栅极结构之后刻蚀去除位于所述栅极结构两侧的所述外延层的步骤。
优选地，还包括在刻蚀去除所述栅极结构两侧的所述外延层之后采用外延生长工艺以形成源漏极的步骤。
优选地，还包括在执行所述外延生长工艺的同时执行原位掺杂的步骤。
优选地，所述栅极结构为高K金属栅极结构。
优选地，所述刻蚀为干法刻蚀或者湿法刻。
优选地，所述外延层的材料为SiGe或者SiC。
优选地，还包括在形成所述外延层的同时对所述外延层执行原位掺杂的步骤。
优选地，还包括在形成所述鳍片结构之后在所述半导体衬底上所述鳍片结构的两侧形成隔离结构的步骤。
本发明还提出了一种鳍片场效应晶体管，包括：半导体衬底；位于所述半导体衬底上的鳍片结构；位于所述鳍片结构上的第一外延层；位于所述第一外延层上的栅极结构；其中，位于所述栅极结构下方的所述第一外延层为沟道。
优选地，其特征在于，还包括位于所述半导体衬底上所述鳍片结构两侧的隔离结构。
优选地，其特征在于，还包括位于所述鳍片结构上所述栅极结构两侧的源漏极。
优选地，采用注入工艺或者热扩散工艺处理位于所述栅极结构两侧的所述第一外延层以形成所述源漏极。
优选地，还包括位于所述鳍片结构上所述栅极结构两侧的第二外延层，采用原位掺杂工艺处理所述第二外延层以形成所述源漏极。
优选地，所述栅极结构为高K金属栅极结构。
优选地，所述第一外延层的材料为SiGe或者SiC。
综上所述，根据本发明方法制作的鳍片场效应晶体管与根据现有技术制作鳍片场效应晶体管相比，在栅极和沟道之间具有大面积的接触区，同时，在达到了相同工作电流的情况下，本发明制作的鳍片场效应晶体管的尺寸比现有技术中鳍片场效应晶体管的尺寸更小。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。在附图中，
图1A为根据现有技术制备FinTFET的立体示意图；
图1B为根据现有技术制备FinTFET的截面示意图；
图2A-2D为根据本发明的一个实施方式制作FinTFET的过程立体示意图；
图3为根据本发明的一个实施方式制作FinTFET的工艺流程图；
图4A-4E为根据本发明的另一个实施方式制作FinTFET的过程立体示意图；
图5为根据本发明的另一个实施方式制作FinTFET的工艺流程图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
为了彻底理解本发明，将在下列的描述中提出详细的描述，以说明本发明的制作方法。显然，本发明的施行并不限于半导体领域的技术人员所熟习的特殊细节。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
应予以注意的是，这里所使用的术语仅是为了描述具体实施例，而非意图限制根据本发明的示例性实施例。如在这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式。此外，还应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。
现在，将参照附图更详细地描述根据本发明的示例性实施例。然而，这些示例性实施例可以多种不同的形式来实施，并且不应当被解释为只限于这里所阐述的实施例。应当理解的是，提供这些实施例是为了使得本发明的公开彻底且完整，并且将这些示例性实施例的构思充分传达给本领域普通技术人员。在附图中，为了清楚起见，夸大了层和区域的厚度，并且使用相同的附图标记表示相同的元件，因而将省略对它们的描述。
下面将结合图2A-2D和图3对本发明所述半导体器件的制备方法进行详细描述。
如图2A所示，提供半导体衬底200，在所述半导体的衬底200中形成有阱。
所述半导体衬底可以是以下所提到的材料中的至少一种：硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。此外，半导体衬底上可以被定义有源区。
在所述半导体衬底中形成有阱，所述半导体衬底200中形成的阱可以为N型阱或者P型阱。当所述衬底选用N型衬底，具体地，本领域技术人员选用本领域常用的N型衬底即可，接着在所述N型衬底中形成P阱，在本发明的实施例中，首先在所述N型衬底上形成P阱窗口，在所述P阱窗口中进行离子注入，然后执行退火步骤推进以形成P阱。当所述衬底选用P型衬底，具体地，本领域技术人员选用本领域常用的P型衬底即可，接着在所述P型衬底中形成N阱，在本发明的实施例中，首先在所述P型衬底上形成N阱窗口，在所述N阱窗口中进行离子注入，然后执行退火步骤推进以形成N阱。
接着，在所述半导体衬底200上形成鳍片结构201，作为一实例，所述鳍片结构的形成方法为在所述半导体衬底200上形成硬掩膜层，例如氮化硅，接着在所述硬掩膜层上形成图案化的光刻胶层，所述光刻胶层定义了所述鳍片结构，然后以所述光刻胶掩膜层为掩膜蚀刻所述硬掩膜层和所述半导体衬底，在所述半导体衬底上形成鳍片结构201，然后去除所述光刻胶掩膜层，去除所述光刻胶掩膜层的方法可以为氧化灰化法。需要注意的是，所述鳍片结构的形成仅仅是示例性的，并不局限于该方法。
在本发明的一具体实施方式中，以所述被图案化的光刻胶层为掩膜，在通入CF4和CHF3的刻蚀条件下，对所述硬掩膜层和所述半导体衬底进行刻蚀，在该步骤中所述蚀刻压力：50-150mTorr；功率：300-800W；时间：5-15s；其中气体流量：CF4，10-30sccm；CHF3，10-30sccm，需要说明的是上述蚀刻方法仅仅是示例性的，并不局限与该方法，本领域技术人员还可以选用其他常用的方法。
然后在所述半导体衬底上形成隔离结构202，例如在所述半导体衬底上形成浅沟槽隔离或局部氧化物层，在本发明的一具体实施方式中，优选形成浅沟槽隔离结构，所述浅沟槽隔离的形成方法可以选用现有技术中常用的方法，例如首先，在半导体衬底200上沉积氧化物层，接着回蚀刻所述氧化物层，形成顶部低于所述鳍片的浅沟槽隔离结构。
接着，如图2B所示，在所述鳍片结构201上生长形成外延层203，其材料可以为SiGe或者SiC。作为优选，外延层203的材料为SiGe，在本发明的一具体地实施方式中所述外延层203的厚度为1-50nm，优选为5-10nm，上述范围仅仅是示例性的，本领域技术人员可以根据需要进行选择。作为优选，所述SiGe材料层中Ge的含量为15％原子份-45％原子份。
所述外延层203可以选用原位掺杂(in-situdoping)或者超浅连结掺杂(ultra-shallowjunctiondoping)工艺。在本发明的一具体实施方式中，选用原位掺杂的方法形成所述SiGe材料层，具体地，采用化学气相沉积方法或者气体源分子束外延方法生长N型硅时，用硅烷或者乙硅烷作为硅源，用磷烷作为N型掺杂气体，同时加入一定量的的锗烷。例如，选用GeH4和SiH2Cl2作为反应气体，并选择H2作为载气，其中反应气体和载气的流量比为0.01-0.1，沉积的温度为300-1000℃，优选为650-750℃，气体压力为1-50torr，优选为20-40Torr。
在本发明的另一实施例中，利用外延生长技术，在1000-1600℃温度下，在半导体衬底上形成外延生长SiC，外延生长中所用源气为SiH4和C3H8，在外延过程中通入H2，N2作为载气，同时实现n型的原位掺杂，典型生长温度为1500～1600℃，然后进一步的在1600～1700℃下退火。
示例性地，在形成所述外延层203时采用原位掺杂工艺处理所述外延层203以形成NMOS或者PMOS器件。作为一实例，采用原位掺杂工艺对SiGe外延层203执行P型原位掺杂以用于形成NMOS器件，或者用原位掺杂工艺对SiGe外延层203执行N型原位掺杂以用于形成PMOS器件。以使所述外延层203具有应力来提高电子的迁移率。
然后，如图2C所示，在所述隔离结构202和所述外延层203上形成栅极结构204，所述栅极结构204围绕所述外延层203，所述鳍片结构201和外延层203位于所述栅极结构204之下，在形成所述栅极结构204之后位于所述栅极结构204下方的所述外延层203结构作为沟道203，所述栅极结构204和所述沟道203之间的接触区面积(由虚线环绕的部分)大于现有的栅极和沟道的接触面积。
作为优选，为了进一步提高所述器件的性能，所述栅极结构204为金属栅极结构或高K金属栅极结构，在本发明的一具体实施方式中，所述金属栅极结构的形成方法为先在鳍片结构上形成多晶硅栅极结构，其作为虚拟栅极，接着去除所述虚拟栅极以形成沟槽，在所述沟槽的底部和侧壁形成U型的栅极介电层，作为优选，所述栅极介电层为高K介电层来形成所述栅极介电层，例如用在HfO2中引入Si、Al、N、La、Ta等元素并优化各元素的比率来得到的高K材料等。形成所述高K介电层的方法可以是物理气相沉积工艺或原子层沉积工艺。接着，在所述沟槽中所述栅极介电层上填充多个薄膜堆栈形成，所述薄膜包括功函数金属层，阻挡层和导电层。所述阻挡层包括TaN、TiN、TaC、TaSiN、WN、TiAl、TiAlN或上述的组合。所述沉积阻挡层方法非限制性实例包括化学气相沉积法(CVD)，如低温化学气相沉积(LTCVD)、低压化学气相沉积(LPCVD)、快热化学气相沉积(LTCVD)、等离子体化学气相沉积(PECVD)。最终形成高k金属栅极结构。对于本领域的技术人员来说刻蚀去除虚拟栅极以形成金属栅极结构是本领域的常用技术手段在此就不一一详细论述。
如图2D所示，在形成所述栅极结构204之后，还可以进一步包含在栅极204两侧形成源漏极205a、205b的步骤，具体地，可以通过离子注入或者热扩散的方法来形成所述源漏极，作为进一步的优选，在进行离子注入或者扩散后还可以进一步包括一热退火的步骤。
所述退火步骤一般是将所述衬底置于高真空或高纯气体的保护下，加热到一定的温度进行快速升温退火(RTA)工艺，在本发明所述高纯气体优选为氮气或惰性气体，所述快速升温退火工艺步骤的温度为800-1200℃，优选为1050℃，所述热退火步骤时间为1-300s。作为进一步的优选，在本发明中选用的快速热退火，可以选用以下几种方式中的一种：脉冲激光快速退火、脉冲电子书快速退火、离子束快速退火、连续波激光快速退火以及非相干宽带光源(如卤灯、电弧灯、石墨加热)快速退火等，但并非局限于所举示例。
图3为本发明一具体实施方式中所述半导体器件制备方法流程图，具体地包括以下步骤：
步骤301提供半导体衬底；在所述半导体衬底上形成鳍片结构，在所述半导体衬底上所述鳍片结构两侧形成浅沟槽隔离；
步骤302在所述鳍片结构上形成外延层；
步骤303在所述外延层上形成栅极结构；
步骤304执行离子注入或者热扩散工艺，在所述栅极结构两侧形成源漏极。
下面将结合图4A-4E和图5对本发明另一实施例中所述半导体器件的制备方法进行详细描述。
如图4A所示，提供半导体衬底400，在所述半导体的衬底400中形成有阱。
所述半导体衬底可以是以下所提到的材料中的至少一种：硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。此外，半导体衬底上可以被定义有源区。
在所述半导体衬底中形成有阱，所述半导体衬底400中形成的阱可以为N型阱或者P型阱。当所述衬底选用N型衬底，具体地，本领域技术人员选用本领域常用的N型衬底即可，接着在所述N型衬底中形成P阱，在本发明的实施例中，首先在所述N型衬底上形成P阱窗口，在所述P阱窗口中进行离子注入，然后执行退火步骤推进以形成P阱。当所述衬底选用P型衬底，具体地，本领域技术人员选用本领域常用的P型衬底即可，接着在所述P型衬底中形成N阱，在本发明的实施例中，首先在所述P型衬底上形成N阱窗口，在所述N阱窗口中进行离子注入，然后执行退火步骤推进以形成N阱。
接着，在所述半导体衬底400上形成鳍片结构401，作为一实例，所述鳍片结构的形成方法为在所述半导体衬底400上形成硬掩膜层，例如，氮化硅，接着在所述硬掩膜层上形成图案化的光刻胶层，所述光刻胶层定义了所述鳍片结构，然后以所述光刻胶掩膜层为掩膜蚀刻所述硬掩膜层和所述半导体衬底，在所述半导体衬底上形成鳍片结构401，然后去除所述光刻胶掩膜层，去除所述光刻胶掩膜层的方法可以为氧化灰化法。需要注意的是，所述鳍片结构的形成仅仅是示例性的，并不局限于该方法。
在本发明的一具体实施方式中，以所述被图案化的光刻胶层为掩膜，在通入CF4和CHF3的刻蚀条件下，对所述硬掩膜层和所述半导体衬底进行刻蚀，在该步骤中所述蚀刻压力：50-150mTorr；功率：300-800W；时间：5-15s；其中气体流量：CF4，10-30sccm；CHF3，10-30sccm，需要说明的是上述蚀刻方法仅仅是示例性的，并不局限与该方法，本领域技术人员还可以选用其他常用的方法。
然后在所述半导体衬底上形成隔离结构402，例如在所述半导体衬底上形成浅沟槽隔离或局部氧化物层，在本发明的一具体实施方式中，优选形成浅沟槽隔离结构，所述浅沟槽隔离的形成方法可以选用现有技术中常用的方法，例如首先，在半导体衬底400上沉积氧化物层，接着回蚀刻所述氧化物层，形成顶部低于所述鳍片的浅沟槽隔离结构。
接着，如图4B所示，在所述鳍片结构401上生长形成外延层403，其材料可以为SiGe或者SiC。作为优选，外延层203的材料为SiGe，在本发明的一具体地实施方式中所述外延层403的厚度为1-50nm，优选为5-10nm，上述范围仅仅是示例性的，本领域技术人员可以根据需要进行选择。作为优选，所述SiGe材料层中Ge的含量为15％原子份-45％原子份。
在本发明的另一实施例中，利用外延生长技术，在1000-1600℃温度下，在半导体衬底上形成外延生长SiC，外延生长中所用源气为SiH4和C3H8，在外延过程中通入H2，N2作为载气，同时实现n型的原位掺杂，典型生长温度为1500～1600℃，然后进一步的在1600～1700℃下退火。
示例性地，在形成所述外延层403时采用原位掺杂工艺处理所述外延层403以用于形成NMOS或者PMOS器件。作为一实例，采用原位掺杂工艺对SiGe外延层403执行P型原位掺杂以用于形成NMOS器件，或者用原位掺杂工艺对SiGe外延层403执行N型原位掺杂以用于形成PMOS器件。以使所述外延层403具有应力来提高电子的迁移率。
然后，如图4C所示，在所述隔离结构402和所述外延层403上形成栅极结构404，所述栅极结构404围绕所述外延层403，所述鳍片结构401和外延层403位于所述栅极结构404之下，在形成所述栅极结构404之后位于所述栅极结构404下方的所述外延层403结构作为沟道403，所述栅极结构404和所述沟道403之间的接触区面积(由虚线环绕的部分)大于现有鳍片场效应晶体管的栅极和沟道的接触面积。
作为优选，为了进一步提高所述器件的性能，所述栅极结构404为金属栅极结构或高K金属栅极结构，在本发明的一具体实施方式中，所述金属栅极结构的形成方法为先在鳍片结构上形成多晶硅栅极结构，其作为虚拟栅极，接着去除所述虚拟栅极以形成沟槽，在所述沟槽的底部和侧壁形成U型的栅极介电层，作为优选，所述栅极介电层为高K介电层来形成所述栅极介电层，例如用在HfO2中引入Si、Al、N、La、Ta等元素并优化各元素的比率来得到的高K材料等。形成所述高K介电层的方法可以是物理气相沉积工艺或原子层沉积工艺。接着，在所述沟槽中所述栅极介电层上填充多个薄膜堆栈形成，所述薄膜包括功函数金属层，阻挡层和导电层。所述阻挡层包括TaN、TiN、TaC、TaSiN、WN、TiAl、TiAlN或上述的组合。所述沉积阻挡层方法非限制性实例包括化学气相沉积法(CVD)，如低温化学气相沉积(LTCVD)、低压化学气相沉积(LPCVD)、快热化学气相沉积(LTCVD)、等离子体化学气相沉积(PECVD)。最终形成高k金属栅极结构。对于本领域的技术人员来说刻蚀去除虚拟栅极以形成金属栅极结构是本领域的常用技术手段在此就不一一详细论述。
如图4D所示，在形成所述栅极结构404之后，刻蚀去除位于栅极结构404两侧的外延层以露出鳍片结构401。所述刻蚀工艺可以为干法刻蚀或者湿法刻蚀。
在本发明的一具体实施例中，可以采用干法刻蚀去除位于栅极结构404两侧的外延层，干法蚀刻工艺包括但不限于：反应离子蚀刻(RIE)、离子束蚀刻、等离子体蚀刻或者激光切割。例如采用等离子体刻蚀，刻蚀气体可以采用基于氧气(O2-based)的气体。具体的，采用较低的射频能量并能产生低压和高密度的等离子体气体来实现干法刻蚀。作为一个实例，采用等离子体刻蚀工艺，采用的刻蚀气体为基于氧气(O2-based)的气体，刻蚀气体的流量范围可为50立方厘米/分钟(sccm)～150立方厘米/分钟(sccm)，反应室内压力可为5毫托(mTorr)～20毫托(mTorr)。其中，干法刻蚀的刻蚀气体还可以是溴化氢气体、四氟化碳气体或者三氟化氮气体。需要说明的是上述蚀刻方法仅仅是示例性的，并不局限与该方法，本领域技术人员还可以选用其他常用的方法。
如图4E所示，在刻蚀去除位于栅极结构404两侧的外延层以露出鳍片结构401之后，还可以进一步包含在栅极404两侧形成源漏极405a、405b的步骤。
在所述鳍片结构401上进一步原位掺杂生长半导体材料层，作为优选，所述半导体材料层为SiGe材料层，以在所述栅极结构404的两侧形成源漏405a、405b。所述半导体材料层可以选用原位掺杂(in-situdoping)或者超浅连结掺杂(ultra-shallowjunctiondoping)工艺。在本发明的一具体实施方式中，选用原位掺杂的方法形成所述SiGe材料层，具体地，采用化学气相沉积方法或者气体源分子束外延方法生长N型硅时，用硅烷或者乙硅烷作为硅源，用磷烷作为N型掺杂气体，同时加入一定量的的锗烷。例如，选用GeH4和SiH2Cl2作为反应气体，并选择H2作为载气，其中反应气体和载气的流量比为0.01-0.1，沉积的温度为300-1000℃，优选为650-750℃，气体压力为1-50torr，优选为20-40Torr。
优选地，所述SiGe半导体材料层具有P型原位掺杂以用于形成NMOS器件，或者所述SiGe半导体材料层具有N型原位掺杂以用于形成PMOS器件。
图5为本发明一具体实施方式中所述半导体器件制备方法流程图，具体地包括以下步骤：
步骤501提供半导体衬底；在所述半导体衬底上形成鳍片结构，在所述半导体衬底上所述鳍片结构两侧形成浅沟槽隔离
步骤502在所述鳍片结构上形成外延层；
步骤503在所述外延层上形成栅极结构；
步骤504去除位于所述栅极结构两侧的外延层；
步骤505采用原位掺杂工艺在所述栅极结构两侧形成源漏极。
综上所述，根据本发明方法制作的鳍片场效应晶体管与根据现有技术制作鳍片场效应晶体管相比，在栅极和沟道之间具有大面积的接触区，同时，为了达到相同工作电流的情况下，本发明制作的鳍片场效应晶体管的尺寸比现有技术中鳍片场效应晶体管的尺寸小。
本发明还提出了一种鳍片场效应晶体管，包括：半导体衬底；位于所述半导体衬底上的鳍片结构；位于所述鳍片结构上的第一外延层；位于所述第一外延层上的栅极结构；其中，位于所述栅极结构下方的所述第一外延层为沟道。
优选地，还包括位于所述半导体衬底上所述鳍片结构两侧的隔离结构。
优选地，还包括位于所述鳍片结构上所述栅极结构两侧的源漏极。
优选地，采用注入工艺或者热扩散工艺处理位于所述栅极结构两侧的所述第一外延层以形成所述源漏极。
优选地，还包括位于所述鳍片结构上所述栅极结构两侧的第二外延层，采用原位掺杂工艺处理所述第二外延层以形成所述源漏极。
优选地，所述栅极结构为高K金属栅极结构。
优选地，所述第一外延层的材料为SiGe或者SiC。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。
Claims (17)
1.一种鳍片场效应晶体管的制作方法，包括：
提供半导体衬底；
在所述半导体衬底上形成鳍片结构；
在所述鳍片结构上形成外延层；
在所述外延层上形成栅极结构。
2.根据要求1所述的方法，其特征在于，还包括在形成所述栅极结构之后采用注入工艺或者热扩散工艺以形成源漏极的步骤。
3.根据要求1所述的方法，其特征在于，还包括在形成所述栅极结构之后刻蚀去除位于所述栅极结构两侧的所述外延层的步骤。
4.根据要求3所述的方法，其特征在于，还包括在刻蚀去除所述栅极结构两侧的所述外延层之后采用外延生长工艺以形成源漏极的步骤。
5.根据要求4所述的方法，其特征在于，还包括在执行所述外延生长工艺的同时执行原位掺杂的步骤。
6.根据要求1所述的方法，其特征在于，所述栅极结构为高K金属栅极结构。
7.根据要求3所述的方法，其特征在于，所述刻蚀为干法刻蚀或者湿法刻。
8.根据要求1所述的方法，其特征在于，所述外延层的材料为SiGe或者SiC。
9.根据要求1所述的方法，其特征在于，还包括在形成所述外延层的同时对所述外延层执行原位掺杂的步骤。
10.根据要求1所述的方法，其特征在于，还包括在形成所述鳍片结构之后在所述半导体衬底上所述鳍片结构的两侧形成隔离结构的步骤。
11.一种鳍片场效应晶体管，包括：
半导体衬底；
位于所述半导体衬底上的鳍片结构；
位于所述鳍片结构上的第一外延层；
位于所述第一外延层上的栅极结构；
其中，位于所述栅极结构下方的所述第一外延层为沟道。
12.根据要求11所述的鳍片场效应晶体管，其特征在于，还包括位于所述半导体衬底上所述鳍片结构两侧的隔离结构。
13.根据要求11所述的鳍片场效应晶体管，其特征在于，还包括位于所述鳍片结构上所述栅极结构两侧的源漏极。
14.根据要求13所述的鳍片场效应晶体管，其特征在于，采用注入工艺或者热扩散工艺处理位于所述栅极结构两侧的所述第一外延层以形成所述源漏极。
15.根据要求13所述的鳍片场效应晶体管，其特征在于，还包括位于所述鳍片结构上所述栅极结构两侧的第二外延层，采用原位掺杂工艺处理所述第二外延层以形成所述源漏极。
16.根据要求11所述的鳍片场效应晶体管，其特征在于，所述栅极结构为高K金属栅极结构。
17.根据要求11所述的鳍片场效应晶体管，其特征在于，所述第一外延层的材料为SiGe或者SiC。
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