JP4575471B2 - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法 Download PDF

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Description

本発明は、電界効果トランジスタを有する半導体装置およびその製造方法に関し、特に、Ｆｉｎ型またはナノワイヤ型チャネルトランジスタを有する半導体装置およびその製造方法に関する。
ゲート長３０ｎｍ以下の極微細ＭＩＳＦＥＴを実現するための構造として、短チャネル効果耐性の強いＦｉｎ型チャネルＭＩＳＦＥＴ（ＦｉｎＦＥＴ）構造及びナノワイヤ型チャネルトランジスタ（ナノワイヤトランジスタ）が期待されている。ＦｉｎＦＥＴは、例えばシリコン基板上に形成された直方体状半導体層の一部をチャネル領域とする。このチャネル領域の両側面に、薄いチャネル領域を挟みこむようにゲート電極が形成される。ゲート電極がチャネル領域を取り囲んだ構造をしているため、ゲートの支配力が強く、短チャネル効果耐性が強い。
ナノワイヤトランジスタは、ＦｉｎＦＥＴにおいて直方体状半導体層の上面にもゲート電極を設け、かつ直方体状半導体層の高さを低くした構造である。ナノワイヤトランジスタでは直方体状半導体層の上面もチャネルとして動作する。そして、直方体状半導体のサイズが比較的大きいナノワイヤトランジスタはトライゲートトランジスタとも呼ばれる。
一方、既存の平面型ＭＩＳＦＥＴの動作速度を向上させるため、ゲート電極からチャネルに格子歪みを導入する手法、いわゆるゲート誘起歪み技術がある（非特許文献１）。例えば、ポリシリコンゲート電極に高濃度の不純物（Ｐ、Ａｓ、Ｇｅ等）を注入し、ポリシリコンゲート電極の上にストレスライナー窒化膜を形成する。ポリシリコンゲート電極は高濃度の不純物が注入されることにより非晶質化するが、高温でのアニール処理工程において結晶化し体積膨張が生じる。ポリシリコンゲート電極の体積膨張は、上部のストレスライナー窒化膜によって抑制されるため、ポリシリコンゲート電極中に圧縮応力が蓄積する。ストレスライナー窒化膜はアニール後に除去するが、除去後もポリシリコンゲート電極中に生じた圧縮応力は、グレインサイズの形で残存する。
ポリシリコンゲート電極中に圧縮応力が生じると、チャネル領域には基板に垂直な方向に圧縮歪み、ゲート長方向に伸張歪みが誘起される。この方向の歪みはｎＭＩＳＦＥＴの性能を向上させるため、ｎＭＩＳＦＥＴへの導入が盛んに行われている。但し、ｐＭＩＳＦＥＴの性能向上には結びつかない。本手法は、ストレスライナー窒化膜除去後もポリシリコンゲート電極中に応力が残る、すなわち記憶されるという特徴からＳＭＴ（Ｓｔｒｅｓｓ Ｍｅｍｏｒｉｚａｔｉｏｎ Ｔｅｃｈｎｉｑｕｅ）と呼ばれている。
サブ３０ｎｍの技術世代においては、このＳＭＴをＦｉｎＦＥＴあるいはナノワイヤトランジスタに適用することが望ましいと考えられる。しかし、トランジスタ特性を向上させるために、ＦｉｎＦＥＴあるいはナノワイヤトランジスタのチャネル領域に印加すべき歪みに対する明確な指針は与えられていない。したがって、ＦｉｎＦＥＴあるいはナノワイヤトランジスタに最適化されたＳＭＴも確立していない。
Ｋ．Ｏｔａ ｅｔ ａｌ．，"Ｎｏｖｅｌ Ｌｏｃａｌｌｙ Ｓｔｒａｉｎｅｄ Ｃｈａｎｎｅｌ Ｔｅｃｈｎｉｑｕｅ ｆｏｒ Ｈｉｇｈ Ｐｅｒｆｏｒｍａｎｃｅ ５５ｎｍ ＣＭＯＳ，"ＩＥＤＭ Ｔｅｃｈ．Ｄｉｇ．，ｐｐ．２７−３０（２００２）．
本発明は、上記事情を考慮してなされたものであり、その目的とするところは、側面方位とキャリア極性に応じて歪み方向が最適化されたＦｉｎＦＥＴおよびナノワイヤトランジスタと、これを実現するＳＭＴを導入した製造方法を提供することにある。
本発明の第１の態様の半導体装置は、半導体基板と、前記半導体基板の上部に形成され、前記半導体基板主面に平行な（１００）面方位の上面と、前記半導体基板主面に垂直な（１００）面方位の側面を有する直方体状半導体層と、ｐＭＩＳＦＥＴとを具備し、前記ｐＭＩＳＦＥＴは、前記直方体状半導体層の少なくとも前記側面に形成されるチャネル領域と、
前記直方体状半導体層の少なくとも前記側面上に形成されるゲート絶縁膜と、前記チャネル領域を、前記ゲート絶縁膜を介して覆うゲート電極と、前記直方体状半導体層内に、前記チャネル領域を挟み込むよう形成されるソース／ドレイン領域とを有し、前記ゲート電極が半導体層を有し、前記半導体層の不純物濃度が前記半導体層の前記半導体基板側から上方に向けて高く、前記チャネル領域に、前記半導体基板主面に対して垂直方向の圧縮歪みが印加されていることを特徴とする。
本発明の第２の態様の半導体装置は、半導体基板と、前記半導体基板の上部に形成され、前記半導体基板主面に平行な（１００）面方位の上面と、前記半導体基板主面に垂直な（１００）面方位の側面を有する直方体状半導体層と、ｐＭＩＳＦＥＴとを具備し、前記ｐＭＩＳＦＥＴは、前記直方体状半導体層の少なくとも前記側面に形成されるチャネル領域と、
前記直方体状半導体層の少なくとも前記側面上に形成されるゲート絶縁膜と、前記チャネル領域を、前記ゲート絶縁膜を介して覆うゲート電極と、前記直方体状半導体層内に、前記チャネル領域を挟み込むよう形成されるソース／ドレイン領域とを有し、前記ゲート電極が金属層と前記金属層上の前記半導体層を有し、前記ｐＭＩＳＦＥＴが複数個隣接して設けられ、隣接する前記ｐＭＩＳＦＥＴの前記直方体状半導体層間が前記ゲート絶縁膜を介して前記金属層で埋め込まれ、前記半導体層の最下面が、前記直方体状半導体層上面より上方にあり、前記チャネル領域に、前記半導体基板主面に対して垂直方向の圧縮歪みが印加され、前記側面に対して垂直方向の伸張歪みが印加されていることを特徴とする。
本発明の第１の態様の半導体装置の製造方法は、半導体基板の上部に、前記半導体基板主面に平行な（１００）面方位の上面と、前記半導体基板主面に垂直な（１００）面方位の側面を有する複数の直方体状半導体層を形成し、前記直方体状半導体層の少なくとも前記側面に、ゲート絶縁膜を形成し、前記ゲート絶縁膜上に金属層を形成し、前記金属層上に、前記直方体状半導体層間が埋め込まれるように半導体層を堆積し、前記半導体層上部を非晶質化するために不純物をイオン注入し、前記半導体層および前記金属層をパターニングしてゲート電極を形成し、前記ゲート電極上にストレスライナー絶縁膜を形成し、前記半導体層上部を結晶化するための熱処理を行い、前記ストレスライナー絶縁膜を除去し、
ｐＭＩＳＦＥＴを形成することを特徴とする。
本発明の第２の態様の半導体装置の製造方法は、半導体基板の上部に、前記半導体基板主面に平行な（１００）面方位の上面と、前記半導体基板主面に垂直な（１００）面方位の側面を有する複数の直方体状半導体層を形成し、前記直方体状半導体層の少なくとも側面に、ゲート絶縁膜を形成し、前記ゲート絶縁膜上に、前記直方体状半導体層間が埋め込まれるように金属層を形成し、前記金属層を研磨により平坦化し、前記金属層上に半導体層を堆積し、前記半導体層上部を非晶質化するために不純物をイオン注入し、前記半導体層および前記金属層をパターニングしてゲート電極を形成し、前記ゲート電極上にストレスライナー絶縁膜を形成し、前記半導体層上部を結晶化するための熱処理を行い、前記ストレスライナー絶縁膜を除去し、ｐＭＩＳＦＥＴを形成することを特徴とする。
本発明によれば、側面方位とキャリア極性に応じて歪み方向が最適化されたＦｉｎＦＥＴおよびナノワイヤトランジスタと、これを実現するＳＭＴを導入した製造方法を提供することが可能となる。
以下、図面を用いて本発明の実施の形態について説明する。本明細書中においては、｛１００｝面、｛１１０｝面を代表する表記として、（１００）面、（１１０）面という表記を用いる。そして、〔１００〕方向、〔１１０〕方向と結晶学的に等価な方向を代表する表記として、それぞれ＜１００＞方向、＜１１０＞方向という表記を用いる。
また、本明細書中においてゲート長方向とは、キャリアである電子または正孔が流れる方向を意味する。そして、ゲート長とは、ゲート電極のゲート長方向の長さを意味する。また、本明細書中、直方体状半導体幅とは、チャンネル領域の直方体状半導体層の厚さを意味する。また、直方体状半導体層の高さとは、直方体状半導体層の底面から上面までの距離を意味するものとする。
また、本明細書中、例えば（１００）面方位との表現は、必ずしも、半導体の表面が（１００）面と完全に一致する場合に限ることなく、半導体の表面が（１００）面に対して、±５度程度の傾斜角を有する場合も含むものとする。また、＜１００＞方向、＜１１０＞方向等の表現についても同様である。このように、±５度程度の角度範囲を含めるのは、半導体装置の製造上、完全に方向や方位を一致させるのは精度上困難であり、かつ、±５度程度の角度誤差範囲においては、本発明の作用・効果を十分に得ることが可能であるからである。
図２は、平面型ＭＩＳＦＥＴに適用されていたＳＭＴを導入したＦｉｎＦＥＴのゲート長方向に垂直な断面模式図である。基板シリコン１０と埋め込み絶縁膜１２とその上のＳＯＩ層で形成される半導体基板１４と、この半導体基板１４上部の直方体状半導体層４０に形成されるチャネル領域１８と、このチャネル領域１８の側面に形成されるゲート絶縁膜２０と、このゲート絶縁膜２０上の、金属層２２とポリシリコン層２４の積層構造で形成されるゲート電極３０と、チャネル領域１８を挟み込むように形成されるソース／ドレイン領域（図示せず）とを備えている。
そして、ポリシリコン層２４には、高濃度の不純物、例えばＰ、Ａｓ、Ｇｅ等が注入されている。平面型ＭＩＳＦＥＴの場合と同様のメカニズムで、ポリシリコン層２４に圧縮応力が蓄積されるため、直方体状半導体層４０中のチャネル領域１８には、白矢印で示すように、半導体基板１４主面に対して垂直な方向と、直方体状半導体層４０の側面に対して垂直な方向の圧縮歪みが生じる。
発明者らは、図２の構造でチャネル領域に生ずる歪みがＦｉｎＦＥＴの性能向上を招くのかどうかを検証するため、実際にＦｉｎＦＥＴに各方向の歪みを導入したときのキャリア移動度の変化を測定した。実験は、ＦｉｎＦＥＴが作製されている基板を曲げることによって、機械的にＦｉｎＦＥＴのチャネル領域に歪みを導入するという方法で行った。図３および図４は、この実験の結果を示す図である。すなわち、ｎ型チャネルＦｉｎＦＥＴとｐ型チャネルＦｉｎＦＥＴにおいて、性能向上をもたらすために最適な歪み方向を示す模式図である。図３がｎ型チャネルＦｉｎＦＥＴの場合、図４がｐ型チャネルＦｉｎＦＥＴの場合である。
表面が（１００）面方位の半導体基板上にＦｉｎＦＥＴを形成する場合、直方体状半導体層の側面が（１１０）面方位の場合と（１００）面方位の場合が考えられる。そして、それぞれの面方位で性能向上をもたらす歪みの方向は異なる。なお、（１１０）面方位の側面の場合にはゲート長方向が＜１１０＞方向、（１００）面方位の側面の場合にはゲート長方向が＜１００＞方向となる。
図３のｎ型チャネルＦｉｎＦＥＴにおいては、（１００）側面ＦｉｎＦＥＴの場合、基板に対して垂直な方向と直方体状半導体層の側面に対して垂直な方向のどちらも圧縮歪みが性能を向上させるため、図２に示したＳＭＴによって誘起される歪みが大きな性能向上をもたらすと考えられる。しかし、（１１０）側面ＦｉｎＦＥＴの場合、半導体基板主面に垂直な方向の圧縮歪みは有利であるが、直方体状半導体層の側面に垂直な方向の圧縮歪みはむしろ不利である。したがって、ＳＭＴによる性能向上は小さいと考えられる。
図４のｐ型チャネルＦｉｎＦＥＴにおいては、（１００）側面ＦｉｎＦＥＴの場合はｎ型チャネルの（１１０）側面ＦｉｎＦＥＴと同様で、基板に垂直な方向の圧縮歪みは有利である。しかし、直方体状半導体層の側面に垂直な方向の圧縮歪みはむしろ不利である。このため、ＳＭＴによる性能向上は小さいと考えられる。（１１０）側面ＦｉｎＦＥＴの場合は基板に垂直な方向と直方体状半導体層の側面に垂直な方向の圧縮歪みはどちらも不利であるため、ＳＭＴによって性能は劣化すると予想される。
なお、ｐ型チャネルの（１００）側面ＦｉｎＦＥＴにおいて半導体基板主面に垂直な方向の圧縮歪みが性能向上をもたらすことは、従来のバルクシリコンのピエゾ抵抗係数からは予想できない知見であり、実際のＦｉｎＦＥＴに機械歪みを導入する実験を行って、今回初めて明らかになった知見である。図５は、ｐ型チャネルの（１００）側面ＦｉｎＦＥＴにおいて半導体基板主面に垂直な方向の圧縮歪みを導入したときの移動度変化率の測定結果である。ＦｉｎＦＥＴを用いた実験では、バルクピエゾ抵抗係数から予想されるよりもはるかに大きい正の移動度変化率が得られている。
このようにＦｉｎＦＥＴにＳＭＴを導入する場合、大きな性能向上が得られるのは特定の側面方位とキャリア極性の場合に限られている。したがって、高性能なＦｉｎＦＥＴ、特に高性能な相補型ＦｉｎＦＥＴを実現するためにはＳＭＴによって誘起される歪みの方向を側面方位とキャリア極性に応じて最適化できるような構造を導入する必要がある。このことは、ＦｉｎＦＥＴに限らずナノワイヤトランジスタにおいても同様である。
以下、発明者らによって、得られた上記知見を応用した本発明の実施の形態について図面を参照しつつ説明する。
（第１の実施の形態）
本実施の形態の半導体装置は、半導体基板と、半導体基板の上部に形成され、半導体基板主面に平行な上面と、半導体基板主面に垂直な（１００）面方位の側面を有する直方体状半導体層と、ｐＭＩＳＦＥＴとを備えている。そして、ｐＭＩＳＦＥＴは、直方体状半導体層の少なくとも側面に形成されるチャネル領域と、直方体状半導体層の側面上に形成されるゲート絶縁膜と、チャネル領域を、ゲート絶縁膜を介して覆うゲート電極と、直方体状半導体層内に、チャネル領域を挟み込むよう形成されるソース／ドレイン領域とを有している。そして、チャネル領域に、半導体基板主面に対して垂直方向の圧縮歪みが印加されている。
図６は、本実施の形態の半導体装置の上面模式図である。また、図１は、図６のＡ−Ａ’面の断面模式図である。図７は、図６のＢ−Ｂ’面の断面模式図である。
図１の断面模式図に示すように、この半導体装置は基板シリコン１０とその上の埋め込み酸化膜１２を有するＳＯＩ基板１４上に形成されている。そして、ＳＯＩ基板１４の上部に形成され、ＳＯＩ基板１４に平行な上面と、ＳＯＩ基板１４に垂直な（１００）面方位の側面を有する直方体状半導体層４０と、直方体状半導体層４０の少なくとも側面に形成されるチャネル領域１８と、チャネル領域１８が形成される直方体状半導体層４０の側面上、およびハードマスク層４２の側面上に形成されるゲート絶縁膜２０と、チャネル領域１８を、ゲート絶縁膜２０を介して覆うゲート電極３０とを備えている。そして、ゲート電極３０は、金属層２２と、例えばＰを不純物として含有するポリシリコン層（半導体層）２４の積層構造になっている。ポリシリコン層２４は、平行して隣接する直方体状半導体層４０の間を埋め込んでいる。
そして、図７に示すように、直方体状半導体層４０内に、チャネル領域１８を挟み込むよう形成される、例えば、Ｂが不純物として導入されるソース／ドレイン領域３２が設けられている。さらに、図６、図８に示すように、複数の直方体状半導体層４０と垂直に交差して、ゲート電極３０とその両側の側壁絶縁膜３４が形成されている。このように、本実施の形態の半導体装置は、いわゆるダブルゲート構造のｐ型チャネルＳＯＩＦｉｎＦＥＴである。
このＦｉｎＦＥＴではゲート電極３０のポリシリコン層２４中の不純物濃度が均一ではなく、不純物濃度がゲート電極３０のポリシリコン層２４の最下層、すなわちＳＯＩ基板１４側から上方に向けて高くなっている。このため、ポリシリコン層２４は、チャネル領域１８上面の高さより上の領域での不純物濃度が、直方体状半導体層４０上面すなわちチャネル領域１８上面の高さでの不純物濃度に比べて高くなっている。
このように、ポリシリコン層２４中で、チャネル領域１８の両側面の領域の不純物濃度を薄くし、チャネル領域１８の上側の領域の不純物濃度を濃くすることにより、ポリシリコン層２４の非晶質化およびＳＭＴプロセスでの体積膨張が、チャネル領域１８の上側の領域でのみ顕著に起こる。したがって、ＳＯＩ基板１４に垂直な方向にのみ圧縮歪みが誘起され（０．０５％以上の歪み量）、直方体状半導体層４０の側面に垂直な方向には圧縮歪みが誘起されない（０．０５％以下の歪み量）。ここで、「歪み量ε」とは、歪みの無い状態での結晶の格子間隔をａ０、歪みを加えた後の結晶の格子間隔をａとしたとき、ε＝（ａ−ａ０）／ａ０として定義され、通常ラマン分光測定によって評価を行うことが可能である。
図４からわかるように、本実施形態のｐＦｉｎＦＥＴによれば、キャリアの移動度が向上する。したがって、駆動電流量の増大するｐＦｉｎＦＥＴを実現することが可能である。
ここで、ゲート電極３０のポリシリコン層２４に含有される不純物の種類としては、イオン注入によって、製造時にポリシリコンの非晶質化を引き起こすＰ（リン）、Ａｓ（砒素）、Ｇｅ（ゲルマニウム）のいずれかが望ましい。ポリシリコン層２４中における、最上層を含む、チャネル領域１８上面の高さより上の領域では、不純物濃度が、２×１０２０ｃｍ−３以上２×１０２１ｃｍ−３以下であることが望ましい。これは、十分な非晶質化・体積膨張を誘起させつつ、不純物注入時にゲート絶縁膜２０やゲート電極３０に与えるイオン注入ダメージの過剰な増大を避けるためである。また、ポリシリコン層２４の最下層の不純物濃度は、ゲート抵抗の過度の増大を避けつつ、直方体状半導体層４０両側面の領域での非晶質化・体積膨張を抑えるため、２×１０１９ｃｍ−３以上２×１０２０ｃｍ−３未満であることが望ましい。
電流量を増大させるため、直方体状半導体層４０（チャネル領域１８）は、図１、図６に示すように並列に複数配置されていることが望ましい。このとき、複数の直方体状半導体層の間隔は、直方体状半導体層間に形成されるゲート電極３０の抵抗の増大を避けるために１０ｎｍ以上であることが望ましく、電流量を増大させるために２５０ｎｍ以下であることが望ましい。もっとも、直方体状半導体層４０が複数配置されることは必ずしも必須ではない。
また、ゲート電極３０の金属層２２の材料としては、例えば、メタルシリサイド、ＴｉＮ、Ｗ、ＴａＣなどが適用可能である。
また、埋め込み酸化膜１２の厚さは、短チャネル効果耐性を強くしつつ、チャネル−基板間容量の過度の増大を避けるために、５ｎｍ以上２００ｎｍ以下であることが望ましい。
ゲート電極３０のポリシリコン層２４のハードマスク層４２上面からの高さは、ゲート抵抗の過度の増大を避けつつ、ゲート電極エッチング時の制御性を保つため、１０ｎｍ以上２００ｎｍ以下であることが望ましい。
直方体状半導体層の高さは、キャリア移動度の過度の低下を避けつつ、直方体状半導体層エッチング時の制御性を保つため、３ｎｍ以上１００ｎｍ以下であることが望ましい。
ゲート長をＬとしたとき、強い短チャネル効果耐性を得るためには、直方体状半導体層幅、すなわちチャネル領域１８の直方体状半導体層４０の厚さはＬ／２以下であることが望ましい。一方、キャリア移動度の過度の低下を避ける観点から、直方体状半導体層幅は３ｎｍ以上であることが望ましい。
次に、本実施の形態の半導体装置の製造方法について図８〜図１４を用いていて説明する。図８、図１０〜図１４は、本実施の形態の半導体装置の製造工程を示す断面模式図である。また、図９は、本実施の形態の半導体装置の製造工程を示す上面模式図である。
まず、図８に示すように、基板シリコン１０上に埋め込み酸化膜１２、ＳＯＩ層４４、ハードマスク層４２からなる構造を形成する。続いて、図９、図１０（図９のＣ−Ｃ’面の断面模式図）に示すように、ハードマスク層４２をパターニングした後、このハードマスク層４２をマスクとしてＳＯＩ層４４をエッチングし、ＳＯＩ層４４を直方体状半導体層幅方向に狭く加工し、直方体状半導体層４０を形成する。
続いて、図１１に示すように、直方体状半導体層４０の側面とハードマスク層４２の上面と側面にゲート絶縁膜２０を形成し、このゲート絶縁膜２０の上に金属層２２を、さらに、この金属層２２の上に、例えば、Ｐをｉｎ−ｓｉｔｕ ｄｏｐｅしたポリシリコン層２４ａを堆積する。このポリシリコン層２４ａにより、直方体状半導体層４０の間を埋め込む。続いて、図１２に示すように、ポリシリコン層２４ａを研磨して平坦化してハードマスク層４２を露出させる。
続いて、図１３に示すように、平坦化したポリシリコン層２４ａ上に、Ｐをｉｎ−ｓｉｔｕ ｄｏｐｅしたポリシリコン層２４ｂを追加形成する。その後、このポリシリコン層２４ｂに高濃度の不純物、例えばＰをイオン注入してこのポリシリコン層２４ｂを非晶質化する。続いて、ポリシリコン層２４ｂ上にゲート電極パターニング用ハードマスク層を形成し、このハードマスク層をパターニングする。その後、このハードマスク層をマスクとして、ポリシリコン層２４、金属層２２、ゲート絶縁膜２０をパターニングする。その後、ゲート電極３０のゲート長方向の両側に側壁絶縁膜３４（図６、７）を形成する。
その後、ゲート電極パターニング用ハードマスク層と側壁絶縁膜３４をマスクとして、直方体状半導体層４０にｐ型不純物を注入し、ソース／ドレイン領域３２（図６、７）を形成する。続いて、ゲート電極パターニング用ハードマスク層を除去した後、図１４に示すように、ゲート電極３０上にストレスライナー絶縁膜５０を形成し、例えば、ＲＴＡによるアニール処理を施して、ポリシリコン層２４ｂを結晶化させ、ゲート電極３０中に圧縮応力を誘起させる。その後、ストレスライナー絶縁膜５０を除去する。
以上の製造工程により、図１、図６および図７に示す本実施の形態の半導体装置が形成される。
なお、ポリシリコン層２４ｂに高濃度の不純物をイオン注入する際には、Ｒｐ（プロジェクテッドレンジ）が、ポリシリコン層２４ｂ中にあるよう加速エネルギーを設定することが望ましい。ゲート絶縁膜２０等に与えるイオン注入ダメージを低減するため、および、ポリシリコン層２４の歪み印加のために有効な濃度分布を確保するためである。
また、ストレスライナー絶縁膜５０としては、例えば、ＣＶＤ法で形成されるシリコン窒化膜、シリコン酸化膜等を適用することができる。
また、本実施の形態においては、（１００）側面のｐ型チャネルＦｉｎＦＥＴについて説明したが、図３からも明らかように、同様の構造およびプロセスを（１１０）側面のｎ型チャネルＦｉｎＦＥＴに適用しても同様の駆動電流増大効果が得られる。
（第２の実施の形態）
本実施の形態の半導体装置は、図１に示す第１の実施の形態の半導体装置において、ハードマスク層４２を除去し、直方体状半導体層４０すなわちチャネル領域１８上面上にもゲート絶縁膜を介してゲート電極を設けたｐ型チャネルのナノワイヤトランジスタである。ＦｉｎＦＥＴの構造をナノワイヤトランジスタの構造とする以外は、第１の実施の形態と同様であるので、重複する内容については記述を省略する。
図１５は、本実施の形態の半導体装置のゲート長方向に垂直な断面模式図である。図１５に示すように、（１００）側面を有する直方体状半導体層４０に形成されるチャネル領域１８の上面上にもゲート絶縁膜２０が形成され、チャネル領域１８を覆うように、ゲート絶縁膜２０を介して、金属層２２とポリシリコン層２４の積層構造のゲート電極３０が形成されている。このように、このナノワイヤトランジスタは、直方体状半導体層４０のチャネル領域１８の両側面および上面にゲート電極を備える、いわゆるトライゲート構造を有している。
このナノワイヤトランジスタではゲート電極３０のポリシリコン層２４中の不純物濃度が均一ではなく、不純物濃度がゲート電極３０のポリシリコン層２４の最下層、すなわちＳＯＩ基板１４側から上方に向けて高くなっている。このため、ポリシリコン層２４は、チャネル領域１８上面の高さより上の領域での不純物濃度が、チャネル領域１８上面の高さでの不純物濃度に比べて高くなっている。
このように、ポリシリコン層２４中で、チャネル領域１８の両側面の領域の不純物濃度を薄くし、チャネル領域１８の上側の領域の不純物濃度を濃くすることにより、ポリシリコン層２４の非晶質化およびＳＭＴプロセスでの体積膨張がチャネル領域１８が形成される直方体状半導体層４０の上側の領域でのみ顕著に起こる。したがって、ＳＯＩ基板１４に垂直な方向にのみ圧縮歪みが誘起され（０．０５％以上の歪み量）、直方体状半導体層４０の側面に垂直な方向には圧縮歪みが誘起されない（０．０５％以下の歪み量）。
したがって、図４から明らかなように、本実施形態のｐ型チャネルのナノワイヤトランジスタによれば、第１の実施の形態のｐＦｉｎＦＥＴ同様キャリアの移動度が向上する。したがって、駆動電流量の増大するｐ型チャネルのナノワイヤトランジスタを実現すること可能である。
次に、本実施の形態の半導体装置の製造方法について図１６〜図２１を用いていて説明する。図１６〜図２１は、本実施の形態の半導体装置の製造工程を示す断面模式図である。
まず、図１６に示すように、基板シリコン１０上に埋め込み酸化膜１２、ＳＯＩ層４４、ハードマスク層４２からなる構造を形成する。続いて、図１７に示すように、ハードマスク層４２をパターニングした後、このハードマスク層４２をマスクとしてＳＯＩ層４４をエッチングし、ＳＯＩ層４４を直方体状半導体層幅方向に狭く加工し、直方体状半導体層４０を形成する。
続いて、図１８に示すように、直方体状半導体層４０の上面および側面にゲート絶縁膜２０を形成し、このゲート絶縁膜２０の上に金属層２２を、さらに、この金属層２２の上に、例えば、Ｐをｉｎ−ｓｉｔｕ ｄｏｐｅしたポリシリコン層２４を堆積する。このポリシリコン層２４により、直方体状半導体層４０の間を埋め込む。続いて、図１９に示すように、ポリシリコン層２４をエッチバックして薄膜化する。
続いて、図２０に示すように、薄膜化したポリシリコン層２４に、高濃度の不純物、例えばＰをイオン注入してこのポリシリコン層２４の上部を非晶質化する。続いて、ポリシリコン層２４上にゲート電極パターニング用ハードマスク層を形成し、このハードマスク層をパターニングする。その後、このハードマスク層をマスクとして、ポリシリコン層２４、金属層２２、ゲート絶縁膜２０をパターニングする。その後、ゲート電極３０のゲート長方向の両側に側壁絶縁膜（図示せず）を形成する。
その後、ゲート電極パターニング用ハードマスク層と側壁絶縁膜３４をマスクとして、直方体状半導体層４０にｐ型不純物を注入し、ソース／ドレイン領域（図示せず）を形成する。続いて、ゲート電極パターニング用ハードマスク層を除去した後、図２１に示すように、ポリシリコン層２４上にストレスライナー絶縁膜５０を形成し、例えば、ＲＴＡによるアニール処理を施して、ポリシリコン層２４を結晶化させ、ゲート電極のポリシリコン層２４中に圧縮応力を誘起させる。その後、ストレスライナー絶縁膜５０を除去する。
以上の製造工程により、図１５に示す本実施の形態の半導体装置が形成される。
なお、ポリシリコン層２４に高濃度の不純物をイオン注入する際には、Ｒｐ（プロジェクテッドレンジ）が、直方体状半導体層４０上面よりも上方にあるよう加速エネルギーを設定することが望ましい。ゲート絶縁膜２０等に与えるイオン注入ダメージを低減するため、および、ポリシリコン層２４の歪み印加のために有効な濃度分布を確保するためである。
また、本実施の形態においては、（１００）側面のｐ型チャネルナノワイヤトランジスタについて説明したが、図３からも明らかように、同様の構造およびプロセスを（１１０）側面のｎ型チャネルナノワイヤトランジスタに適用しても同様の駆動電流増大効果が得られる。
（第３の実施の形態）
本実施の形態の半導体装置は、図１に示す第１の実施の形態の半導体装置において、ゲート電極の半導体層の最下面が、直方体状半導体層上面より上方にあるｐ型チャネルＦｉｎＦＥＴである。この構造の相違以外は、第１の実施の形態と同様であるので、重複する内容については記述を省略する。
図２２は、本実施の形態の半導体装置のゲート長方向に垂直な断面模式図である。図に示すようにゲート電極３０のポリシリコン層２４の最下面が、チャネル領域１８上面、すなわち、直方体状半導体層４０上面より上方にある。すなわち、チャネル領域１８（直方体状半導体層４０）間が、金属層２２で埋め込まれた構造となっている。
ハードマスク層４２より上の構造は、第１の実施の形態の半導体装置と同様であるため、ポリシリコン層２４によって、直方体状半導体層４０中にＳＯＩ基板１４に垂直な方向の圧縮歪みが誘起される（０．０５％以上の歪み量）。また、直方体状半導体層４０の間が金属層２２で埋め尽くされた構造となっているが、金属の熱膨張係数はシリコンの熱膨張係数と比べて大きいため、高温で金属層２２が形成された後で室温に冷却すると、金属層２２は収縮しようとする。この結果、直方体状半導体層４０中のＳＯＩ基板１４に垂直な方向の圧縮歪みがさらに増大し、かつ直方体状半導体層４０側面に垂直な方向には伸張歪みが誘起される。
したがって、図４から明らかなように、本実施形態のｐＦｉｎＦＥＴによれば、第１の実施の形態のｐＦｉｎＦＥＴよりさらにキャリアの移動度が向上する。したがって、駆動電流量の一層増大するｐ型チャネルＦｉｎＦＥＴを実現すること可能である。
次に、本実施の形態の半導体装置の製造方法について図２３、図２４を用いて、特に第１の実施の形態の製造方法と相違する点について説明する。図２３、図２４は、本実施の形態の半導体装置の製造工程を示す断面模式図である。
図２３に示すように、直方体状半導体層４０の両側面に、ゲート絶縁膜２０を形成した後、ゲート絶縁膜２０上に直方体状半導体層４０間が埋め込まれるように金属層２２を形成する。その後、図２４に示すように、金属層２２を研磨により平坦化し、ハードマスク層４４を露出させる。その後は、第１の実施の形態と同様の工程を経て図２２に示す本実施の形態の半導体装置が形成される。
また、本実施の形態においては、（１００）側面のｐ型チャネルＦｉｎＦＥＴについて説明したが、図３からも明らかように、同様の構造およびプロセスを（１１０）側面のｎ型チャネルＦｉｎＦＥＴに適用しても同様の駆動電流増大効果が得られる。
また、本実施の形態の構造を、第２の実施の形態のナノワイヤトランジスタに適用しても同様の効果を得ることが可能である。
（第４の実施の形態）
本実施の形態の半導体装置は、図１に示す第１の実施の形態の半導体装置において、ＳＯＩ基板ではなく、バルクシリコン基板が適用されること以外は、第１の実施の形態と同様である。したがって、重複する内容については記述を省略する。
図２５は、本実施の形態の半導体装置のゲート長方向に垂直な断面模式図である。図に示すようにＳＯＩ基板ではなく、バルクシリコン基板６０にｐＦｉｎＦＥＴが形成されている。例えばシリコン酸化膜の素子分離絶縁膜６２と、直方体状半導体層４０の下方にあり、素子分離絶縁膜６２にはさまれるパンチスルー抑制用半導体層６４が配置されている。
ここで、バルクシリコン基板６０を介したソースからドレインへの電流パス（パンチスルー）を遮断するため、パンチスルー抑制用半導体層６４の不純物密度は１×１０１８ｃｍ−３以上１×１０２０ｃｍ−３以下であることが望ましい。
半導体基板以外の構造は、第１の実施の形態の半導体装置と全く同様であるため、ゲート電極のポリシリコン層によって誘起される歪みに起因したトランジスタの性能向上が同様に期待できる。また、バルクシリコン基板は、ＳＯＩ基板に比べて安価であるあるため、本実施の形態によれば、製造コスト低減が可能である。
次に、本実施の形態の半導体装置の製造方法について図２６〜図２８を用いて、特に第１の実施の形態の製造方法と相違する点について説明する。図２６〜図２８は、本実施の形態の半導体装置の製造工程を示す断面模式図である。
図２６に示すように、バルクシリコン基板６０上に、ハードマスク層４２をパターニングした後、このハードマスク層４２をマスクとしてバルクシリコン基板６０をエッチングし、バルクシリコン基板６０を直方体状半導体層幅方向に狭く加工し、直方体状半導体層４０を形成する。次に、図２７に示すように、素子分離絶縁膜６２を堆積した後に研磨により平坦化し、ハードマスク層４２を露出させる。
次に、図２８に示すように、素子分離絶縁膜６２を例えばＲＩＥによりエッチバックした後、例えばＰを不純物としてイオン注入し、直方体状半導体層４０の下方にパンチスルー抑制用半導体層６４を形成するその後は、第１の実施の形態と同様の工程を経て図２５に示す本実施の形態の半導体装置が形成される。
なお、本実施の形態においては、（１００）側面のｐ型チャネルＦｉｎＦＥＴについて説明したが、図３からも明らかように、同様の構造およびプロセスを（１１０）側面のｎ型チャネルＦｉｎＦＥＴに適用しても同様の駆動電流増大効果が得られる。
また、本実施の形態の構造を、第２の実施の形態のナノワイヤトランジスタに適用しても同様の効果を得ることが可能である。
（第５の実施の形態）
本実施の形態の半導体装置は、図１に示す第１の実施の形態の半導体装置において、金属層が省略され、ゲート電極がポリシリコン層単層であること以外は、第１の実施の形態と同様である。したがって、重複する内容については記述を省略する。
図２９は、本実施の形態の半導体装置のゲート長方向に垂直な断面模式図である。図に示すようにゲート電極３０がポリシリコン層２４単層で形成されている。
ゲート電極３０がポリシリコン層２４単層である以外の構造は、第１の実施の形態の半導体装置と全く同様であるため、ゲート電極のポリシリコン層によって誘起される歪みに起因したトランジスタの性能向上が同様に期待できる。また、ゲート電極を単層構造としているため、本実施の形態によれば、半導体装置の製造が容易かつ安価となる利点がある。
なお、本実施の形態においては、（１００）側面のｐ型チャネルＦｉｎＦＥＴについて説明したが、図３からも明らかように、同様の構造およびプロセスを（１１０）側面のｎ型チャネルＦｉｎＦＥＴに適用しても同様の駆動電流増大効果が得られる。
また、本実施の形態の構造を、第２の実施の形態のナノワイヤトランジスタに適用しても同様の効果を得ることが可能である。
（第６の実施の形態）
本実施の形態の半導体装置は、ｐ型チャネル（１００）側面ＦｉｎＦＥＴとｎ型チャネル（１００）側面ＦｉｎＦＥＴとで構成される相補型半導体装置である。この半導体装置は、半導体基板と、半導体基板の上部に形成され、半導体基板主面に平行な上面と、半導体基板主面に垂直な（１００）面方位の側面を有する直方体状半導体層と、ｐＭＩＳＦＥＴとを備えている。このｐＭＩＳＦＥＴは、直方体状半導体層内に形成されるチャネル領域と、チャネル領域の側面上に形成されるゲート絶縁膜と、チャネル領域を、ゲート絶縁膜を介して覆うゲート電極と、直方体状半導体層内に、チャネル領域を挟み込むよう形成されるソース／ドレイン領域とを有し、チャネル領域に、半導体基板主面に対して垂直方向の圧縮歪みが印加されている。さらに、半導体基板の上部に形成され、半導体基板主面に平行な第２の上面と、半導体基板主面に垂直な（１００）面方位の第２の側面を有する第２の直方体状半導体層と、ｎＭＩＳＦＥＴとを備えている。このｎＭＩＳＦＥＴは、第２の直方体状半導体層内に形成される第２のチャネル領域と、第２のチャネル領域の第２の側面上に形成される第２のゲート絶縁膜と、第２のチャネル領域を、第２のゲート絶縁膜を介して覆う第２のゲート電極と、第２の直方体状半導体層内に、第２のチャネル領域を挟み込むよう形成される第２のソース／ドレイン領域とを有し、第２のチャネル領域に、半導体基板主面に対して垂直方向の圧縮歪みと、第２の側面に対して垂直方向の圧縮歪みとが印加されている。
図３０は、本実施の形態の相補型半導体装置の断面模式図である。左図がｎ型チャネルＦｉｎＦＥＴ、右図がｐ型チャネルＦｉｎＦＥＴである。ｐ型チャネルＦｉｎＦＥＴは、図１の第１の実施の形態の構造であり、ｎ型チャネルＦｉｎＦＥＴは図２で説明した構造となっている。
ｐ型チャネルＦｉｎＦＥＴについては、ポリシリコン層２４中の不純物濃度が、ポリシリコン層２４の最下層からハードマスク層４２上面の高さに向かうに従って上昇し、ハードマスク層４２上面の高さより上の領域での不純物濃度がハードマスク層４２上面の高さでの不純物濃度に比べて高くなるよう形成される。例えば、ポリシリコン層２４の最下層の不純物濃度は２×１０１９ｃｍ−３以上２×１０２０ｃｍ−３未満であり、ハードマスク層４２上面の高さより上の領域での不純物濃度は２×１０２０ｃｍ−３以上２×１０２１ｃｍ−３以下である。ｎ型チャネルＦｉｎＦＥＴについては、ポリシリコン層２４中の不純物濃度はほぼ均一であり、例えば、２×１０２０ｃｍ−３以上２×１０２１ｃｍ−３以下とする。
このような不純物濃度分布とすることにより、ｐ型チャネルＦｉｎＦＥＴについては、半導体基板主面に垂直な方向にのみ圧縮歪みが誘起され（０．０５％以上の歪み量）、直方体状半導体層側面に垂直な方向には圧縮歪みが誘起されず（０．０５％以下の歪み量）、ｎ型チャネルＦｉｎＦＥＴについては半導体基板主面に垂直な方向にも直方体状半導体層側面に垂直な方向にも圧縮歪みが誘起される（０．０５％以上の歪み量）。この結果、図３と図４からわかるように、ｎ型チャネルＦｉｎＦＥＴとｐ型チャネルＦｉｎＦＥＴの性能をともに向上させることができる。
なお、第１の実施の形態の構造をｎ型チャネル（１１０）側面ＦｉｎＦＥＴとｐ型チャネル（１００）側面ＦｉｎＦＥＴに導入すると、もっとも性能向上が期待できる。しかし、ｎ型チャネルＦｉｎＦＥＴとｐ型チャネルＦｉｎＦＥＴからなる相補型のＦｉｎＦＥＴを構成する場合、ｎ型チャネルとｐ型チャネルのＦｉｎＦＥＴの側面方位は本実施の形態のように同一にすることが、回路レイアウト面積の増大を抑えるために好ましい。
なお、ここではＦｉｎＦＥＴについて説明したが、本実施の形態の構造を、ナノワイヤトランジスタに適用しても同様の効果を得ることが可能である。
（第７の実施の形態）
本実施の形態の半導体装置は、ｐ型チャネル（１１０）側面ＦｉｎＦＥＴとｎ型チャネル（１１０）側面ＦｉｎＦＥＴとで構成される相補型半導体装置である。この半導体装置は、半導体基板と、半導体基板の上部に形成され、半導体基板主面に平行な上面と、半導体基板主面に垂直な（１１０）面方位の側面を有する直方体状半導体層と、半導体基板の上部に形成され、半導体基板主面に平行な第２の上面と、半導体基板主面に垂直な（１１０）面方位の第２の側面を有する第２の直方体状半導体層と、ｐＭＩＳＦＥＴと、ｎＭＩＳＦＥＴとを備えている。このｐＭＩＳＦＥＴは、直方体状半導体層内に形成されるチャネル領域と、チャネル領域の側面上に形成されるゲート絶縁膜と、チャネル領域を、ゲート絶縁膜を介して覆うゲート電極と、直方体状半導体層内に、チャネル領域を挟み込むよう形成されるソース／ドレイン領域とを有している。そして、ｎＭＩＳＦＥＴは、第２の直方体状半導体層内に形成される第２のチャネル領域と、第２のチャネル領域の第２の側面上に形成される第２のゲート絶縁膜と、第２のチャネル領域を、第２のゲート絶縁膜を介して覆う第２のゲート電極と、第２の直方体状半導体層内に、第２のチャネル領域を挟み込むよう形成される第２のソース／ドレイン領域とを有し、第２のチャネル領域に、半導体基板主面に対して垂直方向の圧縮歪みが印加されている。
図３１は、本実施の形態の相補型半導体装置の断面模式図である。左図がｎ型チャネルＦｉｎＦＥＴ、右図がｐ型チャネルＦｉｎＦＥＴである。ｎ型チャネルＦｉｎＦＥＴは、図１の第１の実施の形態の構造を、ｎ型チャネルＦｉｎＦＥＴに適用したものである。
ｎ型チャネルＦｉｎＦＥＴについては、ポリシリコン層２４中の不純物濃度が、ポリシリコン層２４の最下層からハードマスク層４２上面の高さに向かうに従って上昇し、ハードマスク層４２上面の高さより上の領域での不純物濃度がハードマスク層４２上面の高さでの不純物濃度に比べて高くなるよう形成される。例えば、ポリシリコン層２４の最下層の不純物濃度は２×１０１９ｃｍ−３以上２×１０２０ｃｍ−３未満であり、ハードマスク層４２上面の高さより上の領域での不純物濃度は２×１０２０ｃｍ−３以上２×１０２１ｃｍ−３以下である。ｐ型チャネルＦｉｎＦＥＴについては、ポリシリコン層２４中の不純物濃度を均一かつ比較的低濃度に抑制する。たとえば、不純物濃度を２×１０１９ｃｍ−３以上２×１０２０ｃｍ−３未満とする。
このような不純物濃度分布とすることにより、ｎ型チャネルＦｉｎＦＥＴについては、半導体基板主面に垂直な方向にのみ圧縮歪みが誘起され（０．０５％以上の歪み量）、直方体状半導体層側面に垂直な方向には圧縮歪みが誘起されず（０．０５％以下の歪み量）、ｐ型チャネルＦｉｎＦＥＴについては半導体基板主面に垂直な方向にも直方体状半導体層側面に垂直な方向にも圧縮歪みが誘起されない（０．０５％以下の歪み量）。この結果、図３と図４からわかるように、ｎ型チャネルＦｉｎＦＥＴの性能を向上させつつ、ｐ型チャネルＦｉｎＦＥＴの性能劣化を防ぐことができる。
なお、ここではＦｉｎＦＥＴについて説明したが、本実施の形態の構造を、ナノワイヤトランジスタに適用しても同様の効果を得ることが可能である。
（第８の実施の形態）
本実施の形態の半導体装置は、ｐ型チャネル（１００）側面ＦｉｎＦＥＴとｎ型チャネル（１００）側面ＦｉｎＦＥＴとで構成される相補型半導体装置である。この半導体装置は、半導体基板と、半導体基板の上部に形成され、半導体基板主面に平行な上面と、半導体基板主面に垂直な（１００）面方位の側面を有する直方体状半導体層と、ｐＭＩＳＦＥＴとを備えている。このｐＭＩＳＦＥＴは、直方体状半導体層の少なくとも側面に形成されるチャネル領域と、直方体状半導体層の側面上に形成されるゲート絶縁膜と、チャネル領域を、ゲート絶縁膜を介して覆うゲート電極と、直方体状半導体層内に、チャネル領域を挟み込むよう形成されるソース／ドレイン領域とを有し、チャネル領域に、半導体基板主面に対して垂直方向の圧縮歪みと、側面に対して垂直方向の伸張歪みが印加されている。さらに、半導体基板の上部に形成され、半導体基板主面に平行な第２の上面と、半導体基板主面に垂直な（１００）面方位の第２の側面を有する第２の直方体状半導体層と、ｎＭＩＳＦＥＴとを備えている。このｎＭＩＳＦＥＴは、第２の直方体状半導体層のすくなくとも側面に形成される第２のチャネル領域と、第２の直方体状半導体層の第２の側面上に形成される第２のゲート絶縁膜と、第２のチャネル領域を、第２のゲート絶縁膜を介して覆う第２のゲート電極と、第２の直方体状半導体層内に、第２のチャネル領域を挟み込むよう形成される第２のソース／ドレイン領域とを有し、第２のチャネル領域に、半導体基板主面に対して垂直方向の圧縮歪みと、第２の側面に対して垂直方向の圧縮歪みとが印加されている。
図３２は、本実施の形態の相補型半導体装置の断面模式図である。左図がｎ型チャネルＦｉｎＦＥＴ、右図がｐ型チャネルＦｉｎＦＥＴである。ｐ型チャネルＦｉｎＦＥＴは、図２２の第３の実施の形態の構造であり、ｎ型チャネルＦｉｎＦＥＴは図２で説明した構造となっている。
ｐ型チャネルＦｉｎＦＥＴについては、ゲート電極３０のポリシリコン層２４の最下層がハードマスク層４２の上面以上の位置にあるようにする。すなわち、チャネル領域１８間が金属層２２で埋め込まれるよう形成する。また、ｎ型チャネルＦｉｎＦＥＴについては、チャネル領域１８間がポリシリコン層２２で埋め込まれるよう形成する。また、ｎ型チャネルＦｉｎＦＥＴについては、ポリシリコン層中の不純物濃度はほぼ均一であり、例えば、２×１０２０ｃｍ−３以上２×１０２１ｃｍ−３以下とする。
このような構造とすることにより、ｐ型チャネルＦｉｎＦＥＴについては、基板に垂直な方向の圧縮歪みが増大し、直方体状半導体層側面に垂直な方向に伸張歪みが誘起される。ｎ型チャネルＦｉｎＦＥＴについては基板に垂直な方向にも直方体状半導体層側面に垂直な方向にも圧縮歪みが誘起される。この結果、図３と図４からわかるように、ｎ型チャネルＦｉｎＦＥＴとｐ型チャネルＦｉｎＦＥＴの性能をともに向上させることができる。
なお、ここではＦｉｎＦＥＴについて説明したが、本実施の形態の構造を、ナノワイヤトランジスタに適用しても同様の効果を得ることが可能である。
（第９の実施の形態）
本実施の形態の半導体装置は、ｐ型チャネル（１１０）側面ＦｉｎＦＥＴとｎ型チャネル（１１０）側面ＦｉｎＦＥＴとで構成される相補型半導体装置である。この半導体装置は、半導体基板と、半導体基板の上部に形成され、半導体基板主面に平行な上面と、半導体基板主面に垂直な（１１０）面方位の側面を有する直方体状半導体層と、半導体基板の上部に形成され、半導体基板主面に平行な第２の上面と、半導体基板主面に垂直な（１１０）面方位の第２の側面を有する第２の直方体状半導体層と、ｐＭＩＳＦＥＴと、ｎＭＩＳＦＥＴとを備えている。このｐＭＩＳＦＥＴは、直方体状半導体層の少なくとも側面に形成されるチャネル領域と、直方体状半導体層の側面上に形成されるゲート絶縁膜と、チャネル領域を、ゲート絶縁膜を介して覆うゲート電極、直方体状半導体層内に、チャネル領域を挟み込むよう形成されるソース／ドレイン領域とを有している。そして、ｎＭＩＳＦＥＴは、第２の直方体状半導体層の少なくとも側面に形成される第２のチャネル領域と、第２の直方体状半導体層の第２の側面上に形成される第２のゲート絶縁膜と、前記第２のチャネル領域を、前記第２のゲート絶縁膜を介して覆う第２のゲート電極と、第２の直方体状半導体層内に、第２のチャネル領域を挟み込むよう形成される第２のソース／ドレイン領域とを有し、第２のチャネル領域に、半導体基板主面に対して垂直方向の圧縮歪みと、第２の側面に対して垂直方向の伸張歪みが印加されている。
図３３は、本実施の形態の相補型半導体装置の断面模式図である。左図がｎ型チャネルＦｉｎＦＥＴ、右図がｐ型チャネルＦｉｎＦＥＴである。ｎ型チャネルＦｉｎＦＥＴは、図２２の第３の実施の形態の構造を、ｎ型チャネルＦｉｎＦＥＴ適用したものである。
ｎ型チャネルＦｉｎＦＥＴについては、ゲート電極３０のポリシリコン層２４の最下面がハードマスク層４２の上面以上の位置にあるようにする。すなわち、チャネル領域１８間が金属層２２で埋め込まれるよう形成する。また、ｐ型チャネルＦｉｎＦＥＴについては、チャネル領域１８間がポリシリコン層２２で埋め込まれるよう形成する。また、ｐ型チャネルＦｉｎＦＥＴについては、ポリシリコン層２４中の不純物濃度を均一かつ比較的低濃度に抑制する。たとえば、不純物濃度を２×１０１９ｃｍ−３以上２×１０２０ｃｍ−３未満とする。
このような不純物濃度分布とすることにより、ｎ型チャネルＦｉｎＦＥＴについては、半導体基板主面に垂直な方向にのみ圧縮歪みが誘起され（０．０５％以上の歪み量）、直方体状半導体層側面に垂直な方向には伸張歪みが誘起される（０．０５％以上の歪み量）。ｐ型チャネルＦｉｎＦＥＴについては半導体基板主面に垂直な方向にも直方体状半導体層側面に垂直な方向にも圧縮歪みが誘起されない（０．０５％以下の歪み量）。この結果、図３と図４からわかるように、ｎ型チャネルＦｉｎＦＥＴの性能を一層向上させつつ、ｐ型チャネルＦｉｎＦＥＴの性能劣化を防ぐことができる。
以上、具体例を参照しつつ本発明の実施の形態について説明した。実施の形態の説明においては、半導体装置、半導体装置の製造方法等で、本発明の説明に直接必要としない部分等については記載を省略したが、必要とされる半導体装置、半導体装置の製造方法等に関わる要素を適宜選択して用いることができる。その他、本発明の要素を具備し、当業者が適宜設計変更しうる全ての半導体装置の製造方法は、本発明の範囲に包含される。
第１の実施の形態の半導体装置の断面模式図。 平面型ＭＯＳＦＥＴに適用されていたＳＭＴを導入したＦｉｎＦＥＴの断面模式図。 ｎ型チャネルＦｉｎＦＥＴにおける最適な歪み方向の模式図。 ｐ型チャネルＦｉｎＦＥＴにおける最適な歪み方向の模式図。 ｐ型チャネルＦｉｎＦＥＴの移動度変化率の測定結果を示す図。 第１の実施の形態の半導体装置の上面模式図。 第１の実施の形態の半導体装置の断面模式図。 第１の実施の形態の半導体装置の製造方法を示す断面模式図。 第１の実施の形態の半導体装置の製造方法を示す上面模式図。 第１の実施の形態の半導体装置の製造方法を示す断面模式図。 第１の実施の形態の半導体装置の製造方法を示す断面模式図。 第１の実施の形態の半導体装置の製造方法を示す断面模式図。 第１の実施の形態の半導体装置の製造方法を示す断面模式図。 第１の実施の形態の半導体装置の製造方法を示す断面模式図。 第２の実施の形態の半導体装置の断面模式図。 第２の実施の形態の半導体装置の製造方法を示す断面模式図。 第２の実施の形態の半導体装置の製造方法を示す断面模式図。 第２の実施の形態の半導体装置の製造方法を示す断面模式図。 第２の実施の形態の半導体装置の製造方法を示す断面模式図。 第２の実施の形態の半導体装置の製造方法を示す断面模式図。 第２の実施の形態の半導体装置の製造方法を示す断面模式図。 第３の実施の形態の半導体装置の断面模式図。 第３の実施の形態の半導体装置の製造方法を示す断面模式図。 第３の実施の形態の半導体装置の製造方法を示す断面模式図。 第４の実施の形態の半導体装置の断面模式図。 第４の実施の形態の半導体装置の製造方法を示す断面模式図。 第４の実施の形態の半導体装置の製造方法を示す断面模式図。 第４の実施の形態の半導体装置の製造方法を示す断面模式図。 第５の実施の形態の半導体装置の断面模式図。 第６の実施の形態の半導体装置の断面模式図。 第７の実施の形態の半導体装置の断面模式図。 第８の実施の形態の半導体装置の断面模式図。 第９の実施の形態の半導体装置の断面模式図。
符号の説明
１０ 基板シリコン
１２ 埋め込み酸化膜
１４ ＳＯＩ基板
１８ チャネル領域
２０ ゲート絶縁膜
２２ 金属層
２４ ポリシリコン層
３０ ゲート電極
３２ ソース／ドレイン領域
３４ 側壁絶縁膜
４０ 直方体状半導体層
４２ ハードマスク層
４４ ＳＯＩ層
５０ ストレスライナー絶縁膜
６０ バルクシリコン基板
６２ 素子分離絶縁膜
６４ パンチスルー抑制用半導体層

Claims (13)

  1. 半導体基板と、
    前記半導体基板の上部に形成され、前記半導体基板主面に平行な（１００）面方位の上面と、前記半導体基板主面に垂直な（１００）面方位の側面を有する直方体状半導体層と、
    ｐＭＩＳＦＥＴとを具備し、
    前記ｐＭＩＳＦＥＴは、
    前記直方体状半導体層の少なくとも前記側面に形成されるチャネル領域と、
    前記直方体状半導体層の少なくとも前記側面上に形成されるゲート絶縁膜と、
    前記チャネル領域を、前記ゲート絶縁膜を介して覆うゲート電極と、
    前記直方体状半導体層内に、前記チャネル領域を挟み込むよう形成されるソース／ドレイン領域とを有し、
    前記ゲート電極が半導体層を有し、前記半導体層の不純物濃度が前記半導体層の前記半導体基板側から上方に向けて高く、
    前記チャネル領域に、前記半導体基板主面に対して垂直方向の圧縮歪みが印加されていることを特徴とする半導体装置。
  2. 前記ゲート電極が、前記半導体層と前記ゲート絶縁膜との間に形成される金属層をさらに有することを特徴とする請求項１記載の半導体装置。
  3. 前記半導体基板の上部に形成され、前記半導体基板主面に平行な（１００）面方位の第２の上面と、前記半導体基板主面に垂直な（１００）面方位の第２の側面を有する第２の直方体状半導体層と、
    ｎＭＩＳＦＥＴとをさらに具備し、
    前記ｎＭＩＳＦＥＴは、
    前記第２の直方体状半導体層の少なくとも前記第２の側面に形成される第２のチャネル領域と、
    前記第２の直方体状半導体層の少なくとも前記第２の側面上に形成される第２のゲート絶縁膜と、
    前記第２のチャネル領域を、前記第２のゲート絶縁膜を介して覆う第２のゲート電極と、
    前記第２の直方体状半導体層内に、前記第２のチャネル領域を挟み込むよう形成される第２のソース／ドレイン領域とを有し、
    前記第２のゲート電極が第２の半導体層を有し、前記第２の半導体層中の不純物濃度が均一であり、
    前記第２のチャネル領域に、前記半導体基板主面に対して垂直方向の圧縮歪みと、前記第２の側面に対して垂直方向の圧縮歪みが印加されていることを特徴とする請求項１記載の半導体装置。
  4. 半導体基板と、
    前記半導体基板の上部に形成され、前記半導体基板主面に平行な（１００）面方位の上面と、前記半導体基板主面に垂直な（１００）面方位の側面を有する直方体状半導体層と、
    ｐＭＩＳＦＥＴとを具備し、
    前記ｐＭＩＳＦＥＴは、
    前記直方体状半導体層の少なくとも前記側面に形成されるチャネル領域と、
    前記直方体状半導体層の少なくとも前記側面上に形成されるゲート絶縁膜と、
    前記チャネル領域を、前記ゲート絶縁膜を介して覆うゲート電極と、
    前記直方体状半導体層内に、前記チャネル領域を挟み込むよう形成されるソース／ドレイン領域とを有し、
    前記ゲート電極が金属層と、前記金属層上の半導体層を有し、
    前記直方体状半導体層が複数個隣接して設けられ、隣接する前記直方体状半導体層間が前記ゲート絶縁膜を介して前記金属層で埋め込まれ、前記半導体層の最下面が、前記直方体状半導体層上面より上方にあり、
    前記チャネル領域に、前記半導体基板主面に対して垂直方向の圧縮歪みが印加され、
    前記側面に対して垂直方向の伸張歪みが印加されていることを特徴とする半導体装置。
  5. 前記半導体基板の上部に形成され、前記半導体基板主面に平行な（１００）面方位の第２の上面と、前記半導体基板主面に垂直な（１００）面方位の第２の側面を有する第２の直方体状半導体層と、
    ｎＭＩＳＦＥＴとをさらに具備し、
    前記ｎＭＩＳＦＥＴは、
    前記第２の直方体状半導体層の少なくとも前記第２の側面に形成される第２のチャネル領域と、
    前記第２の直方体状半導体層の少なくとも前記第２の側面上に形成される第２のゲート絶縁膜と、
    前記第２のチャネル領域を、前記第２のゲート絶縁膜を介して覆う第２のゲート電極と、
    前記第２の直方体状半導体層内に、前記第２のチャネル領域を挟み込むよう形成される第２のソース／ドレイン領域とを有し、
    前記第２のゲート電極が第２の半導体層を有し、前記第２の半導体層中の不純物濃度が均一であり、
    前記第２のチャネル領域に、前記半導体基板主面に対して垂直方向の圧縮歪みと、前記第２の側面に対して垂直方向の圧縮歪みが印加されていることを特徴とする請求項４記載の半導体装置。
  6. 前記第２のゲート電極が、前記第２の半導体層と前記第２のゲート絶縁膜との間に形成される第２の金属層をさらに有することを特徴とする請求項５記載の半導体装置。
  7. 前記直方体状半導体層の前記側面上にのみ前記ゲート絶縁膜が形成されることを特徴とする請求項１記載の半導体装置。
  8. 前記直方体状半導体層の前記上面上にも前記ゲート絶縁膜が形成されることを特徴とする請求項１記載の半導体装置。
  9. 前記半導体基板がＳＯＩ基板であることを特徴とする請求項１記載の半導体装置。
  10. 前記半導体基板がバルクシリコン基板であることを特徴とする請求項１記載の半導体装置。
  11. 前記半導体層の不純物濃度が、前記半導体層の前記半導体基板側最下層で２×１０１９ｃｍ−３以上２×１０２０ｃｍ−３未満であり、最上層で２×１０２０ｃｍ−３以上２×１０２１ｃｍ−３以下であること請求項１記載の半導体装置。
  12. 半導体基板の上部に、前記半導体基板主面に平行な（１００）面方位の上面と、前記半導体基板主面に垂直な（１００）面方位の側面を有する複数の直方体状半導体層を形成し、
    前記直方体状半導体層の少なくとも前記側面に、ゲート絶縁膜を形成し、
    前記ゲート絶縁膜上に金属層を形成し、
    前記金属層上に、前記直方体状半導体層間が埋め込まれるように半導体層を堆積し、
    前記半導体層上部を非晶質化するために不純物をイオン注入し、
    前記半導体層および前記金属層をパターニングしてゲート電極を形成し、
    前記ゲート電極上にストレスライナー絶縁膜を形成し、
    前記半導体層上部を結晶化するための熱処理を行い、
    前記ストレスライナー絶縁膜を除去し、
    ｐＭＩＳＦＥＴを形成することを特徴とする半導体装置の製造方法。
  13. 半導体基板の上部に、前記半導体基板主面に平行な（１００）面方位の上面と、前記半導体基板主面に垂直な（１００）面方位の側面を有する複数の直方体状半導体層を形成し、
    前記直方体状半導体層の少なくとも側面に、ゲート絶縁膜を形成し、
    前記ゲート絶縁膜上に、前記直方体状半導体層間が埋め込まれるように金属層を形成し、
    前記金属層を研磨により平坦化し、
    前記金属層上に半導体層を堆積し、
    前記半導体層上部を非晶質化するために不純物をイオン注入し、
    前記半導体層および前記金属層をパターニングしてゲート電極を形成し、
    前記ゲート電極上にストレスライナー絶縁膜を形成し、
    前記半導体層上部を結晶化するための熱処理を行い、
    前記ストレスライナー絶縁膜を除去し、
    ｐＭＩＳＦＥＴを形成することを特徴とする半導体装置の製造方法。

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