CN102082167B - 半导体纳米结构 - Google Patents

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Abstract

一种半导体纳米结构,其包括:一基底及至少一个脊部,该基底包括一第一晶面及垂直于该第一晶面的第二晶面,所述至少一个脊部从所述基底中的第一晶面开始沿所述第二晶面的晶面取向延伸出。

Description

半导体纳米结构
技术领域
本发明涉及一种半导体纳米结构,尤其涉及一种二维半导体纳米结构。
背景技术
随着半导体电子器件的工艺尺度进入纳米量级,其内部的核心单元晶体管的尺度也要求向纳米量级发展。如现有半导体电子器件中常用的金属氧化物半导体场效应晶体管(MOSFET),当该金属氧化物半导体场效应晶体管的尺度缩小为纳米量级时,其P型或N型半导体结构的物理性能也发生了改变,其主要体现为该半导体结构中的载流子(电子或空穴)迁移率明显下降。现有技术中应用于MOSFET中的半导体结构多为一膜状结构的硅,为增加载流子的迁移速率,其通常采用的手段为,施加一应力改变半导体结构的晶格尺寸,从而使该半导体结构的能带发生改变,该能带的改变可提高该半导体结构中载流子的迁移率。然而,上述方式未能考虑制约半导体结构中载流子迁移率提高的另一个重要因素“杂质散射”。所谓杂质散射是指载流子在经过一杂质原子时,该载流子和杂质原子之间会存在库仑力的相互作用,使得该杂质原子与该载流子相互吸引或相互排斥,从而使该载流子的迁移方向发生偏移。
请参见“Quantum confinement of crystalline silicon nanotubes withnonuniform wall thickness:Implication to modulation doping”,Appl.Phys.Lett,B.Yan et al,Vol91,P103107(2007)”,该文献发现,被掺杂的准一维的硅纳米管具有杂质散射较小的现象。具体为,该硅纳米管具有不均匀的壁厚,该壁厚的不均匀性可使得载流子定位于较厚的壁内。在实际应用过程中,为提高载流子浓度,该文献揭示可在较薄的壁内进行P型或N型掺杂,掺杂元素会留在较薄的壁内,而载流子则大部分分布于较厚的壁内,该掺杂元素与载流子相分离的现象可使得影响载流子迁移率的杂质散射减少。
然而,该文献揭示的半导体纳米结构仅是一种一维半导体纳米结构,其结构对减小杂质散射的规律并不能适用于二维半导体纳米结构,即其并未揭示一种可减小杂质散射对载流子迁移率影响的二维半导体纳米结构。
发明内容
有鉴于此,确有必要提供一种可降低杂质散射对载流子迁移率影响的二维半导体纳米结构。
一种半导体纳米结构,其包括:一基底及至少一个脊部,该基底包括一第一晶面及垂直于该第一晶面的第二晶面,所述至少一个脊部从所述基底中的第一晶面开始沿所述第二晶面的晶面取向延伸出。
一种半导体纳米结构,其包括:一基底及至少一脊部,该基底包括一第一晶面及垂直于该第一晶面的第二晶面,所述至少一个脊部从所述基底中的第一晶面开始沿所述第二晶面的晶面取向延伸出,该基底的材料为硅,该脊部的材料由硅及均匀分散于该硅中的多个P型掺杂原子组成,该第一晶面的晶面取向为(110),该第二晶面的晶面取向为垂直于该第一晶面取向的(001),该脊部的一半高度处截面的宽度小于10纳米。
一种半导体纳米结构,其包括:一基底及至少一脊部,该基底包括一第一晶面及垂直于该第一晶面的第二晶面,所述至少一个脊部从所述基底中的第一晶面开始沿所述第二晶面的晶面取向延伸出,该基底的材料为硅,该脊部的材料由硅及均匀分散于该硅中的多个N型掺杂原子组成,该该第一晶面的晶面取向为(001),该第二晶面的晶面取向为垂直于该第一晶面取向的(110),该脊部的一半高度处截面的宽度小于10纳米。
相较于现有技术,由于本发明提供的半导体纳米结构可使空穴或电子被强烈地束缚在基底中,且根据调制掺杂效应,脊部的掺杂原子和空穴在空间上相互分离,即掺杂原子大部分分布在脊部,而空穴或电子则大部分分布在基底中,从而使杂质散射对空穴或电子的迁移速度影响较小,从而大大提高了空穴或电子的迁移速度。
附图说明
图1为本发明第一实施例半导体纳米结构的结构示意图。
图2为本发明第一实施例半导体纳米结构中空穴在脊部的占有率、脊部与基底之间的能量差与脊部顶表面宽度之间的关系。
图3为本发明第二实施例半导体纳米结构的结构示意图。
主要元件符号说明
半导体纳米结构            10,20
基底                      12,22
第一晶面                  13,23
脊部                      14,24
第二晶面                  15,25
沟道                      16,26
保护层                    18,28
具体实施方式
以下将结合附图详细说明本发明实施例提供的半导体纳米结构。
本发明提供一种半导体纳米结构,该半导体纳米结构包括一基底及至少一个脊部。该基底包括一第一晶面及垂直于该第一晶面的第二晶面,所述至少一个脊部从所述基底中的第一晶面开始沿所述第二晶面的晶面取向延伸出。所述第一晶面的晶面取向为(001)或(110),所述第二晶面的晶面取向为垂直于该第一晶面的晶面取向的(110)或(001)。具体为,若该基底的第一晶面的晶面取向为(001),则该基底的第二晶面的晶面取向(110),若该基底的第一晶面的晶面取向为(110),则该基底的第二晶面的晶面取向为(001)。
请参阅图1,本发明第一实施例提供一种半导体纳米结构10,该半导体纳米结构10包括一基底12、多个脊部14及多个沟道16。该基底12具有一晶面取向为(110)的第一晶面13及一晶面取向为(001)的第二晶面15。该多个脊部14从所述基底12中的第一晶面13开始沿所述第二晶面15的晶面取向(001)延伸出,且该多个脊部14沿该基底12的长度方向连续地间隔设置。相邻的两个脊部14之间定义为一沟道16。
所述基底12为一半导体材料,其由多个该半导体材料的原子层相互层叠形成,其材料具体可为硅、锗、碳化硅或锗化硅等。该基底12的形状为一膜状结构,该膜状结构的厚度方向为z轴方向,宽度方向为x轴方向,长度方向为y轴方向。该基底12的宽度和长度不限,可根据实际需要选定。该基底12的厚度不能太大,太大则不会出现量子限制效应,从而使空穴无法限制在该基底12的内部,因此,该基底12应具有较小的厚度,当该基底12的厚度小到一定值时,可使能级发生改变,从而出现量子限制效应,优选地,该基底12的厚度为5个该基底材料原子层~15个该基底材料的原子层。本实施例中,该基底12为8个硅原子层厚度的单晶硅膜,即该硅膜的厚度为所谓量子限制效应是指微结构中的至少一维度与电子德布罗意(deBroglie)波长相当,因此电子在此维度中的运动受到限制,电子态呈量子化分布,连续的能带将分解为离散的能级,当能级间距大于某些特征能量(如热运动)时,该微结构将表现出和大块样品不同的甚至是特有的性质。
所述脊部14与所述基底12一体成形,该脊部14的主体材料与基底12的材料相同,本实施例为单晶硅。且该脊部14的主体材料中还进一步均匀掺杂有一受主掺杂原子,该受主掺杂原子在该基底12中的浓度不限,可根据实际情况选定。所述受主掺杂原子可为硼、铟或镓等,该受主掺杂原子可使该整个半导体纳米结构10具有较高浓度的空穴,从而使该整个半导体纳米结构10成为P型半导体纳米结构。
本实施例中,该多个脊部14皆均匀掺杂有受主原子硼。该掺杂原子仅掺杂于脊部14,根据调制掺杂效应,该掺杂原子和空穴在空间上会相分离,即经过掺杂后,掺杂原子会基本分布于所述多个脊部14中,而由该掺杂原子所提供的空穴会大部分分布于所述基底12中。
该脊部14可为任意形状,其高度方向为z轴方向,其高度大于4个基底材料的原子层,该高度越大,掺杂入该脊部14的掺杂原子的含量可更高,且该掺杂原子所提供的空穴含量也更高,根据量子限制效应,掺杂原子所提供的空穴大部分会被限制在基底12中,从而可使得该半导体纳米结构10的基底12具有更大的空穴浓度。该脊部14的宽度方向为y轴方向,该脊部14的宽度和长度设定均以该脊部14的一半高度处的截面宽度和长度为基准,该脊部14的半高度的截面宽度小于10纳米。另外,该多个脊部14的宽度可以相同也可以不同。该脊部14半高度处的截面长度方向为图中x轴方向,该长度不限。
本实施例中,该脊部14为一立方体形状,该脊部14的高度为4个所述基底材料的原子层的高度,即为
Figure G2009101885694D00051
该脊部14的长度与基底12的宽度可以相同或不同,本实施例中,该脊部14的长度与基底12的宽度相同。
请参阅图2,图中虚线表示脊部14的宽度与脊部14和基底12间的能量之间的关系,从图中可以发现,该基底12和脊部14的能量差大小与脊部14的宽度呈反比,因此,当脊部14的宽度较小时,如图中所示小于10纳米,该脊部14和基底12的能量差较大,量子限制效应较明显,使得空穴被强烈地限制在基底12,从而可提高空穴的迁移率。图中实线表示脊部14的宽度与空穴在脊部14的占有率之间的关系,从图中可以发现,空穴在脊部14的占有率与脊部14的宽度呈正比,即,随着脊部14顶表面宽度变大,空穴在脊部14的占有率变大,从图中可以发现,脊部14的宽度小于10纳米时,该脊部14的空穴占有率较小,即小于14%,量子限制效应明显,从而使掺杂原子所提供的空穴只有少部分分布于脊部14中,大部分则分布于基底12中,而由于该脊部14具有较多的掺杂原子,从而使得影响基底12中空穴迁移率的杂质散射不明显,使空穴迁移率变高。因此,该脊部14的宽度越小,量子限制效应越明显,该半导体纳米结构10的基底12中的空穴占有率越大,而由于该脊部14具有较多的掺杂原子,从而使得杂质散射不明显,使空穴迁移率变高。该脊部14的宽度应小于10纳米,优选为0.6纳米~2.1纳米,本实施例中,该脊部14的宽度为1纳米。
所述沟道16的宽度,即相邻两个脊部14之间的距离以确保相邻的两个脊部14之间无原子间的直接相互作用力为宜,从而使得脊部14的空穴只能移动到基底12,而不能在各个脊部14之间相互移动,使量子限制效应更加明显,该沟道16的宽度方向为图中y轴方向,本实施例中,该沟道16的宽度需大于10个基底材料的原子层。
可见,该半导体纳米结构10整体为一图形化结构,该图形化结构可引起量子限制效应的产生,使空穴的分布受到显著的调制,且空穴被强烈地束缚在基底12内。所述脊部14从所述基底12的第一晶面13开始沿所述第二晶面15的晶面取向(001)延伸出,该延伸方向使基底12和脊部14内的能带各向异性,从而使半导体纳米结构10中的价带顶被强烈地限制在基底12内,因此使整个半导体纳米结构10的空穴的分布得到调制,使空穴被强烈地限制在基底12内。具体的,上述图形化的半导体纳米结构10可使其内的能带发生叠带效应并形成第一子价带和第二子价带,且该能带的价带顶远离其第二子价带,即该价带顶与第二子价带之间具有较宽的禁带,使空穴在两者之间较难跃迁,因此,空穴的迁移主要受价带顶周围的第一子价带的影响,而该价带顶与第一子价带中的空穴具有基本相同的空间分布,即其中的空穴基本完全分布于基底12内部,从而使得量子限制效应很明显,即该半导体纳米结构10的空穴大部分被限制在该基底12中。
此外,所述半导体纳米结构10进一步包括一保护层18,该保护层18可覆盖于该半导体纳米结构10的所有表面,也可仅覆盖该半导体纳米结构10中的脊部14和沟道16的表面,从而避免半导体纳米结构10的表面出现晶格驰豫现象,影响该整个结构的物理性能。本实施例中,该保护层18为一氢原子层。
可以理解,该半导体纳米结构10的脊部14也可以为一个,其具体数量可根据实际应用中所需载流子的浓度而定,若需要较高的载流子浓度,可设置较多的脊部14,从而可掺杂较多的受主原子,若所需载流子浓度较低,可设置较少的脊部14,从而可掺杂较少的受主原子。
请参阅图3,本发明第二实施例提供一种半导体纳米结构20,该半导体纳米结构20包括一基底22、多个脊部24及多个沟道26。该基底22包括一晶面取向为(001)的第一晶面23及一晶面取向为(110)的第二晶面25;该多个脊部24从所述基底22中的第一晶面23开始沿所述第二晶面25的晶面取向(110)延伸出,且该多个脊部24相互间隔设置;相邻的两个脊部24之间定义为一沟道26。
该半导体纳米结构20的表面还进一步包括一保护层28,该保护层28覆盖于该半导体纳米结构20的多个脊部24及多个沟道26的表面。本实施例与第一实施例的区别在于,本实施例中的第一晶面23的晶面取向为(001),第二晶面25的晶面取向为(110)。
所述脊部24的主体材料与基底22的材料相同,且该脊部24的材料还包括一均匀掺杂于该主体材料的施主掺杂原子,该施主掺杂原子可为磷、砷或锑等,该施主掺杂原子可使整个半导体纳米结构20具有较高浓度的电子,从而使该整个半导体纳米结构20成为N型半导体纳米结构。
本实施例中,该半导体纳米结构20的基底22、脊部24及沟道26的尺寸,如长度、宽度和高度对该半导体纳米结构20的性质影响规律均与第一实施例中的基底12、脊部14及沟道16的尺寸对所述半导体纳米结构10的性质影响规律相似,因此,该基底22、脊部24及沟道26的尺寸选择原则与第一实施例的基底12、脊部14及沟道16的尺寸的选择原则相同,在此不再赘述。
本实施例中的半导体纳米结构20整体为一图形化结构,该图形化结构可使得基底22和脊部24内的能带各向异性,使得价带顶被强烈地限制在基底22内,从而使电子分布受到显著的调制。具体为,该图形化的半导体纳米结构20可使其内的能带发生叠带效应并形成第一子价带和第二子价带,且该能带的价带顶远离其第二子价带,即该价带顶与第二子价带之间具有较宽的禁带,使电子在两者之间较难跃迁,因此,电子的迁移主要受价带顶周围的第一子价带的影响,而该价带顶与第一子价带中的电子具有基本相同的空间分布,即其中的电子基本完全分布于基底22内部,从而使得量子限制效应很明显,且电子被强烈地束缚在基底22内,且电子与上述掺杂原子在空间上相互分离,从而可减少杂质散射对电子迁移率的影响。可以理解,脊部的数量也可以选择为一个,其具体数量根据实际应用中所需载流子的浓度而定。
本发明实施例的半导体纳米结构具有以下优点:由于本发明实施例提供的半导体纳米结构可使空穴或电子被强烈地束缚在基底中,且根据调制掺杂效应,脊部的掺杂原子和电子或空穴在空间上相互分离,即掺杂原子大部分分布在脊部,而空穴或电子则大部分分布在基底中,从而使杂质散射对空穴或电子的迁移率影响较小,从而大大提高了空穴或电子的迁移率。
另外,本领域技术人员还可在本发明精神内做其他变化,当然,这些依据本发明精神所做的变化,都应包含在本发明所要求保护的范围之内。

Claims (17)

1.一种半导体纳米结构,其特征在于,其包括:一基底及至少一个脊部,该基底包括一第一晶面及垂直于该第一晶面的第二晶面,所述至少一个脊部从所述基底中的第一晶面开始沿所述第二晶面的晶面取向延伸出,仅在所述脊部掺杂有一掺杂原子。
2.如权利要求1所述的半导体纳米结构,其特征在于,所述第一晶面的晶面取向为(110),所述第二晶面的晶面取向为(001)。
3.如权利要求1所述的半导体纳米结构,其特征在于,所述第一晶面的晶面取向为(001),所述第二晶面的晶面取向为(110)。
4.如权利要求2或3所述的半导体纳米结构,其特征在于,所述脊部的一半高度处的截面宽度小于10纳米。
5.如权利要求2所述的半导体纳米结构,其特征在于,该掺杂原子为硼、铟或镓。
6.如权利要求3所述的半导体纳米结构,其特征在于,该掺杂原子为磷、砷或锑。
7.如权利要求2或3所述的半导体纳米结构,其特征在于,所述半导体纳米结构包括多个脊部,该多个脊部沿所述基底的长度方向连续地间隔设置,该相邻的两个脊部之间定义为一沟道。
8.如权利要求7所述的半导体纳米结构,其特征在于,所述基底由多个原子层层叠形成。
9.如权利要求8所述的半导体纳米结构,其特征在于,所述沟道的宽度大于10个基底材料原子层。
10.如权利要求8所述的半导体纳米结构,其特征在于,所述基底的厚度为5个所述基底材料原子层~15个所述基底材料原子层的厚度。
11.如权利要求10所述的半导体纳米结构,其特征在于,所述基底和脊部的材料为硅。
12.如权利要求1所述的半导体纳米结构,其特征在于,该半导体纳米结构进一步包括一设置于该半导体纳米结构脊部及沟道表面的保护层。
13.如权利要求12所述的半导体纳米结构,其特征在于,所述保护层由多个氢原子组成。
14.一种半导体纳米结构,其特征在于,其包括:一基底及至少一脊部,该基底包括一第一晶面及垂直于该第一晶面的第二晶面,所述至少一个脊部从所述基底中的第一晶面开始沿所述第二晶面的晶面取向延伸出,该基底的材料为硅,该脊部的材料由硅及均匀分散于该硅中的多个P型掺杂原子组成,该第一晶面的晶面取向为(110),该第二晶面的晶面取向为垂直于该第一晶面取向的(001),该脊部的一半高度处截面的宽度小于10纳米。
15.如权利要求14所述的半导体纳米结构,其特征在于,所述半导体纳米结构包括多个脊部,该相邻的两个脊部之间定义为一沟道,该沟道的宽度大于10个所述基底材料的原子层。
16.一种半导体纳米结构,其特征在于,其包括:一基底及至少一脊部,该基底包括一第一晶面及垂直于该第一晶面的第二晶面,所述至少一个脊部从所述基底中的第一晶面开始沿所述第二晶面的晶面取向延伸出,该基底的材料为硅,该脊部的材料由硅及均匀分散于该硅中的多个N型掺杂原子组成,该第一晶面的晶面取向为(001),该第二晶面的晶面取向为垂直于该第一晶面取向的(110),该脊部的一半高度处截面的宽度小于10纳米。
17.如权利要求16所述的半导体纳米结构,其特征在于,所述半导体纳米结构包括多个脊部,该相邻的两个脊部之间定义为一沟道,该沟道的宽度大于10个所述基底材料的原子层。
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* Cited by examiner, † Cited by third party
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JP2767676B2 (ja) * 1993-03-19 1998-06-18 松下電器産業株式会社 化合物半導体の微細構造形成方法
WO2004086461A2 (en) * 2003-03-21 2004-10-07 North Carolina State University Methods for nanoscale structures from optical lithography and subsequent lateral growth
US20060140569A1 (en) * 2004-12-28 2006-06-29 Intel Corporation Planar waveguides with air thin films used as anti-reflective layers, beam splitters and mirrors
KR100721206B1 (ko) * 2006-05-04 2007-05-23 주식회사 하이닉스반도체 반도체소자의 스토리지노드 컨택 형성방법
KR100836761B1 (ko) * 2006-12-08 2008-06-10 삼성전자주식회사 핀 전계 효과 트랜지스터 및 그 제조방법
JP4575471B2 (ja) * 2008-03-28 2010-11-04 株式会社東芝 半導体装置および半導体装置の製造方法

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