CN117413341A - 包括超晶格和富集硅28外延层的半导体器件及相关方法 - Google Patents

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Abstract

半导体器件可以包括具有第一百分比的硅28的第一单晶硅层；具有比硅28的第一百分比高的第二百分比的硅28第二单晶硅层；以及在第一单晶硅层和第二单晶硅层之间的超晶格。超晶格可以包括堆叠的层组，每个层组包括：限定基础硅部分的堆叠的基础硅单层，以及约束在相邻基础硅部分的晶格内的至少一个非半导体单层。

Description

包括超晶格和富集硅28外延层的半导体器件及相关方法
技术领域
本公开一般而言涉及半导体器件，并且更特别地，涉及具有增强的半导体材料的半导体器件及相关方法。
背景技术
已经提出了诸如通过增强电荷载流子的移动性来增强半导体器件的性能的结构和技术。例如，Currie等人的美国专利申请No.2003/0057416公开了硅、硅锗和松弛硅的应变材料层，并且还包括无杂质的区(否则杂质会造成性能降级)。在上部硅层中产生的双轴应变更改了载流子移动性，从而实现了更高速度和/或更低功率的器件。Fitzgerald等人的已公开美国专利申请No.2003/0034529公开了也基于类似的应变硅技术的CMOS反相器。
Takagi的美国专利No.6,472,685B2公开了一种半导体器件，其包括硅和夹在硅层之间的碳层，使得第二硅层的导带和价带接受拉伸应变。有效质量较小并且已经由施加到栅极电极的电场感应出的电子被限制在第二硅层中，因此，断言n沟道MOSFET具有更高的移动性。
Ishibashi等人的美国专利No.4,937,204公开了一种超晶格，其中交替地且外延生长其中少于八个单层并且包含分数或二元或二元化合物半导体层的多个层。主电流流动的方向垂直于超晶格的层。
Wang等人的美国专利No.5,357,119公开了通过减少超晶格中的合金散射而获得的具有更高移动性的Si-Ge短周期超晶格。沿着这些思路，Candelaria的美国专利No.5,683,934公开了一种增强移动性的MOSFET，该MOSFET包括沟道层，该沟道层包括以将沟道层置于拉伸应变下的百分比交替存在于硅晶格中的硅合金和第二材料。
Tsu的美国专利No.5,216,262公开了一种量子阱结构，其包括两个势垒区域和夹在势垒之间的外延生长的薄半导体层。每个势垒区域由交替的SiO2/Si层组成，其厚度一般在二到六个单层的范围内。在势垒层之间夹有厚得多的硅部分。
Tsu于2000年9月6日在Applied Physics and Materials Science&Processing第391-402页在线发表的标题为“Phenomena in silicon nanostructure devices”的文章公开了硅和氧的半导体原子超晶格(SAS)。公开了在硅量子和发光器件中有用的Si/O超晶格。特别地，构造并测试了绿色电致发光二极管结构。二极管结构中的电流流动是垂直的，即垂直于SAS的层。所公开的SAS可以包括被诸如氧原子和CO分子之类的吸附物质隔开的半导体层。超出被吸附的氧单层的硅生长被描述为具有相当低缺陷密度的外延生长。一种SAS结构包括1.1nm厚的硅部分，该部分大约为八个原子硅层，而另一种结构的硅厚度是该硅厚度的两倍。发表在Physical Review Letters第89卷第7期(2002年8月12日)上的Luo等人的标题为“Chemical Design of Direct-Gap Light-Emitting Silicon”的文章进一步讨论了Tsu的发光SAS结构。
Wang等人的美国专利No.7,105,895公开了由薄硅和氧、碳、氮、磷、锑、砷或氢形成的势垒层构造块，由此将垂直流过晶格的电流减少了超过四个数量级。绝缘层/势垒层允许在绝缘层旁边沉积低缺陷外延硅。
Mears等人的公开的英国专利申请2,347,520公开了非周期性光子带隙(APBG)结构的原理可以适用于电子带隙工程。特别地，该申请公开了可以调整材料参数(例如，能带最小值的位置、有效质量等)，以产生具有期望能带结构特点的新型非周期性材料。还公开了其它参数(诸如电导率、热导率和介电常数或磁导率)也可能被设计进该材料中。
此外，Wang等人的美国专利No.6,376,337公开了用于生产半导体器件的绝缘或势垒层的方法，该方法包括在硅基板上沉积一层硅和至少一种附加元素，由此沉积层基本上没有缺陷，使得可以在沉积层上沉积基本上没有缺陷的外延硅。可替代地，一种或多种元素(优选地包含氧)的单层被吸收在硅基板上。夹在外延硅之间的多个绝缘层形成势垒复合物。
尽管存在此类方法，但是可能期望进一步的增强以使用先进的半导体材料和处理技术来提高半导体器件的性能。
发明内容
半导体器件可以包括具有第一百分比的硅28的第一单晶硅层；具有比硅28的第一百分比高的第二百分比的硅28的第二单晶硅层；以及在第一单晶硅层和第二单晶硅层之间的超晶格。超晶格可以包括：堆叠的层组，每个层组包括限定基础硅部分的堆叠的基础硅单层，以及约束在相邻基础硅部分的晶格内的至少一个非半导体单层。例如，至少一个非半导体单层可以包含氧。
硅28的第一百分比可以小于93％。另外，硅28的第二百分比可以大于95％，并且更优选地大于99％。
在示例实施例中，半导体器件还可以包括在第一单晶半导体层和超晶格之间并且具有比硅28的第一百分比高的第三百分比的硅28的第三单晶半导体层。根据另一个示例实施方式，半导体器件还可以包括在超晶格和第二单晶半导体层之间的第三单晶半导体层。在又一个示例实施例中，超晶格层可以包括在第一单晶半导体层上方的第一超晶格层，并且半导体器件还可以包括在第一超晶格上方的第三单晶半导体层，以及在第三单晶半导体层上方和在第二单晶半导体层下方的第二超晶格。此外，在一些实施例中，例如超晶格层可以位于第一单晶硅层上，并且第二单晶硅层可以位于超晶格层上。
第一单晶硅层可以具有第一厚度，并且第二单晶硅层可以具有小于第一厚度的第二厚度。换句话说，第一单晶硅层可以用作基板，并且第二单晶硅层可以用作外延层。
半导体器件还可以包括与第二单晶硅层相关联的至少一个电路器件。例如，至少一个电路器件可以包括多个量子位器件。在其它实施例中，至少一个电路器件可以包括在第二单晶硅层中的在其间限定沟道的间隔开的源极区和漏极区以及包括覆盖在沟道上的栅极介电层和覆盖在栅极介电层上的栅电极的栅极。
一种用于制造半导体器件的方法可以包括形成具有第一百分比的硅28的第一单晶硅层以及在第一单晶硅层上方形成超晶格。超晶格可以包括多个堆叠的层组，每个层组包括：限定基础硅部分的多个堆叠的基础硅单层以及约束在相邻基础硅部分的晶格内的至少一个非半导体单层。该方法还可以包括在超晶格上方形成第二单晶硅层，该第二单晶硅层具有比硅28的第一百分比高的第二百分比的硅28。
举例来说，硅28的第一百分比可以小于93％，并且硅28的第二百分比可以大于95％，并且更特别地大于99％。在示例实施方式中，第三单晶半导体层可以被形成在第一单晶半导体层和超晶格之间，并且具有比硅28的第一百分比高的第三百分比的硅28。在又一个示例实施例中，第三单晶半导体层可以形成在超晶格和第二单晶半导体层之间。
在一个示例实施方式中，超晶格层可以包括在第一单晶半导体层上方的第一超晶格层，并且该方法还可以包括在第一超晶格上方形成第三单晶半导体层以及在第三单晶半导体层上方和在第二单晶半导体层下方形成第二超晶格。根据另一个示例，超晶格层可以位于第一单晶硅层上，并且第二单晶硅层可以位于超晶格层上。
例如，第一单晶硅层可以具有第一厚度，并且第二单晶硅层可以具有小于第一厚度的第二厚度。在示例实施例中，该方法还可以包括形成与第二单晶硅层相关联的至少一个电路器件。举例来说，至少一个电路器件可以包括多个量子位器件。根据另一个示例，形成至少一个电路器件可以包括在第二单晶硅层中形成在其间限定沟道的间隔开的源极区和漏极区以及形成包括覆盖沟道的栅极介电层和覆盖栅极介电层的栅电极的栅极。举例来说，至少一个非半导体单层可以包含氧。
附图说明
图1是用在根据示例实施例的半导体器件中的超晶格的高度放大的示意性横截面图。
图2是图1中所示的超晶格的一部分的透视原子示意图。
图3是根据示例实施例的超晶格的另一个实施例的高度放大的示意性横截面图。
图4A是对于现有技术中的块状硅以及对于如图1-图2中所示的4/1Si/O超晶格两者都从伽玛点(G)计算得到的能带结构的曲线图。
图4B是对于现有技术中的块状硅以及对于如图1-图2中所示的4/1Si/O超晶格两者都从Z点计算得到的能带结构的曲线图。
图4C是对于现有技术中的块状硅以及对于如图3中所示的5/1/3/1Si/O超晶格两者都从伽玛点和Z点计算得到的能带结构的曲线图。
图5是根据示例实施例的包括形成在超晶格上的富集28Si外延层的半导体器件的示意性框图。
图6是根据示例实施例的包括形成在富集28Si外延层上的MOSFET的半导体器件的示意性框图。
图7是根据示例实施例的包括形成在富集28Si外延层上的量子位(qubit)器件的半导体器件的示意性框图。
图8是图5的半导体器件的替代实施例的示意性框图。
图9是图5的半导体器件的另一个替代实施例的示意性框图。
图10是图5的半导体器件的又一个替代实施例的示意性框图。
图11是图示与图5至图10的半导体器件的制造相关联的方法方面的流程图。
具体实施方式
现在将在下文中参考附图更全面地描述示例实施例，在附图中示出了示例实施例。但是，实施例可以以许多不同的形式来实现，并且不应该被解释为限于本文阐述的具体示例。而是，提供这些实施例以使得本公开将是透彻和完整的。贯穿全文，相似的数字指示相似的元件，并且在不同的实施例中使用撇号来指示相似的元件。
一般而言，本公开涉及利用增强型半导体超晶格形成半导体器件。增强型半导体超晶格在本公开中也称为“MST”层/膜或“MST技术”。
更特别地，MST技术涉及先进的半导体材料，诸如以下进一步描述的超晶格25。申请人理论上不希望受限于此，认为本文所述的某些超晶格降低了电荷载流子的有效质量，并且这导致更高的电荷载流子移动性。有效质量在文献中有各种定义。作为改善有效质量的措施，申请人使用“电导率倒数有效质量张量”，并且针对电子和空穴的和/>分别被定义为：
并且对于空穴被定义为：
其中f是费米-狄拉克(Fermi-Dirac)分布，EF是费米能量，T是温度，E(k,n)是处于在与波向量k和第n个能带对应的状态的电子的能量，索引i和j是指笛卡尔坐标x、y和z，积分在Brillouin区(B.Z.)上获取，并且总和在能量分别高于和低于费米能量的电子和空穴的能带上获取。
申请人对电导率倒数有效质量张量的定义使得对于电导率倒数有效质量张量的对应分量的越大值，材料的电导率的张量分量越大。希望不限于此，申请人再次在理论上认为本文所述的超晶格设置电导率倒数有效质量张量的值，以增强材料的导电特性，诸如典型地对于电荷载流子运输的优选方向。适当张量元素的倒数被称为电导率有效质量。换句话说，为了表征半导体材料结构，如上所述并在预期的载流子运输方向上计算的电子/空穴的电导率有效质量被用于区分改进的材料。
申请人已经识别出用在半导体器件中的改进的材料或结构。更特别地，申请人已经识别出具有能带结构的材料或结构，对于这些材料或结构，用于电子和/或空穴的适当电导率有效质量基本上小于针对硅的相应值。除了这些结构的增强的移动性特点外，它们还可以以提供有利于在各种不同类型的器件中使用的压电、热电和/或铁电特性的方式被形成或使用，如将在下面进一步讨论的。
现在参考图1和图2，材料或结构为超晶格25的形式，其结构被控制在原子或分子水平，并且可以使用原子或分子层沉积的已知技术来形成。超晶格25包括以堆叠关系布置的多个层组45a-45n，如通过具体参考图1的示意性横截面图可能最好地理解的。
超晶格25的每个层组45a-45n说明性地包括限定相应的基础半导体部分46a-46n的多个堆叠的基础半导体单层46和其上的能带改性层50。为了说明清楚，在图1中用点划线指示能带改性层50。
能带改性层50说明性地包括一个非半导体单层，该非半导体单层被约束在相邻基础半导体部分的晶格内。“约束在相邻基础半导体部分的晶格内”是指来自相对的基础半导体部分46a-46n的至少一些半导体原子通过其间的非半导体单层50化学键合在一起，如图2中所看到的。一般而言，通过控制通过原子层沉积技术沉积在半导体部分46a-46n上的非半导体材料的数量使得并非所有(即小于全部或100％覆盖率)可用半导体键合位点上都填充有与非半导体原子的键，使得这种构造成为可能，如下面将进一步讨论的。因此，当半导体材料的另外的单层46沉积在非半导体单层50上或上方时，新沉积的半导体原子将填充在非半导体单层下方的半导体原子的剩余的空键合位点。
在其它实施例中，有可能可以多于一个这样的非半导体单层。应该注意的是，本文中对非半导体或半导体单层的引用是指，如果用于该单层的材料以块状形成，那么它将是非半导体或半导体。即，如本领域技术人员将认识到的，材料(诸如硅)的单个单层不一定表现出与如果以块状或以相对厚的层形成时相同的特性。
希望不限于此，申请人在理论上认为能带改性层50和相邻的基础半导体部分46a-46n使得超晶格25对于在平行层方向上的电荷载流子具有比其它方式将存在的更低的适当电导率有效质量。以另一种方式考虑，这个平行方向与堆叠方向正交。能带改性层50还可以使得超晶格25具有共同的能带结构，同时还有利地用作在超晶格的垂直上方和下方的层或区域之间的绝缘体。
而且，这种超晶格结构还可以有利地充当在超晶格25的垂直上方和下方的层之间的掺杂剂和/或材料扩散的屏障。这些特性因此可以有利地允许超晶格25提供用于高K电介质的界面，该界面不仅减少高K材料向沟道区域中的扩散，而且还可以有利地减少不想要的散射效应并改善器件移动性，如本领域技术人员将认识到的。
理论上还认为包括超晶格25的半导体器件可以基于比其它情况下将存在的更低的电导率有效质量而享有更高的电荷载流子移动性。在一些实施例中，并且作为由本发明实现的能带设计的结果，超晶格25还可以具有基本上直接的能带隙，这对于例如光电子器件可以是特别有利的。
超晶格25还说明性地包括在上层组45n上的盖层52。盖层52可以包括多个基础半导体单层46。盖层52可以具有基础半导体的2至100个单层，并且更优选地10至50个单层。
每个基础半导体部分46a-46n可以包括选自IV族半导体、III-V族半导体和II-VI族半导体的基础半导体。当然，如本领域技术人员将认识到的，术语“IV族半导体”还包括IV-IV族半导体。更特别地，例如基础半导体可以包括硅和锗中的至少一种。
每个能带改性层50可以包括例如选自氧、氮、氟、碳和碳-氧的非半导体。还期望通过沉积下一层来使非半导体热稳定，由此促进制造。在其它实施例中，非半导体可以是与给定的半导体处理兼容的另一种无机或有机元素或化合物，如本领域技术人员将认识到的。更特别地，例如基础半导体可以包括硅和锗中的至少一种。
应该注意的是，术语“单层”意味着包括单个原子层以及单个分子层。还应该注意的是，由单个单层提供的能带改性层50还意味着包括其中并非所有可能的位点都被占据(即，小于全部或100％的覆盖率)的单层。例如，特别参考图2的原子图，图示了4/1重复结构，其中硅作为基础半导体材料，而氧作为能带改性材料。在所示的示例中，仅一半用于氧的可能位点被占用。
在其它实施例中和/或对于不同的材料，如本领域技术人员将认识到的那样，这种一半的占用将不一定是这种情况。实际上，即使在这个示意图中也可以看出给定单层中氧的各个原子没有沿着平坦的平面精确对准，这也是原子沉积领域的技术人员将认识到的。举例来说，优选的占用范围是可能的氧位点充满的大约八分之一至二分之一，但是在某些实施例中可以使用其它数量。
硅和氧目前广泛用在常规半导体处理中，因此制造商将能够容易地使用本文中所述的这些材料。原子或单层沉积现在也被广泛使用。因而，如本领域技术人员将认识到的，结合根据本发明的超晶格25的半导体器件可以容易地被采用和实现。
希望不限于此，申请人在理论上认为，例如对于超晶格(诸如Si/O超晶格)，硅单层的数量应该期望地为七个或更少，以便超晶格的能带在整个超晶格是共同的或相对均匀的，以实现期望的优点。对于Si/O，图1和图2中所示的4/1重复结构已被建模为指示电子和空穴在X方向上增强的移动性。例如，计算得出的电导率有效质量针对于电子(针对块状硅的各向同性)为0.26，并且对于X方向上的4/1SiO超晶格为0.12，导致比率为0.46。类似地，对于块状硅，对于空穴的计算得出的值为0.36，对于4/1Si/O超晶格的得出的值为0.16，导致比率为0.44。
虽然在某些半导体器件中可能期望这种方向上优先的特征，但是其它器件可以从平行于层组的任何方向上的移动性的更均匀增加中受益。如本领域技术人员将认识到的，对于电子和空穴两者或仅这些类型的电荷载流子之一具有增加的移动性也可以是有益的。
超晶格25的4/1Si/O实施例的较低电导率有效质量可以小于以其它方式将发生的电导率有效质量的三分之二，并且这适用于电子和空穴两者。当然，也如本领域技术人员将认识到的，超晶格25还可以在其中包括至少一种类型的电导率掺杂剂。
实际上，现在附加地参考图3，现在描述根据本发明的具有不同特性的超晶格25'的另一个实施例。在这个实施例中，示出了3/1/5/1的重复图案。更特别地，最低的基础半导体部分46a'具有三个单层，并且第二最低的基础半导体部分46b'具有五个单层。这种图案在整个超晶格25'上重复。能带改性层50'可以各自包括单个单层。对于包括Si/O的这种超晶格25'，电荷载流子移动性的增强与层在平面中的取向无关。图3中未具体提及的那些其它元件与以上参考图1讨论的那些元件相似，并且在此无需进一步讨论。
在一些器件实施例中，超晶格的所有基础半导体部分都可以是相同数量的单层那么厚。在其它实施例中，基础半导体部分中的至少一些可以是不同数量的单层那么厚。在其它实施例中，所有的基础半导体部分可以是不同数量的单层那么厚。
在图4A-图4C中，呈现了使用密度泛函理论(DFT)计算的能带结构。在本领域中众所周知，DFT低估了带隙的绝对值。因此，可以通过适当的“剪刀校正”来移位间隙上方的所有能带。但是，已经知道能带的形状可靠得多。垂直能量轴应该以这个角度来解释。
图4A示出了对于块状硅(由连续线表示)和对于图1中所示的4/1Si/O超晶格25(由点线表示)两者从伽玛点(G)计算出的能带结构。方向涉及4/1Si/O结构的单元晶胞，而不是Si的常规单元晶胞，但是图中的(001)方向确实与Si的常规单元晶胞的(001)方向对应，因此示出了Si导带最小值的预期位置。图中的(100)和(010)方向与常规Si单元晶胞的(110)和(-110)方向对应。本领域技术人员将认识到的是，图上Si的能带被折叠，以针对4/1Si/O结构在适当的倒易晶格方向上表示它们。
可以看出，与块状硅(Si)相比，用于4/1Si/O结构的导带最小值位于伽玛点处，而价带最小值出现在(001)方向上Brillouin区的边缘处，我们称之为Z点。还可以注意到的是，由于由附加氧层引入的扰动引起的能带分裂，与用于Si的导带最小值的曲率相比，用于4/1Si/O结构的导带最小值具有更大的曲率。
图4B示出了对于块状硅(连续线)和4/1Si/O超晶格25(点线)两者从Z点计算出的能带结构。这个图图示了价带在(100)方向上的增强曲率。
图4C示出了对于块状硅(连续线)以及对于图3的超晶格25'的5/1/3/1Si/O结构(点线)两者都从伽玛点和Z点两者计算得到的能带结构。由于5/1/3/1Si/O结构的对称性，在(100)和(010)方向上计算出的能带结构是等效的。因此，预期电导率有效质量和移动性在平行于层(即，垂直于(001)堆叠方向)的平面上是各向同性的。注意的是，在5/1/3/1Si/O示例中，导带最小值和价带最大值均在Z点处或其附近。
虽然增加的曲率是减少的有效质量的指示，但是可以通过电导率倒数有效质量张量计算来进行适当的比较和区分。这导致申请人进一步推论5/1/3/1超晶格25'应该基本上是直接带隙。如本领域技术人员所理解的，用于光学跃迁的适当矩阵元素是直接和间接带隙行为之间的区别的另一个指标。
首先参考图5和图11的流程图80描述使用上述超晶格结构来制造半导体器件150以提供富集28Si有源器件层的示例方法。作为背景，硅具有多种天然稳定同位素。最丰富的天然稳定同位素是28Si(92.23％)、20Si(4.67％)和30Si(3.10％)。28Si基板有几个优点。例如，它们具有更高的热导率(更好的散热)和对于量子位应用有用的更长的退相干时间。
另一方面，与28Si的提纯相关的成本很高，因此大量生产28Si(例如，作为基板)可能成本过高。因此，已经进行了一些尝试以在天然硅基板的顶部形成28Si层(即，具有92.23％或更少的28Si)。但是，由于硅的相互扩散，仍然需要在基板上生长相对厚的28Si外延层。在又一种方法中，为了防止硅混合，还提出了利用绝缘体上硅(SOI)方法的设计。虽然这允许使用相对薄的28Si层，但用于这种实施方式的SOI技术也成本很高。
在所示的示例中，从方框81开始，在方框82处提供具有第一百分比的28Si的第一单晶硅层151(例如，基板)。此外，在第一单晶层151上生长超晶格125(方框83)，诸如上面进一步描述的Si/O超晶格结构。另外，在方框84处，在超晶格125上外延生长第二单晶硅层152(例如，有源器件层)。更特别地，28Si的第二百分比高于28Si第一百分比，限定了各向同性富集的高浓度28Si层。图8的方法说明性地在方框85处结束。
第一硅层151具有第一厚度，并且第二硅层152具有小于第一厚度的第二厚度。换句话说，第一硅层151可以用作半导体器件150的基板，而第二硅层152可以用作外延有源层，其中可以形成附加电路系统以利用增强的28Si特性，但制造成本相对低。在所示的构造中，超晶格125有利地充当物理屏障以帮助防止具有28Si≤93％的第一层151和具有28Si>95％的第二层152的混合。
另外参考图6，根据半导体器件150'的一种示例实施方式，附加电路系统说明性地包括与第二硅层152'相关联的一个或多个MOSFET器件(例如，CMOS)。更特别地，MOSFET说明性地包括在第二单晶硅层152'中的在其间限定沟道159'的间隔开的源极区153'和漏极区154'以及包括覆盖在沟道上的栅极介电层156'(例如，SiO2)和覆盖在栅极介电层上的栅电极157'的栅极155'。侧壁间隔件158'也被形成为与栅极155'相邻。在这个示例中，第一硅层151'具有小于93％的28Si，而第二硅层152'具有至少95％的28Si，但是在不同的实施例中可以使用不同的百分比。
转到图7，根据另一个示例实施方式，半导体器件150”说明性地包括与第二硅层152”相关联的一个或多个量子位(qubit)器件160”。更特别地，量子位器件160”说明性地包括第二硅层152”上的绝缘层161”(例如，SiO2)，以及在第二单晶硅层中的栅电极下方的绝缘层上限定空穴或电子隔离区域163”的栅电极160”。在这个示例中，第一硅层151”具有小于93％的28Si，而第二硅层152”具有至少99％的28Si，但是在不同的实施例中可以使用不同的百分比。可以使用的量子器件的进一步的实施方式细节和示例在以下参考文献中阐述，这些参考文献在此通过引用整体并入本文：Dzurak等人的美国专利No.9,886,668；Leon等人的“Coherent spin control of s-,p-,d-and f-electrons in a silicon quantumdot”(Nature Communications,(2020)11:797)；Zhao等人的“Single-spin qubits inisotropically enriched silicon at low magnetic field”(Nature Communications,(2019)10:5500)；以及Veldhorst等人的“Silicon CMOS architecture for a spin-basedquantum computer”(Nature Communications,(2017)8:1766)。
现在转到图8，半导体器件250的另一个示例实施例说明性地包括具有第一百分比的28Si的第一单晶硅层251(例如，基板)、超晶格225和第二单晶硅层252(例如，有源器件层)，类似于上面关于图5讨论的那些。但是，在本示例中，第三单晶半导体层253外延生长在第一层253上，并且超晶格225形成在第三单晶半导体层上。更特别地，第三单晶半导体层253具有也比28Si的第一百分比高的第三百分比的28Si，从而限定各向同性富集的高浓度28Si层。例如，第三单晶半导体层253可以用作籽晶层，以在沉积超晶格层225之前开始从28Si的较低(第一)百分比向28Si的较高(第二)百分比的过渡。在示例实施例中，28Si的浓度可以从层的底部到顶部分级或增加，或者在一些实施例中，28Si的浓度可以在整个第三层上相对一致。
超晶格225的硅单层46也可以用富集28Si形成。就此而言，应当注意的是，在一些实施例中，第三层253可以不存在，但是向富集28Si的过渡可以发生在超晶格225的硅单层46中。即，超晶格225的一些或全部单层46可以用富集28Si形成，具有或不具有第三层225。
现在转到图9，在另一个示例实施例中，半导体器件350说明性地包括具有第一百分比的28Si的第一单晶硅层351(例如，基板)、超晶格325和第二单晶硅层352(例如，有源器件层)，类似于上面关于图5讨论的那些。但是，在本示例中，第三单晶半导体层353外延生长在超晶格325上，并且因而位于超晶格和第二单晶半导体层352之间。
在这种构造中，不像器件250那样为来自第一层351和第二层352的硅的混合提供物理屏障，这里超晶格325的间隙俘获特性通过从系统中消除硅间隙来帮助防止混合。间隙有助于硅的自扩散，从而导致硅内混合。为了达到这一目标，超晶格325的深度可以通过第三层353的厚度设置为过渡区域或界面354下方的期望距离。关于使用超晶格来帮助减少硅间隙的更多细节在Takeuchi等人的美国专利No.10,580,866和Mears等人的美国专利No.9,941,359中提供，这两个专利在此通过引用整体并入本文。第三层353可以具有与第一层351相同或相似的28Si浓度，例如使得超晶格325成为相对于过渡区域354的“掩埋”层。但是，在一些实施例中，第三层353还可以具有如上面参考图8所讨论的增强的28Si浓度。
另外参考图10，现在描述示例半导体器件450，其中多个超晶格425a、425b被用于间隙捕获和物理屏障。更特别地，半导体器件450说明性地包括具有第一百分比的28Si的第一单晶硅层451(例如，基板)、在第一单晶硅层上的第一超晶格425a、在第一超晶格上的第三硅层453、在第三硅层上的第二超晶格425b、以及第二单晶硅层452(例如，有源器件层)。第一、第二和第三层451至453可以类似于上面参考图9讨论的层351至353。因而，该构造有利地提供了间隙捕获和物理屏障的组合，以帮助防止第一层451和第二层452之间的硅原子混合。
前述实施例提供了使用上述超晶格结构在硅基板上生长纯化28Si层的相对低成本的方法。除了28Si的上述优点之外，上述构造还由于并入的(一个或多个)超晶格而提供了附加的优点。更特别地，除了由于(一个或多个)超晶格而导致的相对低成本制造之外，(一个或多个)超晶格有利地帮助防止硅混合，从而允许相对薄的28Si外延(有源)层。另外，如上所述，(一个或多个)超晶格可以帮助减少来自28Si外延层的硅间隙，如在前述'866和'359专利中进一步讨论的。这有助于更进一步减少相互扩散。另外，间隙点缺陷的消除提高了有效硅纯度，从而允许为量子器件应用提供甚至更高的量子退相干时间。
受益于前述描述和相关附图中呈现的教导，本领域技术人员将想到本发明的许多修改和其它实施例。因此，应该理解的是，本发明不限于所公开的具体实施例，并且修改和实施例旨在被包括在所附权利要求的范围内。

Claims (26)

1.一种半导体器件，包括：
具有第一百分比的硅28的第一单晶硅层；
具有比硅28的第一百分比高的第二百分比的硅28的第二单晶硅层；以及
在第一单晶硅层和第二单晶硅层之间的超晶格，所述超晶格包括多个堆叠的层组，每个层组包括：限定基础硅部分的多个堆叠的基础硅单层以及约束在相邻基础硅部分的晶格内的至少一个非半导体单层。
2.如权利要求1所述的半导体器件，其中硅28的第一百分比小于93％。
3.如权利要求1所述的半导体器件，其中硅28的第二百分比大于95％。
4.如权利要求1所述的半导体器件，其中硅28的第二百分比大于99％。
5.如权利要求1所述的半导体器件，还包括第三单晶半导体层，所述第三单晶半导体层在所述第一单晶半导体层和所述超晶格之间，并且具有比硅28的第一百分比高的第三百分比的硅28。
6.如权利要求1所述的半导体器件，还包括在所述超晶格和所述第二单晶半导体层之间的第三单晶半导体层。
7.如权利要求1所述的半导体器件，其中所述超晶格层包括在所述第一单晶半导体层上方的第一超晶格层；并且还包括：
在所述第一超晶格上方的第三单晶半导体层；以及
在所述第三单晶半导体层上方和在所述第二单晶半导体层下方的第二超晶格。
8.如权利要求1所述的半导体器件，其中所述超晶格层位于所述第一单晶硅层上，并且所述第二单晶硅层位于所述超晶格层上。
9.如权利要求1所述的半导体器件，其中所述第一单晶硅层具有第一厚度，并且所述第二单晶硅层具有小于所述第一厚度的第二厚度。
10.如权利要求1所述的半导体器件，包括与所述第二单晶硅层相关联的至少一个电路器件。
11.如权利要求10所述的半导体器件，其中所述至少一个电路器件包括多个量子位器件。
12.如权利要求10所述的半导体器件，其中所述至少一个电路器件包括：
在所述第二单晶硅层中的在其间限定沟道的间隔开的源极区和漏极区；以及
包括覆盖所述沟道的栅极介电层和覆盖所述栅极介电层的栅电极的栅极。
13.如权利要求1所述的半导体器件，其中所述至少一个非半导体单层包含氧。
14.一种用于制造半导体器件的方法，包括：
形成具有第一百分比的硅28的第一单晶硅层；
在所述第一单晶硅层上方形成超晶格，所述超晶格包括多个堆叠的层组，每个层组包括：限定基础硅部分的多个堆叠的基础硅单层，以及约束在相邻基础硅部分的晶格内的至少一个非半导体单层；以及
在所述超晶格上方形成具有比硅28的第一百分比高的第二百分比的硅28的第二单晶硅层。
15.如权利要求14所述的方法，其中硅28的第一百分比小于93％。
16.如权利要求14所述的方法，其中硅28的第二百分比大于95％。
17.如权利要求14所述的方法，其中硅28的第二百分比大于99％。
18.如权利要求14所述的方法，还包括在所述第一单晶半导体层和所述超晶格之间形成第三单晶半导体层，并且所述第三单晶半导体层具有比硅28的第一百分比高的第三百分比的硅28。
19.如权利要求14所述的方法，还包括在所述超晶格和所述第二单晶半导体层之间形成第三单晶半导体层。
20.如权利要求14所述的方法，其中所述超晶格层包括在所述第一单晶半导体层上方的第一超晶格层；并且还包括：
在所述第一超晶格上方形成第三单晶半导体层；以及
在所述第三单晶半导体层上方和在所述第二单晶半导体层下方形成第二超晶格。
21.如权利要求14所述的方法，其中所述超晶格层位于所述第一单晶硅层上，并且所述第二单晶硅层位于所述超晶格层上。
22.如权利要求14所述的方法，其中所述第一单晶硅层具有第一厚度，并且所述第二单晶硅层具有小于所述第一厚度的第二厚度。
23.如权利要求14所述的方法，还包括形成与所述第二单晶硅层相关联的至少一个电路器件。
24.如权利要求23所述的方法，其中所述至少一个电路器件包括多个量子位器件。
25.如权利要求23所述的方法，其中形成所述至少一个电路器件包括：
在所述第二单晶硅层中形成在其间限定沟道的间隔开的源极区和漏极区；以及
形成包括覆盖所述沟道的栅极介电层和覆盖所述栅极介电层的栅电极的栅极。
26.如权利要求14所述的方法，其中所述至少一个非半导体单层包含氧。
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